JP5543567B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、高集積化が可能な積層構造からなる半導体素子の製造方法に関する。
半導体集積回路、メモリ素子等の高集積化或いは大容量化は専ら半導体素子寸法及び製造技術の微細化に牽引されてきた。しかし、このような二次元的な微細化技術のみによる高集積化或いは大容量化を今後も推進するためには解決すべき技術課題のみならず膨大な開発経費等の問題も指摘されている。他方、複数の半導体素子を積層した三次元構造を取り入れ、半導体回路、メモリ素子等の高集積化或いは大容量化する試みがある。近年、積層する素子間において、半導体基板を貫通する所謂TSV（Through Silicon Via）構造により、対面する素子間においてバンプ等を介し電気的に接続する技術が導入されるに至り、半導体素子を積層した三次元構造による高集積化、大容量化が大きく進展しはじめている（例えば、特許文献１）。
図９[１]は、DRAM素子をシステムLSI（SoC）上に複数素子積層した構造の断面図の一例である。本例では、DRAMを二層積層しているが、さらにその上にも積層することも可能である。積層数を増加させることによりメモリ容量を増大することが容易でありかつ実装面積を抑制できる効果がある。各素子は積層を容易にするため、トランジスタ等の回路素子及び多層配線形成領域（２）が形成された表面とは反対側の裏面側からＳｉ基板（１）の薄化処理が行われる。各素子は、接着層（１１）を介し互いに密接している。最後に、素子全体が保護膜（１２）により被覆される。基板を貫通するTSV電極（８）及びシード層（３）上のマイクロバンプ（４）とこれと接触する素子裏面のバンプ（９）により各素子間の電気的接続が可能になる。なお、本例では、外部回路との接続、配線を容易にするため、インターポーザ（１６）を有しており、半田バンプ（１０）により実装基板との間で電気的接続が図られる。
このように複数の半導体素子を積層することにより、隣接する素子間の配線距離が従来の複数素子を平面上に配置した場合に比べ大幅に短縮できることから、配線遅延時間の短縮による高速のデータ転送が可能になる。さらに、TSV構造の導入により、入出力端子数を従来のワイヤボンディングを用いた場合よりも増やすことが容易になり、例えば、データ入出力幅を３２ビットから５１２ビットに拡大することにより低消費電力かつ高速のデータ転送が可能になる。
図９[２] は、ＴＳＶ構造を有するＤＲＡＭ素子（１７）の平面図の一例である。複数のメモリセルアレイ領域（１８）及び入力、出力バッファ回路や入力保護回路等（１９）が配置されている。ＴＳＶ構造（８）はＳｉ基板を貫通しているため、この部分にはトランジスタやダイオードを含む入力、出力バッファ回路や入力保護回路等（１９）を配置することはできない。しかし、ＴＳＶ構造の導入により入出力端子の位置を従来のように素子周辺部に限定されることなく、図示するように素子の内部領域にも配置が可能になっている。
このように複数の半導体素子を積層しTSV構造により互いに電気的に接続した三次元構造（以下、「積層素子」と呼ぶ）は半導体集積回路の高集積化、メモリ容量の大容量化、データ転送速度の高速化、低消費電力化等に有力な手段となり得るが、他方、入出力端子数の増大に伴い、入出力バッファ回路および入力保護回路の専有面積が増大するという問題がある。
一般に、MOS型の半導体素子の外部入力端子は、素子内部のゲート入力端子につながっている。ゲート入力端子に繋がるゲート電極は、極めて薄いゲート酸化膜上にあるため、ゲート入力端子に何らかの理由で静電気が加わると、ゲート酸化膜が容易に絶縁破壊する。通常、このような静電気は数百或いは数千ボルト以上の高電圧であり、ゲート酸化膜の絶縁耐圧（数十ボルト以下）をはるかに上回るからである。特に、半導体素子外部に露出する接続端子において静電破壊を誘発する場合が多いため、製造後の検査、梱包、移動、システムへの実装等においては、細心の注意が払われている。通常、このような静電破壊を防止するため、静電破壊防止を目的とした入力保護回路が素子上の入力端子近傍に付加される。代表的な入力保護回路を図１０[１]に示す。ｐｎ接合ダイオード（D1、D2）と抵抗成分（R）から構成されており、ゲート酸化膜に絶縁耐圧以上の電圧が印加される前に、基板側に静電気を放電させる構造である。
このように、外部入力端子の近傍に入力保護回路が必要になるため、入力端子数が多いほど入力保護回路に専有される面積が増大することに注意が必要である。積層素子において、ＴＳＶ構造の入力端子数を増大させると入力保護回路の面積もこれに比例して増大し、逆に素子の集積度やメモリ容量が制限されるからである。なお、メモリ素子においては図１０[２]に示すように、データ入力とデータ読み出しを双方向の入出力端子で行うのが一般的である。このような双方向の入出力端子にもゲート入力端子と同様に入力保護回路が付加されている。以下、単に入力端子と呼ぶ場合も、このような双方向入出力端子も含まれるものとする。
特許文献２には、積層素子における静電破壊の問題を解決するための手段が開示されている。即ち、ＴＳＶ内部を縦型の静電気放電（ＥＳＤ）ダイオード構造とすることにより、ＴＳＶを通信目的に加え保護回路としても機能させている。しかし、TSV間の距離を狭めることが困難になりかつ縦型のダイオードを形成するための新たな工程を追加する必要がある。また、ＴＳＶによる通信線路上にダイオード構造に起因する寄生容量が重畳すること、ダイオードのリーク電流対策が必要と考えられる。
特許文献３には、積層素子における静電破壊の問題を解決するための他の手段が開示されている。即ち、製品試験時と通常使用時において、スイッチ制御可能なＲＯＭを用いて選択的にＥＳＤ保護回路能力を変更可能な構造を開示している。本文献においても、積層される素子にはスイッチＲＯＭ及びＥＳＤ保護回路或いは別にＥＳＤ保護回路を搭載したダミーウエーハが必要となる。
特開平６−２９１２５０ 特表２０１２−５０２４７７ 特開２０１０−１８２３６８
積層素子は、その最下層または最上層の半導体素子が外部と電気的接続を行う入出力端子を有している（以下、このような素子を「外部インターフェース素子」と呼ぶ）。これに対し、外部との電気的接続を行う入力端子及び出力端子を有しておらず、専ら対面する素子とのみ電気的接点を有する素子が、外部インターフェース素子上に一または複数積層される（以下、このような素子を「内部素子」と呼ぶ）。即ち、積層素子は、外部インターフェース素子に内部素子を積層したものが一般的である。図９[１]において、インターポーザ（１６）が入力保護回路を有しない場合は、システムLSI（SoC）が外部インターフェース素子であり、その上に積層されたDRAMが内部素子である。
本発明においては、積層素子における静電破壊防止の課題を新たな観点から検討することにした。上述の如く、外部インターフェース素子は、直接外部に露出する入出力端子を有するため、当該入力端子には入力保護回路が必須となる。なお、前述の如く、入力保護回路を有しないインターポーザを使用する場合も、インターポーザの配線を介し電気的に外部に露出している状態であることに変わりはない。これに対し、積層状態にある内部素子の入力端子は、直接外部に露出しておらず、対面する他の内部素子または外部インターフェース素子と密着した構造となっている。そのため、このような入力端子において静電破壊が発生する可能性は極めて低いと考えられる。即ち、内部素子における入力保護回路は本来不要であり、これを除去することができれば内部素子の集積度またはメモリ容量のさらなる増大が可能になる。
しかし、積層素子を構成する個別の半導体素子の製造工程においては内部素子の静電破壊防止対策が必要である。内部素子が、他の外部インターフェース素子あるいは内部素子と密着される前の状態では、内部素子の入力端子が静電気により破壊される可能性があるからである。一般に、半導体素子製造工程においては、温度、湿度の管理、その他の静電気抑制対策が講じられるが、静電気破壊の危険性を完全に排除することは困難である。特に、ＴＳＶ構造の形成や半導体基板を薄化する際に用いる高電圧、高周波プラズマ工程、或いは物理、化学的研磨工程等の複雑化や高速処理化に伴い、製造工程内における静電破壊に注意する必要がある。
本発明は、上記事情に鑑みてなされたものであり、入出力端子数を増加させた場合においても積層素子の高集積化、メモリ容量の大容量化を可能にし、さらに高信頼性と高い製造歩留まりを実現する積層素子の製造方法を提供するものである。
本発明の積層素子は、外部インターフェース素子とその上に積層された複数の内部素子を積層した構造であって、外部インターフェース素子は、積層素子外部と接触する入力回路、出力回路及び積層される内部素子を制御するための回路その他から構成される。内部素子は、例えば、ＤＲＡＭ、ＳＲＡＭ、各種不揮発メモリ或いは論理回路等であってもよく、同一の素子であっても異なる種類の半導体素子であっても良い。外部インターフェース素子には、内部素子と電気的に接続する入出力端子の他に、製造、検査工程を経た後も、移動やハンドリング過程において直接外部環境に曝される入力端子を有している。そのため、このような外部に露出した入力端子には入力保護回路が付加される。それ以外の入力端子は、少なくとも積層される前の製造工程において静電破壊防止に効果を有する製造方法を採用することにより保護される。
本発明によれば、積層前の工程においては、少なくとも入力保護回路を有しない入力端子は電源端子及び接地（ＧＮＤ）端子と互いに電気的に接続可能な導電性材料により導通状態におかれ常に同電位に保たれた構造が維持される。次に、外部インターフェース素子及び内部素子を積層後、個々の入力端子、出力端子、電源端子及び接地端子として本来の機能を発揮すべく独立した端子となるよう上記の導通状態を非導通化する工程を有する。
また、本発明によれば、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、マイクロバンプの下層の連続した導電性のシード層を残し、上記各端子が同電位状態のまま被積層素子上に積層後、上記シード層の不要部分を除去することにより、個々の入力端子、出力端子、電源端子及び接地端子として電気的に独立させる工程を有する。
本発明によれば、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線材料を用いることにより各端子を電気的に接続する所謂シャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に、上記のシャント配線をウエーハダイシング工程により非導通化する工程を有する。
また、本発明によれば、最上層の素子については、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線材料を用いることによりシャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に、上記のシャント配線をウエーハダイシング工程により非導通化する工程を有する。
最上層の素子が固体撮像素子であることを特徴とする積層素子の製造方法であり、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線材料を用いることによりシャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に、上記のシャント配線をウエーハダイシング工程により非導通化する工程を有する。
少なくとも最上層の素子の下に位置する素子の製造方法については、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、マイクロバンプの下層の連続したシード層を残し、上記各端子が同電位状態のまま被積層素子上に積層後、上記シード層の不要部分を除去することにより、個々の入力端子、出力端子、電源端子及び接地端子として電気的に独立させる工程を有する。
最上層の固体撮像素子及び最下層の素子の製造方法であり、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線材料を用いることによりシャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に、上記のシャント配線をウエーハダイシング工程により非導通化する工程を有する。
本発明によれば、積層素子を構成する各素子は、少なくとも素子が互いに張り合わされ入力端子が対面する他の素子の出力端子と電気的に結合する前の段階においても、素子の静電破壊を防止できる。その結果、信頼性及び素子製造工程における製造歩留まりを向上させることができる。また、外部に露出する入力端子を除き、入力保護回路を必要としないため、素子の集積度や記憶容量を増大させることができる。
第一の実施形態における製造方法を示すフローチャートである。 第一の実施形態における製造方法を説明するための素子断面構造である。 第一の実施形態における変形例に係る素子構造図である。 第二の実施形態における製造方法を示すフローチャートである。 第二の実施形態における製造方法を説明するための素子断面構造である。 第二の実施形態におけるシャント配線パターンの変形例を示す平面図である。 第三の実施形態における製造方法を説明するための素子断面構造[1]及び[2]である。 第三の実施形態における製造方法を説明するためのフローチャートである。 TSV構造を有する積層素子の断面図[１]及び平面図の一例[２]である。 一般的な入力保護回路図[１]、及び双方向入出力回路図[２]である。
図１及び図２は、それぞれ第一の実施形態における製造工程の要部フローチャート及びこれに対応した断面構造図である。はじめに、Si基板（１）上にトランジスタ等のアクティブ素子とこれらを互いに配線する多層配線層（２）を形成する。次に、素子を積層した際に、互いの電気的接続を可能にするマイクロバンプの形成工程に移る。まず、マイクロバンプの下地層（３）（以下、シード層と呼ぶ）として、例えばAu/W/TiやTi/Cu等の金属材料をスパッタリング法等により蒸着する。次に、マイクロバンプ形状を作るためのパターニングを行い、マイクロバンプ材料（SnAg等）を、例えばメッキ塗布法によりマイクロバンプ（４）を形成する。この段階では、従来行われていたシード層（３）のエッチングは行わず、以下の工程に進む（以上、図２(a)）。
次に、素子の表面側に支持体（５）を接着材（６）により張り合わせる。その後、Si基板（１）の裏面側をCMP法、その他の物理的研磨或いは化学的研磨等により薄化する。さらに薄化した裏面側をレジスト（７）によりTSV形成のためのパターニングを行う。さらに、このレジストマスクを利用してSi層のプラズマエッチングを行い、Si基板（１）を貫通する溝を形成する（以上、図２(b)、（c））。
レジスト（７）を除去した後、Si基板（１）に形成された溝の側壁に図示しない絶縁層により側壁を被覆する。次に、この溝にCu等の導電体を埋め込み、TSV（８）を形成する。さらに裏面側には、AuNi等からなる裏バンプ（９）が形成される。裏バンプ（９）の下層には特にシード層は図示されていないが、裏バンプ材料とTSVを形成する導電性材料の組み合わせにより、他の導電性材料をパッド或いはシード層として積層してもよい。（以上、図２(d)、(e)）。
上記、図２（a）から（e）までの工程において、シード層（３）がアクティブ素子形成層（２）を被覆し、ＴＳＶ形成や半導体基板薄化工程における高電圧、高周波プラズマ、或いは物理、化学的研磨工程等の複雑化や高速処理化により引き起こされる入力回路の静電破壊リスクを低減している。図２（f）以降は、個別素子を順次の積層する工程を示す。本実施例において、最初の被積層素子（第一層）は外部インターフェース素子であり、裏面に半田バンプ（１０）が形成されている。従って、半田バンプ（１０）に繋がる入力端子には入力保護回路が設けられている。他方、第二層の出力端子と繋がる外部インターフェース素子上の入力端子にも入力保護回路が設けられている。このような第一層上に、図２（e）の半導体層の裏バンプ（９）が第一層の表バンプ（４）と接触するように積層した後、支持体（５）を剥離する（以上、図２(f)）。
次に、マイクロバンプ（４）の下層以外の不要なシード層（３）がエッチングにより除去される。同様にして、第二層上に第三層が積層される。図２では第三層までが図示されているが、四層、五層・・・と積層数を増加させることができる。最上層を積層後、表面保護膜（１２）により被覆される（以上、図２(g)、(h)）。
なお、最上層の素子についてはさらにその上に半導体素子が積層されることは無いので、予めマイクロバンプ（４）を形成する必要がない。またシード層（３）は最上層を積層後にすべて除去することができる（以上、図２（ｉ）)。
本実施形態は、半導体ウエーハをダイシングした個別の素子を積層する場合において適用できるが、さらに図３に示すようにウエーハレベルで積層する製造方法においても適用できる。同図では、最下層のウエーハには第一層素子が形成され、外部との通信を可能にする半田バンプ（１０）が形成されている。各ウエーハ間の電気的接続を行うため、すでに説明したようにTSV構造（８）及びシード層（３）、マイクロバンプ（４，９）が形成されている。第一層上の第二層から第六（最上）層のウエーハにはDRAMが形成されているが、その他のメモリ素子や論理回路素子であってよい。すべての半導体ウエーハが積層された後に、ダイシング工程により個別の積層素子に個片化する。
図４及び図５は、それぞれ第二の実施形態における製造工程の要部フローチャート及びこれに対応した断面構造図である。はじめに、シリコンウエーハ、即ちSi基板（１）上にトランジスタ等のアクティブ素子とこれらを互いに配線する多層配線層（２）を形成する。後述するように、多層配線層の一部を使い、入力端子、出力端子、電源端子（VDD）、接地端子（GND）を互いに電気的に接続するシャント配線（１３）が形成される。次に、素子を積層する際に、両者の電気的接続を可能にするマイクロバンプの形成工程に移る。第一の実施形態と同様にまず、マイクロバンプ下にシード層（３）として、例えばAu/W/TiやTi/Cu等の金属材料をスパッタリング法等により蒸着する。次に、マイクロバンプ形状のパターニングを行い、マイクロバンプ材料（SnAg等）をメッキ塗布法等により表マイクロバンプ（４）を形成する。次にこのマイクロバンプ（４）をマスクにしてシード層（３）の不要部分をエッチングにより除去する（以上、図５(a)）。
次に、素子の表面側に支持体（５）を接着材（６）により張り合わせる。その後、Si基板（１）の裏面側をCMP法、その他の物理的研磨或いは化学的研磨等により薄化する。さらに薄化した裏面側をレジスト（７）によりTSV形成のためのパターニングを行う。さらに、このレジストマスクを利用してSi層のプラズマエッチングを行い、Si基板（１）を貫通する溝を形成する（以上、図５(b)、（c））。
レジスト（７）を除去した後、Si基板（１）に形成された溝の側壁に図示しない絶縁層が側壁を被覆する。次に、この溝をCu等の導電体により埋め込み、TSV（８）を形成する。さらに裏面側には、AuNi等からなる裏バンプ（９）が形成される。裏バンプ（９）の下層には特にシード層は図示されていないが、裏バンプ材料とTSVを形成する導電性材料の組み合わせにより、他の導電性材料をパッド或いはシード層として積層してもよい。（以上、図５(d)、(e)）。
上記、図５（a）から（e）までの工程において、シャント配線（１３）が設けられているため、ＴＳＶ形成やＳｉ基板薄化工程における高電圧、高周波プラズマ、或いは物理、化学的研磨工程等の複雑化や高速処理化に伴う静電破壊を防止している。図５（f）以降は、個別素子の積層工程を示す。本実施例においても、最初の被積層素子（第一層）は外部インターフェース素子であり、裏面に半田バンプ（１０）が形成されている。従って、半田バンプ（１０）に繋がる入力端子には入力保護回路が設けられている。他方、第二層の出力端子と繋がる外部インターフェース素子上の入力端子も予めシャント配線（１３）が設けられているので、このような入力端子には入力保護回路が設けられていない。図５（e）の半導体層の裏バンプ（９）が第一層の表バンプ（４）と接触するように積層した後、支持体（５）を剥離する（以上、図５(f)）。
同様にして、第二層上に第三層が積層される。図５(g)では第三層までが図示されているが、四層、五層・・・と積層数を増加させることができる。最上層を積層後、表面保護膜（１２）により被覆され、矢印の破線で示すウエーハダイシング位置（A−A’）において個別の素子に分割、個片化される（以上、図５(g)、(h)）。
シャント配線（１３）の平面的な構造（レイアウトパターン）を図６[１]、[２]、[３]に示す。シャント配線材料はAlやCuなどの低抵抗配線材料であり、素子上の配線層材料をパターニングすることによりに容易に形成することができる。例えば、図６[１]に示すように、ウエーハ上において隣接する素子の入力端子、出力端子、電源（VDD）、接地端子（GND）等に繋がっているTSV（８）その他の端子を互いに結線し、これらを横切るように素子境界を縦、横方向に走る配線を設けることにより、接続された端子全てが同電位に保たれている。図６[１]の斜線部分（１４−１）は、例えば、ブレードダイシングにより失われる領域を示しており、ダイシングによりシャント配線を切断することができることを示している。
これに対し、図６[２]におけるシャント配線は、各端子を水平方向及び垂直方向に一筆書きの要領で結線したものである。図６[１]におけるシャント配線パターンの場合には、ダイシングブレードの位置により、水平方向及び垂直方向に延びるダイシング領域（斜線部分１４−１）の位置にずれが生じ、素子境界を縦横に走るシャント配線の一部が残存する可能性があるが、本パターンによれば、ダイシングブレードの位置が一点鎖線で示す設計上のダイシングライン（１４−２）からずれた場合においても、確実にシャント配線を切断することが可能になる。
図６[３]におけるシャント配線の構成は、素子上の入出力端子数あるいはTSVの数が増大した場合に好適なものである。即ち、端子数が増加すると、ウエーハダイシング後においても隣接するシャント配線が電気的に接触或いはダイシングにより切断されずに残ることが懸念される。そこで、本実施例では、異なる複数の多層配線層を利用して上記リスクを軽減することにした。例えば、ｎ層目の配線層をシャント配線１３−１に割り当て、ｎ＋１層目の配線層をシャント配線１３−２に割り当てる（但し、ｎは１以上の整数）。さらに、ウエーハ上において、スクライブライン（１４−２）を挟んで平行に走る２本のシャント配線１３−１及び１３−２を設ける。各端子からのびる配線は、設計上のスクライブライン（１４−２）をまたいでその向こうにある上記スクライブライン（１４−２）に平行に走る同一層のシャント配線と接続するように配線される。これにより、実際のウエーハ切断位置が平行に走る２本のシャント配線間で変動した場合においても確実にシャント配線を切断でき、さらにウエーハダイシング後において隣接するシャント配線同士のショート（短絡）を防止することができる。
図７は、それぞれ第三の実施形態に係る断面構造図である。本実施形態は、特に最上層の素子がその下の層（例えば信号処理素子やメモリ素子）とは異なる素子を積層する場合において有用なものである。例えば、最上層の素子が撮像素子である場合について説明する。図７[１]は、最上層に表面照射型の撮像素子を積層した構造を示しており、受光部上にマイクロレンズ（１５）が形成されている。撮像素子の駆動回路や入出力端子等は、受光部と同様に表面（２）に形成されているため、下層の素子との電気的接続には、TSV(８)構造が必要になる。
さらに、撮像素子表面にはマイクロレンズが形成されているため、この面にシード層やマイクロバンプを形成することができない。そこで、少なくとも最上層については、図４及び図５に示した第二の実施形態に従った製造方法が好適である。即ち、撮像素子の入力、出力端子、電源端子（ＶＤＤ）、接地端子（ＧＮＤ）等は全て撮像素子の周辺部にのみ配置され、これらは全てシャント配線（１３）により同電位に保持された状態で下層の信号処理素子上に積層される。
これに対し、図７[２]は、最上層に裏面照射型の撮像素子を積層した構造を示しており、Ｓｉ基板（１）の裏面上にマイクロレンズ（１５）が形成されている。撮像素子の駆動回路や入出力端子等は、Ｓｉ基板（１）の表面上（２）に形成されているため、下層の信号処理素子との電気的接続には、TSV(８)構造が不要となる。さらに、本実施例においても素子最上層の表面にはマイクロレンズが形成されているため、素子最上層にはシード層その他の導電性材料を全面に形成することができない。そのため、図７[１]同様に最上層の撮像素子にはシャント配線を用いた構造が好適である。さらに、本実施例では、受光面の反対側に撮像素子の駆動回路や入出力端子等があるため、下層の信号処理素子との間の電気的接点であるマイクロバンプ（９）の配置が撮像素子の周辺部のみに限定されないという利点がある。
図７[１]及び図７[２]の構造に係る好適な製造工程のフローチャートを図８に示す。少なくとも積層素子の最上層に積層する撮像素子は第二の実施形態（図４等）における製造方法により形成される。さらに撮像素子の下層に位置する下地素子（例えば信号処理素子やメモリ素子等）は一般により多くの入出力端子を必要とするため、これらの素子に係る製造工程は第一の実施形態（図１等）を採用するのが好適である。素子の周辺部に加え、素子の内部領域にもＴＳＶを形成できるからである。なお、図７[２]の構造に係る最上層（撮像）素子の製造工程からは、ＴＳＶ（８）、シード層（３）、マイクロバンプ（４）の形成工程を省略することができる。
さらに、図７[２]に示すように、最下層即ち外部インターフェース素子についても最上層の素子の製造工程と同様に図４の製造工程フローを適用しシャント配線を形成することにより内部入力端子の静電保護回路を除去することができる。
なお、本発明は、ＴＳＶ構造や各種バンプの構造、製造方法等に関係なく適用できることは言うまでもない。
本発明の態様は以下の通りである。
本発明の第一の態様によれば、積層素子を構成する内部素子の入力端子は、少なくとも積層される前の製造工程において静電破壊防止に効果を有する導電性材料により被覆され、積層後に該導電性材料の一部またはすべてを除去する工程を有する。本製造方法を採用することにより、入力保護回路を有しない内部素子の入力ゲート絶縁膜が静電気により破壊されることを防止できる。
本発明の第二の態様によれば、第一の態様において、少なくとも入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体としてマイクロバンプの下層の連続した導電性のシード層を残し、各端子が同電位状態のまま被積層素子上に積層後、前記シード層の不要部分を除去することにより、個々の入力端子、出力端子、電源端子及び接地端子として電気的に独立させる工程を有する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない内部素子の入力ゲート絶縁膜の静電破壊防止の効果が得られる。
本発明の第三の態様によれば、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線層の一部をパターンニングし各端子を電気的に接続するシャント配線を形成する工程及び外部インターフェース素子及び内部素子の全てを積層後、前記シャント配線をウエーハダイシング工程において非導通化する工程を有する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない内部素子の入力ゲート絶縁膜の静電破壊防止の効果が得られる。
本発明の第四の態様によれば、第三の態様において、最上層の素子における入力端子が入力保護回路を有しておらず、該入力端子が電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線層の一部をパターンニングし各端子を電気的に接続することによりシャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に前記シャント配線をウエーハダイシング工程により非導通化する工程を有する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない最上層の内部素子の入力ゲート絶縁膜の静電破壊防止の効果が得られると同時に、最上層の素子表面にマイクロバンプ、シード層等の付加的構造を形成する必要がないという効果が得られる。
本発明の第五の態様は、第三又は第四の態様において、最上層の素子が固体撮像素子であることを特徴とする積層素子の製造方法を開示する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない最上層の撮像素子の入力ゲート絶縁膜の静電破壊防止効果が得られると同時に、最上層の素子表面にマイクロレンズ等の付加的構造を形成することが容易になるという効果が得られる。
本発明の第六の態様によれば、第三、第四又は第五の態様において、少なくとも最上層の素子の下に位置する素子の製造方法については、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、マイクロバンプの下層の連続したシード層を残し、上記各端子が同電位状態のまま被積層素子上に積層後、上記シード層の不要部分を除去することにより、個々の入力端子、出力端子、電源端子及び接地端子として電気的に独立させる工程を有する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない内部素子の入力ゲート絶縁膜の静電破壊防止の効果が得られ、かつ最上層の素子の下に位置する素子において入出力端子あるいはＴＳＶの総数の増大に容易に対応できる。
本発明の第七の態様によれば、第五又は第六の態様において、最上層の固体撮像素子及び最下層の素子の製造方法であって、少なくとも入力保護回路を有しない入力端子は、電源端子及び接地（ＧＮＤ）端子と互いに電気的接続を可能にする導電体として、多層配線材層の一部をパターンニングし各端子を電気的に接続することによりシャント配線を形成し、次に、外部インターフェース素子及び内部素子の全てを積層後に、上記のシャント配線をウエーハダイシング工程により非導通化する工程を有する。本製造方法を採用することにより、新たな工程を付加することなく入力保護回路を有しない最上層の素子、内部素子、外部インターフェース素子の入力ゲート絶縁膜の静電破壊防止効果が得られ、かつ入出力端子あるいはＴＳＶの総数の増大に容易に対応できる。
本発明に係る半導体素子の製造方法は、三次元構造を有する積層型半導体素子の製造に利用でき、特にワイド入出力インターフェースの半導体論理回路、メモリ素子等の高集積化、高容量化及び静電破壊抑止効果による製造工程における高歩留り化に有効である。さらに、撮像素子、その他異種の半導体素子を積層する場合においても、素子の小型化及び製造工程の歩留向上に役立つものである。
SoC System on Chipの略
VDD 電源電圧
ＧＮＤ Ｇｒｏｕｎｄ（接地電位）
PAD 外部入出力端子（パッド）
D1、D2 ｐｎ接合ダイオード
R 電気抵抗
D データ信号
C 制御信号
Si シリコン
CMP Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇの略称
Ａｕ 金
Ｗ タングステン
Ｔｉ チタン
Ｃｕ 銅
Ｓｎ 錫
Ａｇ 銀
Ｎｉ ニッケル

Claims (10)

  1. 半導体ウエーハ上の隣接する素子間において、入力保護回路を有しない入力端子は電源端子及び接地端子と互いに電気的に接続可能な導電性材料により導通状態におかれ、常に同電位に保たれた構造を維持して前記半導体ウエーハを被積層半導体ウエーハ上に積層後、前記入力端子、前記電源端子及び前記接地端子が独立した端子となるように前記導通状態を非導通化する工程を有することを特徴とする積層素子の製造方法。
  2. 前記導電性材料が半導体素子の配線層材料であって、前記非導通化する工程がウエーハダイシング工程であることを特徴とする請求項１に記載の積層素子の製造方法。
  3. 半導体ウエーハ上の隣接する半導体素子間において、各端子を接続する前記配線層材料が素子間を縫うように一筆書きした構造を有していることを特徴とする請求項２に記載の積層素子の製造方法。
  4. 半導体ウエーハ上の隣接する半導体素子間において、各端子を接続する前記配線層材料を複数の異なる配線層により形成したことを特徴とする請求項２に記載の積層素子の製造方法。
  5. 前記積層工程前の個別の半導体素子上の前記導電性材料をマイクロバンプ下層の連続したシード層により形成し、前記シード層を残した状態において前記個別の半導体素子を他の半導体素子上に積層した後、前記シード層のマイクロバンプ下層部以外の不要部を除去することを特徴とする請求項１に記載の積層素子の製造方法。
  6. 最上層の半導体素子においては、前記導電性材料を多層配線材料により形成したシャント配線とし、前記最上層の半導体素子を他の半導体素子上に積層した後にウエーハダイシング工程により前記シャント配線を非導通化することを特徴とする請求項５に記載の積層素子の製造方法。
  7. 最下層の半導体素子においては、前記導電性材料を多層配線材料により形成したシャント配線とし、前記最下層の半導体素子上に他の半導体素子を積層する工程が完了した後にウエーハダイシング工程により前記シャント配線を非導通化することを特徴とする請求項５又は請求項６に記載の積層素子の製造方法。
  8. 前記最下層の半導体素子が外部インターフェース素子であることを特徴とする請求項７に記載の積層素子の製造方法。
  9. 前記最上層の半導体素子が固体撮像素子であることを特徴とする請求項６乃至請求項８のいずれか一項に記載の積層素子の製造方法。
  10. 前記固体撮像素子が裏面照射型の固体撮像素子であることを特徴とする請求項９に記載の積層素子の製造方法。
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