JP2016035948A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】複数の半導体チップを積層した構成を有する半導体装置において、コンデンサの容量を大きくして電源特性を安定化すること。【解決手段】半導体装置は、第１の導電型を有する半導体基板と、半導体基板を貫通するビアと、第１の導電型とは逆導電型の第２の導電型を有し、ビア内で半導体基板に接するように設けられた第１の導電層と、ビア内で第１の導電層と接する第１の絶縁層を介してビアを埋め込むように設けられた第２の導電層と、を備えている。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置およびその製造方法に関する。

インターポーザ基板上に半導体チップとして、コアチップ、インターフェースチップ、コンデンサチップなどを積層し、大容量メモリデバイスを形成する技術が知られている。ここで、コンデンサチップは、電源特性を安定化する目的で基板に実装されている。

電源特性を安定化するためには、コンデンサの容量を大きくする必要がある。コアチップまたはインターフェースチップ内の素子領域にコンデンサを内蔵しようとすると、コンデンサチップ分のスペースを確保するためにチップサイズが増大してしまう。これにより、コアチップまたはインターフェースチップのコストが増大するという問題がある。基板上のビアのない領域にチップコンデンサを設置する方法も考えられるが、ビアを高密度に多数配置している場合、チップコンデンサを設置するスペースに制約が生じる。

関連技術として、特許文献１には、シリコン（Ｓｉ）インターポーザ表面に、スルーホール内壁に設けられた絶縁膜と接するように保護素子（ＰＮダイオード）を形成する技術が開示されている（特許文献１の図１参照）。

また、特許文献２には、半導体チップを薄化した際に金属汚染が発生するのを防止するため、裏面を無機絶縁膜で覆う技術が開示されている。特許文献２の図２２においては、シリコンインターポーザ１３０の片側の面に半導体チップ２０が積層され、反対の面に半導体チップ３０が接続されている。

さらに、特許文献３には、インターポーザを貫通し、側面がインターポーザから絶縁された貫通電極を、インターポーザに搭載された半導体チップの電源配線またはＧＮＤ配線に接続することにより、ＥＳＤ（Electrostatic Discharge）破壊を抑制する技術が開示されている（特許文献３の段落［００１４］および図３参照）。

特開２０１３−２０６９８６号公報 特開２００７−１８０５２９号公報 特開２００８−２０５１４５号公報

上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。

上記特許文献１ないし３のいずれも、スルーホールの側壁部に容量部を設けることを開示するものではない。

本発明の第１の態様に係る半導体装置は、第１の導電型を有する半導体基板と、前記半導体基板を貫通するビアと、前記第１の導電型とは逆導電型の第２の導電型を有し、前記ビア内で前記半導体基板に接するように設けられた第１の導電層と、前記ビア内で前記第１の導電層と接する第１の絶縁層を介して前記ビアを埋め込むように設けられた第２の導電層と、を備えている。

本発明の第２の態様に係る半導体装置は、第１の導電型の半導体基板上に設けられ、前記第１の導電型とは逆導電型の第２の導電型を有する第１の拡散層と、前記半導体基板と前記第１の拡散層とを貫通するビアと、前記ビアが貫通した前記第１の拡散層の領域、および、前記ビアが貫通した前記半導体基板の領域に接するように、前記ビア内に設けられた第２の導電型を有する第１の導電層と、前記ビア内で前記第１の導電層と接する第１の絶縁層を介して前記ビアを埋め込むように設けられた第２の導電層と、を備えている。

本発明の第３の態様に係る半導体装置は、半導体基板と、前記半導体基板を貫通するビアと、前記ビア内で前記半導体基板に接する第１の絶縁層と、前記ビア内で前記第１の絶縁層に接する第１の導電層と、前記ビア内で前記第１の導電層と接する第２の絶縁層を介して前記ビアを埋め込むように設けられた貫通電極層と、を備えている。

本発明の第４の態様に係る半導体装置の製造方法は、第１の導電型の半導体基板の第１の主面にバンプホールを形成する工程と、前記第１の導電型とは逆導電型の第２の導電型を有する第１の導電層を前記バンプホールの側壁に接するように形成する工程と、前記バンプホール内の前記第１の導電層上に第１の絶縁層を形成する工程と、前記バンプホールを埋め込むように前記第１の絶縁層上に第２の導電層を形成する工程と、を含む。

本発明に係る半導体装置および半導体装置の製造方法では、従来は活用していなかった半導体チップのＴＳＶ（Through Silicon ViaないしThrough Substrate Via）の側壁部分を利用して、例えば、Ｎ型ポリシリコン（ｐｏｌｙＳｉ：polysilicon）層を設け、Ｐ型基板との間にＰＮ接合容量素子を形成する。これにより、容量を増加させることができ、電源特性を安定化することが可能となる。また、コンデンサチップをインターポーザに搭載したり、半導体チップの素子領域にコンデンサチップを配置する必要がなくなる。

第１の実施形態に係る半導体装置を収納した半導体パッケージの構成を例示する断面図である。 関連技術に係る半導体装置を収納した半導体パッケージの構成を示す断面図である。 （ａ）第１の実施形態に係る半導体装置におけるＤＲＡＭ素子の構成を例示する断面図である。（ｂ）第１の実施形態に係る半導体装置におけるＴＳＶの構成を例示する断面図である。 第１の実施形態に係る半導体装置における裏面バンプ電極の外周部の構成を例示する断面図である。 関連技術に係る半導体装置における裏面バンプ電極の構成を示す断面図である。 第２の実施形態に係る半導体装置の構成を例示する断面図である。 第３の実施形態に係る半導体装置の構成を例示する断面図である。 第３の実施形態に係る半導体装置の構成を例示する平面図である。 第４の実施形態に係る半導体装置の構成電流リークモニター装置を設けた構成を例示する断面図である。 実施形態に係る半導体装置に対して電流リークモニター装置を設けた構成を例示するブロック図である。 第１の実施形態に係る半導体装置の製造工程の主要な工程を例示するフロー図である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その１）である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その２）である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その３）である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その４）である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その５）である。 第１の実施形態に係る半導体装置の製造工程を説明するための断面図（その６（である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その１）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その２）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その３）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その４）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その５）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その６）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その７）である。 第２の実施形態に係る半導体装置の製造工程を説明するための断面図（その８）である。

実施形態に係る半導体装置について、図面を参照して説明する。ここでは、実施形態に係る半導体装置の構成およびその製造方法について、半導体装置がＤＲＡＭ(Dynamic Random Access Memory)である場合を例として説明する。ただし、本発明に係る半導体装置は、ＤＲＡＭに限定されない。

［構成］
図１は、本実施形態に係る半導体装置を収納した半導体パッケージ１００の構成を例示する断面図である。本実施形態の半導体装置では、ベースとなる半導体基板として、Ｐ型のシリコン基板を用いるものとする。ただし、以下の説明において半導体のキャリアの極性は逆であってもよい。また、単体の半導体基板のみならず、半導体基板上に半導体装置が製造される過程の状態、および、半導体基板上に半導体装置が形成された状態を含めて、ウェハと総称する。さらに、ウェハから切り出された本実施形態による半導体装置の単体を半導体チップと総称する。なお、以下に記載する構成要素の上面（上方）または下面（下方）は、参照する図面を正視した場合における構成要素の面をいう。

図１を参照すると、半導体パッケージ１００は、５つの半導体チップ１（１Ａないし１Ｅ、１Ａ：インターフェースチップ、１Ｂ〜１Ｅ：コアチップ）、配線基板２、アンダーフィル材３、モールド材４、ベースバンプ５、および、はんだボール６を備えている。各半導体チップ１は積層構造となっており、ベースバンプ５によって配線基板２に接続されている。また、半導体チップ１の隙間にはアンダーフィル材３が充填され、さらにモールド材４で完全に覆われている。なお、半導体パッケージ１００は、はんだボール６を介して実装基板に接続される。

図２は、関連技術に係る半導体装置を収納した半導体パッケージ１５０の構成を示す断面図である。ここでは、半導体パッケージ１５０について、図１に示した半導体パッケージ１００との相違点について説明する。

図２を参照すると、半導体パッケージ１５０における配線基板２の外表面には、はんだボール６とともに、チップコンデンサ５０が配置されている。チップコンデンサ５０は、半導体パッケージ１５０における配線インピーダンスを低下させることで電源を安定させるために設けられた表面実装部品である。

電源を安定化するためには、チップコンデンサ５０の容量を大きくする必要がある。しかしながら、チップの高集積化に伴い、配線基板２のビア９０を高密度に多数配置している場合、チップコンデンサ５０を増やして搭載するためのスペースをさらに確保することが困難となっている。

一方、図１に示すように、コアチップ１Ｂ〜１Ｅまたはインターフェースチップ１Ａ内の素子領域にコンデンサを内蔵しようとすると、コンデンサチップ分のスペースを要し、チップサイズが増大する。その結果、コアチップまたはインターフェースチップのコストが増大するという問題がある。

積層された半導体チップ１同士を電気的に接続するには、ＴＳＶ（Through Silicon Via：シリコン貫通電極、または、Through Substrate Via：基板貫通電極）７が用いられている。以下では、図１の破線部Ａを拡大した図３（ａ）と図３（ｂ）を参照して、ＤＲＡＭにおけるＴＳＶ７の構造について説明する。

＜実施形態１＞
図３（ａ）および図３（ｂ）は、本発明の第１の実施形態に係る半導体装置２００であるコアチップ１Ｃに対して、それぞれコアチップ１Ｃと同一の構造を有するコアチップ１Ｄの下部１ａとコアチップ１Ｂの上部１ｂが積層された状態を示す。図３（ａ）は、ＤＲＡＭ素子の構成を例示する断面図である。一方、図３（ｂ）はＴＳＶの構成を例示する断面図である。ここでは、図３（ａ）と図３（ｂ）を並べて示すことによって、夫々の構成要素の位置関係を明確にしている。以下では、ＴＳＶ７も含めて半導体装置と称する。

図３（ａ）および図３（ｂ）を参照すると、コアチップ１Ｃは、半導体素子領域１０およびＴＳＶ領域１１を備えている。また、半導体素子領域１０は、セルアレイ部１２および周辺回路部１３を備えている。ＴＳＶ領域１１は、半導体素子領域１０の外周部に設けられている。ここでは、説明の都合上、ＴＳＶ領域１１を右側のみに記載している。

図３（ａ）において、半導体素子領域１０には、半導体メモリ素子であるＤＲＡＭを記載している。ただし、半導体素子は、メモリ素子に限らず、ロジック素子としてもよい。また、半導体素子領域１０に対して、メモリ素子とロジック素子を混在させることもできる。なお、半導体素子領域１０における半導体装置の構成は、公知のメモリ素子あるいはロジック素子である。

一方、ＴＳＶ領域１１におけるＴＳＶは、主として、シリコン基板８を貫通した銅（Ｃｕ）から成る裏面バンプ電極１７と、中間配線２６と、銅（Ｃｕ）から成る表面バンプ電極２８とを備えている。裏面バンプ電極１７の上面には、チタン（Ｔｉ）と銅（Ｃｕ）を順次積層した第１シード膜１８が設けられており、下面はニッケル（Ｎｉ）を主成分とした裏面めっき層１６で覆われている。裏面バンプ電極１７の上面は、第１シード膜１８を介して、配線パッドとなる第１配線１５に接続されている。裏面バンプ電極１７の外周部は、第１シード膜１８、サイドウォール絶縁膜５１、導電膜５２を介して、シリコン基板８に配置されている。また、第１配線１５は、ポリシリコンから成る第１下層配線１５Ａに、タングステン（Ｗ）から成る第１上層配線１５Ｂを積層した構成を有する。

表面バンプ電極２８の下面には、チタン（Ｔｉ）と銅（Ｃｕ）を順次積層させた第２シード膜２７が設けられており、表面バンプ電極２８の上面は錫（Ｓｎ）を主成分とした合金から成る表面めっき層２９で覆われてＴＳＶを形成している。中間配線２６は、タングステン（Ｗ）やアルミニウム（Ａｌ）などから成る容量パッド１９、第１配線１５、第２配線２１、第３配線２３、および、第４配線２５と、これらを電気的に接続するようにタングステンから成る第１コンタクトプラグ２０、第２コンタクトプラグ２２、および、第３コンタクトプラグ２４とを備えている。中間配線２６の構成要素は、夫々単独で設けられるのではなく、半導体素子領域１０の構成要素と同一の材料を用いて、同時に設けられている。

さらに、中間配線２６における個々の構成要素は、シリコン酸化膜やシリコン窒化膜から成る第１層間絶縁膜３０、第２層間絶縁膜３１、第３層間絶縁膜３２、第４層間絶縁膜３３、および、第５層間絶縁膜３４によって、半導体素子領域１０における構成要素と絶縁されている。また、半導体素子領域１０の第５層間絶縁膜３４は、ポリイミドに代表される耐熱性を有する熱可塑性樹脂から成るパッシベーション膜３７で覆われている。これ以降、第１層間絶縁膜３０ないし第５層間絶縁膜３４と、パッシベーション膜３７を合わせて、ＴＳＶ絶縁膜３８と称する。これらのＴＳＶ絶縁膜３８も、半導体素子領域１０の構成要素と同一の材料を用いて、同時に設けられている。

コアチップ１Ｃの上面には、表面バンプ電極２８が突出するように備えられており、同様に、下面には裏面バンプ電極１７が備えられている。このように各バンプを突出させておくことで、裏面めっき層１６Ａと表面めっき層２９を介して、コアチップ１Ｃの上面側に配置したコアチップ１Ｄの裏面バンプ電極１７Ａとコアチップ１Ｃの表面バンプ電極２８を接続している。同様に、コアチップ１Ｃの下面側に配置したコアチップ１Ｂの表面バンプ電極２８Ａとコアチップ１Ｃの裏面バンプ電極１７を接続している。

半導体チップ１（インターフェースチップ１Ａ、コアチップ１Ｂ〜１Ｅ）の周囲は、アンダーフィル材３が充填されており、図１に示すようにモールド材４の侵入を阻止して、ＴＳＶ７およびベースバンプ５を保護している。

図４は、図３（ｂ）の破線部Ｂを拡大した断面図である。図４を参照して、裏面バンプ電極１７の外周部における構成について詳細に説明する。

図４を参照すると、裏面バンプ電極１７の外側面には、第１シード膜１８が配置されており、シリコン基板８の内側面には、導電膜５２が配置されている。第１シード膜１８は、サイドウォール絶縁膜５１を介して、導電膜５２の側面に配置されている。ここでは、一例として、シリコン基板８はボロン（Ｂ）などをドープしたＰ型とし、一方、導電膜５２はヒ素（Ａｓ）などをドープしたＮ型としている。導電膜５２の上部の側面には、シリコン基板８の上部に設けた拡散層５３が配置されており、さらに拡散層５３の上面には、第１下層配線１５Ａと第１上層配線１５Ｂを備えた第１配線１５Ｘが配置されている。

かかる構成により、導電膜５２は、拡散層５３を介して第１配線１５Ｘと電気的に接続されている。一方、第１シード膜１８を介して裏面バンプ電極１７と電気的に接続されている第１下層配線１５Ａ、すなわち、第１配線１５に含まれる第１下層配線１５Ａは、絶縁膜５４によって、導電膜５２および拡散層５３と絶縁されている。サイドウォール絶縁膜５１は、第１シード膜１８と導電膜５２を電気的に絶縁する役割を果たしている。したがって、裏面バンプ電極１７と導電膜５２は、電気的に独立している。

以上のような構成において、シリコン基板８と導電膜５２は、ＰＮ接合を形成する。したがって、第１配線１５Ｘから導電膜５２に電圧を印加すると、ＰＮ接合には空乏層の幅に応じた接合容量が生じる。ここで、導電膜５２に対して電圧Ｖｄｄを印加し、シリコン基板８に対して電圧Ｖｓｓを印加してもよい。なお、シリコン基板８に電圧Ｖｓｓを印加する代わりに、ＧＮＤに接地してもよい。また、シリコン基板８は、シリコン基板８上に設けられたＰ型の拡散層（Ｐ＋）３５を介して電圧Ｖｓｓを供給する電源に接続されていてもよい。

このような接合容量をもたらすシリコン基板８と導電膜５２は、コンデンサの機能を有している。したがって、本実施形態の半導体装置では、シリコン基板８と導電膜５２を、関連技術に係る半導体パッケージ１５０（図２参照）におけるチップコンデンサ５０の代わりに利用することができる。なお、拡散層５３、絶縁膜５４、および、第１配線１５Ｘについても、半導体素子領域１０の構成要素と同一の材料を用いて、同時に設けられている。

次に、図５を参照しながら、関連技術に係る半導体装置２５０の裏面バンプ電極の構成について説明する。なお、図５は、図４と同様に図３（ｂ）の破線部Ｂを拡大した断面図である。なお、関連技術に係る半導体装置２５０において、本実施形態に係る半導体装置２００と同一の機能を果たす構成要素については同一の符号を付して説明を省略する。以下では、関連技術に係る半導体装置２５０と本実施形態に係る半導体装置２００との間で、相違する部分について説明する。

図５を参照すると、半導体装置２５０の裏面バンプ電極１７の外側面には、第１シード膜１８が配置されている。また、第１シード膜１８の外側面には、シリコン基板８が配置されている。このように、半導体装置２５０では、ＴＳＶ領域１１にＰＮ接合となる構成要素が設けられていない。

＜実施形態２＞
次に、本発明の第２の実施形態に係る半導体装置３００の構成について、図面を参照して説明する。図６は、本実施形態に係る半導体装置３００の構成を例示する断面図である。本実施形態の半導体装置３００は、第１の実施形態に係る半導体装置２００において、裏面プラグを第２層間絶縁膜３１まで延在させたものである。なお、本実施形態に係る半導体装置３００において、第１の実施形態に係る半導体装置２００と同一の機能を果たす構成要素については同一の符号を付して説明を省略する。以下では、本実施形態に係る半導体装置３００と第１の実施形態に係る半導体装置２００との間で、相違する部分について主に説明する。

ＴＳＶ領域１１におけるＴＳＶは、主として、シリコン基板８を貫通した銅（Ｃｕ）から成る中間電極５７を含んで形成され、中間配線２６と、裏面バンプ電極１７と、銅から成る表面バンプ電極２８とを備えている。

裏面バンプ電極１７の上面は、中間電極５７に接続されている。また、裏面バンプ電極１７の外周部は、アンダーフィル材３が配置されている。中間電極５７の外周部には、第１シード膜１８、サイドウォール絶縁膜５１、および、導電膜５２を介して、シリコン基板８、第１層間絶縁膜３１、および、第２層間絶縁膜３２が配置されている。中間配線２６は、タングステン（Ｗ）やアルミニウム（Ａｌ）などから成る第２配線２１、第３配線２３、および、第４配線２５と、これらを電気的に接続するようにタングステン（Ｗ）から成る中間電極５７および第３コンタクトプラグ２４とを備えている。中間配線２６の構成要素のうち、中間電極５７は単独で設けられている。

以上のように、第１実施形態の半導体装置２００および第２実施形態の半導体装置３００では、ＴＳＶ７を構成する裏面バンプ電極１７（ないし、裏面バンプ電極１７と中間電極５７）の側面に、Ｐ型のシリコン基板８とＮ型の導電膜５２を配置して、ＰＮ接合となる領域を設けている。

かかる構造によると、半導体装置２００、３００の内部にＰＮ接合容量を設けることが可能となり、関連技術の半導体パッケージ１５０（図２）におけるチップコンデンサ５０の代用とすることができる。したがって、第１実施形態の半導体装置２００および第２実施形態の半導体装置３００によると、配線基板において、チップコンデンサを搭載するスペースを確保することが困難であるという問題を回避することが可能となる。

＜実施形態３＞
次に、第３の実施形態に係る半導体装置について、図面を参照して説明する。図７は、本実施形態に係る半導体装置の構成を例示する断面図である。また、図８は、本実施形態に係る半導体装置の構成を例示する平面図である。ただし、図８においては、金属層４１０およびＴＳＶ層４２０に接続されたメタル配線４４０の図示を省略した。

第１の実施形態に係る半導体装置２００および第２の実施形態に係る半導体装置３００においては、ＰＮ接合を用いて容量を形成した。図７および図８を参照すると、本実施形態の半導体装置では、ＴＳＶ側壁において、金属層４１０とＴＳＶ層４２０との間で絶縁層４３０を介して容量を形成する。

かかる構造によると、半導体装置の内部に容量を設けることが可能となり、関連技術の半導体パッケージ１５０（図２）におけるチップコンデンサ５０の代用とすることができる。したがって、本実施形態の半導体装置によると、第１および第２の実施形態と同様に、配線基板において、チップコンデンサを搭載するスペースを確保することが困難であるという問題を回避することができる。

なお、図７および図８には、金属層４１０を設けることで、金属層４１０とＴＳＶ層４２０から成る１つの容量素子を形成する場合について例示した。ただし、絶縁層４３２の外側にさらに金属層と絶縁層を設け、複数の容量素子を形成するようにしてもよい。また、形成した複数の容量素子は、直列に接続してもよいし、並列に接続してもよい。複数の容量素子を設けることで、接続構成に応じて合成容量を可変としたり、単一の容量素子よりも合成容量を大きくすることが可能となる。

＜実施形態４＞
次に、第４の実施形態に係る半導体装置について、図面を参照して説明する。図９は、本実施形態に係る半導体装置の構成を例示する断面図である。一方、図１０は、本実施形態に係る半導体装置の構成を例示するブロック図である。

図９および図１０を参照すると、内部回路５４１、５４２は、それぞれ端子Ｔ１、Ｔ２に接続されている。モニター装置５３０は、直列に接続されたＴＳＶ層５２０と容量部Ｃ１の両端に接続されている。ここで、図１０の容量部Ｃ１は、図９のシリコン基板（例えば、Ｐ型シリコン基板）５１１と導電層（例えば、Ｎ型のポリシリコン膜）５１０によって形成されるＰＮ接合を表す。端子Ｔ１、Ｔ２には、電圧Ｖｓｓ、電圧Ｖｄｄ、信号等が必要に応じて与えられる。内部回路５４１は、例えば、入力バッファ回路としてもよい。一方、内部回路５４２は出力バッファ回路としてもよい。モニター装置５３０は、電源を備えている。かかる構成によると、端子Ｔ１、Ｔ２の電圧をゼロにすることで、モニター装置５３０は、容量部Ｃ１−ＴＳＶ層５２０−モニター装置５３０を流れるリーク電流を計測することが可能となる。

一方、Ｎ＋ポリシリコンの導電層５１０とＴＳＶ層５２０との間にモニター回路５３０を設けた場合においても、Ｎ＋ポリシリコンの導電層５１０とＴＳＶ層５２０間とのリーク電流を計測することができる。

［製造方法］
次に、上記実施形態に係る半導体装置の製造方法について、図１１を参照して説明する。図１１は、第１の実施形態に係る半導体装置２００の製造工程の主要な工程を例示するフロー図である。なお、以下では、図３（ａ）および図３（ｂ）に示した参照符号も用いて説明する。

図１１を参照すると、製造フローは、主として２つの工程に区分される。第１の工程は、シリコン基板の主面から加工を行う工程である。一方、第２の工程は、シリコン基板の裏面から加工を行う工程である。ここで、半導体基板の主面とは半導体素子を設ける面をいい、裏面とは主面の反対側の面をいう。

第１の工程では、まず、シリコン基板８の主面に、半導体素子を形成する（ステップＳ１）。ステップＳ１では、シリコン基板８のセルアレイ部１２と周辺回路部１３に半導体素子を形成する（図３（ａ）参照）。また、半導体素子の製法と同一の製法を用いて、ＴＳＶ領域１１に中間配線２６を形成する（図３（ｂ）参照）。

次に、中間配線２６に含まれる第４配線２５の上面に、表面バンプ電極２８と表面めっき層２９を形成する（ステップＳ２）。ステップＳ２では、スパッタ法を用いて第４配線２５の上面に第２シード膜２７を形成してから、めっき法を用いて第２シード膜２７の上面に表面バンプ電極２８と表面めっき層２９を形成する（図３（ｂ）参照）。

次に、シリコン基板８（ウェハ）の主面側における表面めっき層２９とパッシベーション膜３７を覆うように、接着層４２によって、シリコン基板８（ウェハ）と同じ直径のガラスから成る支持基板４３を貼り付ける（ステップＳ３）（図１２参照）。

さらに、シリコン基板８の裏面を研削して、シリコン基板８の厚さを低減する（ステップＳ４）。支持基板４３は、シリコン基板８の裏面を研削する際に、シリコン基板８の主面側に形成された表面バンプ電極２８などへ汚染異物が付着することを防止するとともに、研削して薄くなったシリコン基板８の機械強度を補う役割を果たしている。この役割は、後続の第２の工程でも同様である。

第２の工程では、シリコン基板８の裏面から裏面バンプ電極１７を形成する（ステップＳ５）。なお、実際の製造工程においては、シリコン基板８を反転して裏面を上面としてから、裏面バンプ電極１７を形成する。

次に、第１の実施形態に係る半導体装置２００の製造方法について説明する。ただし、ステップＳ１ないしＳ４については詳細な説明を省略し、ステップＳ５における裏面バンプ電極の製造方法について、図１２ないし図１７を参照して詳細に説明する。

図１２ないし図１７は、第１の実施形態に係る半導体装置２００の製造工程毎の断面図である。図１２ないし図１７は、図３（ｂ）におけるＴＳＶ領域１１のみを抜粋して示す。なお、図１２ないし図１７の断面図は、半導体装置２００のＴＳＶに含まれる裏面バンプ電極１７の製造方法を説明するために、シリコン基板８の裏面が上面となるように記載している。

図１２を参照すると、Ｐ型のシリコン基板８の下方におけるＴＳＶ絶縁膜３８の内部には、例えば、公知の製法によって中間配線２６が形成されている。ここで、ＴＳＶ絶縁膜３８および中間配線２６の構成は、図３（ｂ）を参照して説明した通りである。中間配線２６に含まれる第４配線２５の下方には、表面バンプ電極２８が形成されている。また、表面バンプ電極２８の下面には、表面めっき層２９が形成されている。さらに、表面バンプ電極２８と表面めっき層２９には、接着層４２によって、支持基板４３が貼り付けられている。また、シリコン基板８の下部には、Ｎ型の拡散層５３が形成されている。さらに、拡散層５３の下方には、シリコン窒化膜から成る絶縁膜５４と、第１下層配線１５Ａおよび第１上層配線１５Ｂを備えた第１配線１５Ｘとが形成されている。ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン基板８の上面にシリコン窒化膜から成る絶縁膜４５を形成する。さらに、絶縁膜４５の上面にフォトレジスト４６を塗布してから、フォトリソグラフィ法により、平面視で円形とした第１の開口部４７を形成する。第１の開口部４７の底部には、絶縁膜４５の一部が露出している。

図１３を参照すると、ドライエッチング法によって、第１の開口部４７の底部に露出している絶縁膜４５、絶縁膜４５の下地となっていたシリコン基板８、および、拡散層５３を除去して、バンプホール４４を形成する。残留したフォトレジスト４６は、プラズマアッシング法によって除去する。このとき、シリコン基板８と拡散層５３をドライエッチングするプロセス条件は、シリコンの高選択エッチ条件としている。このとき、シリコン窒化膜から成る絶縁膜５４を除去できないため、絶縁膜５４はバンプホール４４の底部に残留している。また、バンプホール４４の側面には、拡散層５３とシリコン基板８が夫々露出している。

図１４を参照すると、ＣＶＤ法によって、バンプホール４４を覆うようにヒ素（Ａｓ）をドープしたポリシリコン膜を成膜してから、成膜したポリシリコン膜をエッチバックすることで、バンプホール４４の側面にポリシリコン膜から成るＮ型の導電膜５２を形成する。ここで、導電膜５２の側面部の一部は、バンプホール４４の側面に露出していたＰ型のシリコン基板８と接続しており、ＰＮ接合を形成している。また、導電膜５２の側面部の一部は、バンプホール４４の側面に露出していた拡散層５３と接続している。導電膜５２の上面は、少なくとも絶縁膜４５の上面よりも下方に位置している。バンプホール４４は、導電膜５２を形成することによって、新たなバンプホール４４Ａとなっている。バンプホール４４Ａの底部には、絶縁膜５４の一部が露出している。

図１５を参照すると、ＣＶＤ法によって、バンプホール４４Ａを覆うようにシリコン窒化膜を成膜してから、成膜したシリコン窒化膜をエッチバックすることで、導電膜５２の側面および上面に、シリコン窒化膜から成るサイドウォール絶縁膜５１を形成する。このエッチバックでは、バンプホール４４Ａの底部に露出していたシリコン窒化膜から成る絶縁膜５４と、絶縁膜５４の下地となっていたポリシリコンから成る第１下層配線１５Ａも同時に除去している。バンプホール４４Ａは、サイドウォール絶縁膜５１を形成することによって、新たなバンプホール４４Ｂとなっている。バンプホール４４Ｂの底部には、第１上層配線１５Ｂの一部が露出している。

図１６を参照すると、スパッタ法によって、バンプホール４４Ｂを覆うように、チタン（Ｔｉ）と銅（Ｃｕ）を積層させた第１シード膜１８Ａを形成する。第１シード膜１８Ａは、露出していた第１上層配線１５Ｂの上面に接続される。バンプホール４４Ｂは、第１シード膜１８Ａを形成することによって、新たなバンプホール４４Ｃとなっている。次に、第１シード膜１８Ａの上面にフォトレジスト４８を塗布して、フォトリソグラフィ法によって、第２の開口部４９を形成する。第２の開口部４９は、バンプホール４４Ｃを露出させるように配置されている。

図１７を参照すると、めっき法によって、バンプホール４４Ｃと第２の開口部４９の内部へ、銅（Ｃｕ）から成る裏面バンプ電極１７と、ニッケル（Ｎｉ）と金（Ａｕ）の積層膜から成る裏面めっき層１６を形成する。このとき、裏面バンプ電極１７と第１シード膜１８Ａは、バンプホール４４Ｃの内部を完全に覆っている。

次に、ウェットエッチング法によって、フォトレジスト４８を除去する。さらに、裏面バンプ電極１７の下方だけに第１シード膜１８Ａを残留させるために、ウェットエッチング法によって、絶縁膜４５の上面で不要となった第１シード膜１８Ａを除去すると、図３（ｂ）に示した裏面バンプ電極１７と一体化したＴＳＶが完成する。

次に、第２の実施形態に係る半導体装置３００（図６）の製造方法について説明する。

半導体装置３００では、半導体素子領域１０における構成要素の形成から独立して、ＴＳＶ領域１１における中間配線２６の一部を単独で形成する。具体的には、ＴＳＶ領域１１における第１配線１５Ｘおよび第１層間絶縁膜３０の形成までは、半導体素子領域１０（図３（ａ）参照）における構成要素と同時に形成し、中間配線２６の一部となる電極（以降、中間電極と呼ぶ。）は、半導体素子領域１０における第２コンタクトプラグ２２を形成してから、単独で形成する。

ここでも、半導体装置２００の製造方法と同様に、中間電極の製造方法について、図１８ないし図２５を参照して説明する。図１８ないし図２５は、第２の実施形態に係る半導体装置３００の製造工程毎の断面図である。図１８ないし図２５の断面図は、シリコン基板８の主面が上面となるように記載している。

図１８を参照すると、シリコン基板８の上部には、拡散層５３が形成されている。また、拡散層５３の上面には、シリコン窒化膜から成る絶縁膜５４と、第１下層配線１５Ａおよび第１上層配線１５Ｂを備えた第１配線１５Ｘとが形成されている。さらに、絶縁膜５４の上面には、ＣＶＤ法によるシリコン酸化膜から成る第１層間絶縁膜３０と第２層間絶縁膜３１が形成されている。第２層間絶縁膜３１の上面にフォトレジスト４６を塗布してから、フォトリソグラフィ法により、平面視で円形とした第１の開口部４７を形成する。フォトレジスト４６と第２層間絶縁膜３１の間には、ハードマスクを介在させてもよい。第１の開口部４７の底部には、第２層間絶縁膜３１の一部が露出している。

図１９を参照すると、ドライエッチング法によって、第１の開口部４７の底部に露出している第２層間絶縁膜３１と、第２層間絶縁膜３１の下地となっていた第１層間絶縁膜３０、絶縁膜５４、拡散層５３、および、一部のシリコン基板８を除去して、中間電極ホール５６を形成する。残留したフォトレジスト４６は、プラズマアッシング法によって除去する。このとき、中間電極ホール５６の底部には、残留させたシリコン基板８が露出している。また、中間電極ホール５６の側面には、シリコン基板８、拡散層５３、絶縁膜５４、第１層間絶縁膜３０、および、第２層間絶縁膜３１が露出している。

図２０を参照すると、ＣＶＤ法によって、中間電極ホール５６を覆うようにヒ素（Ａｓ）をドープしたポリシリコン膜を成膜してから、成膜したポリシリコン膜をエッチバックすることで、中間電極ホール５６の側面にポリシリコン膜から成るＮ型の導電膜５２を形成する。

ここで、導電膜５２の側面部の一部は、中間電極ホール５６の側面に露出していたＰ型のシリコン基板８と接続しており、ＰＮ接合を形成している。また、導電膜５２の側面部の一部は、中間電極ホール５６の側面に露出していた拡散層５３と接続している。導電膜５２の上面は、少なくとも第２層間絶縁膜３１の上面よりも下方に位置している。中間電極ホール５６は、導電膜５２を形成することによって、新たな中間電極ホール５６Ａとなっている。中間電極ホール５６Ａの底部には、シリコン基板８の一部が露出している。

なお、シリコン基板８をＰ型とし、導電膜５２および拡散層５３をＮ型とする代わりに、半導体の極性を反転して、シリコン基板８をＮ型とし、導電膜５２および拡散層５３をＰ型としてもよい。

図２１を参照すると、ＣＶＤ法によって、中間電極ホール５６Ａを覆うようにシリコン窒化膜を成膜してから、成膜したシリコン窒化膜をエッチバックすることで、導電膜５２の側面および上面に、シリコン窒化膜から成るサイドウォール絶縁膜５１を形成する。中間電極ホール５６Ａは、サイドウォール絶縁膜５１を形成することによって、新たな中間電極ホール５６Ｂとなっている。中間電極ホール５６Ｂの底部には、シリコン基板８の一部が露出している。

図２２を参照すると、スパッタ法によって、中間電極ホール５６Ｂを覆うように、チタン（Ｔｉ）と銅（Ｃｕ）を積層させた第１シード膜１８Ａを形成する。中間電極ホール５６Ｂは、第１シード膜１８Ａを形成することによって、新たな中間電極ホール５６Ｃとなっている。

図２３を参照すると、めっき法によって、中間電極ホール５６Ｃの内部へ、銅（Ｃｕ）から成る中間電極５７を形成する。このとき、中間電極５７は、中間電極ホール５６Ｃの内部を完全に覆っている。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第２層間絶縁膜３１の上面における不要な第１シード膜１８Ａと中間電極５７を除去する。すると、側面および底面が第１シード膜１８で覆われたＴＳＶを構成する中間電極５７が完成する。

さらに、図２４を参照すると、半導体素子領域１０における構成要素と同時に、中間電極５７の上方に、第２配線２１、第３配線２３、第４配線２５、および、表面バンプ電極２８を形成する。

また、図２５を参照すると、ドライエッチング法によって、シリコン基板８の裏面を除去して、中間電極５７の裏面を露出させる。最後に、図１７を参照して説明した製法によって、裏面バンプ電極１７と裏面めっき層１６を形成すると、第２の実施形態に係る半導体装置３００（図６）におけるＴＳＶが完成する。

本発明によれば、従来活用されていなかった貫通電極部の側壁部に容量を設けることにより、コンデンサの容量を増加させて電源を安定化させることができ、さらには、貫通電極部の側壁部の容量が十分大きい場合は、基板に実装されていた電源安定化のチップコンデンサをなくすことができる。

なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ 半導体チップ
１Ａ インターフェースチップ
１Ｂ〜１Ｅ コアチップ
２ 配線基板
３ アンダーフィル材
４ モールド材
５ ベースバンプ
６ はんだボール
７ ＴＳＶ
８ シリコン基板
１０ 半導体素子領域
１１ ＴＳＶ領域
１２ セルアレイ部
１３ 周辺回路部
１５、１５Ｘ 第１配線
１５Ａ 第１下層配線
１５Ｂ 第１上層配線
１６、１６Ａ 裏面めっき層
１７、１７Ａ 裏面バンプ電極
１８、１８Ａ 第１シード膜
１９ 容量パッド
２０ 第１コンタクトプラグ
２１ 第２配線
２２ 第２コンタクトプラグ
２３ 第３配線
２４ 第３コンタクトプラグ
２５ 第４配線
２６ 中間配線
２７ 第２シード膜
２８、２８Ａ 表面バンプ電極
２９、２９Ａ 表面めっき層
３０ 第１層間絶縁膜
３１ 第２層間絶縁膜
３２ 第３層間絶縁膜
３３ 第４層間絶縁膜
３４ 第５層間絶縁膜
３５ 拡散層
３７ パッシベーション膜
３８ ＴＳＶ絶縁膜
４２ 接着層
４３ 支持基板
４４、４４Ａ〜４４Ｃ バンプホール
４５ 絶縁膜
４６、４８ フォトレジスト
４７ 第１の開口部
４９ 第２の開口部
５０ チップコンデンサ
５１ サイドウォール絶縁膜
５２ 導電膜
５３ 拡散層
５４ 絶縁膜
５６、５６Ａ〜５６Ｃ 中間電極ホール
５７ 中間電極
９０ ビア
１００、１５０ 半導体パッケージ
２００、２５０、３００ 半導体装置
４１０ 金属層
４２０、５２０ ＴＳＶ層
４３０、４３２ 絶縁層
４４０ メタル配線
５１０ 導電層
５１１ シリコン基板
５３０ モニター装置
５４１、５４２ 内部回路
Ｃ１ 容量部
Ｔ１、Ｔ２ 端子

Claims (24)

1. 第１の導電型を有する半導体基板と、
   前記半導体基板を貫通するビアと、
   前記第１の導電型とは逆導電型の第２の導電型を有し、前記ビア内で前記半導体基板に接するように設けられた第１の導電層と、
   前記ビア内で前記第１の導電層と接する第１の絶縁層を介して前記ビアを埋め込むように設けられた第２の導電層と、を備える、
   ことを特徴とする半導体装置。
2. 前記第１の導電層は、第１の電源に接続され、
   前記半導体基板は、前記第１の電源とは電圧が異なる第２の電源に接続されている、
   請求項１に記載の半導体装置。
3. 前記第１の導電層は、前記半導体基板上に形成された前記第２の導電型を有する拡散層を介して前記第１の電源に接続されている、
   請求項２に記載の半導体装置。
4. 前記第２の導電型を有する前記拡散層は、前記半導体基板上に形成された第１の配線を介して前記第１の電源に接続されている、
   請求項３に記載の半導体装置。
5. 前記半導体基板は、前記半導体基板上に設けられた前記第１の導電型を有する第２の拡散層を介して、前記第２の電源に接続されている、
   請求項２ないし４のいずれか１項に記載の半導体装置。
6. 前記第１の導電型は、Ｐ型であり、
   前記第１の導電層は、ポリシリコンである、
   請求項１ないし５のいずれか１項に記載の半導体装置。
7. 前記半導体基板および前記第１の導電層は、ＰＮ接合容量を形成する、
   請求項１ないし６のいずれか１項に記載の半導体装置。
8. 前記半導体基板の第１の主面上に中間配線および前記中間配線に接続する表面バンプ電極を備え、
   前記第２の導電層は、前記中間配線を介して前記表面バンプ電極に電気的に接続されている、
   請求項１ないし７のいずれか１項に記載の半導体装置。
9. 前記半導体基板の前記第１の主面と対向する第２の主面側に前記第２の導電層と接続された裏面バンプ電極を備える、
   請求項８に記載の半導体装置。
10. 前記第２の導電層、前記表面バンプ電極、および、前記裏面バンプ電極は、銅を含む金属から成る、
    請求項９に記載の半導体装置。
11. 前記第１の絶縁層は、シリコン窒化膜を含む、
    請求項１ないし１０のいずれか１項に記載の半導体装置。
12. 前記第２の導電層は、信号線に接続されている、
    請求項１ないし１１のいずれか１項に記載の半導体装置。
13. 前記第１の導電層と前記第２の導電層との間のリーク電流を測定する回路を備える、
    請求項１ないし１２のいずれか１項に記載の半導体装置。
14. 第１の導電型の半導体基板上に設けられ、前記第１の導電型とは逆導電型の第２の導電型を有する第１の拡散層と、
    前記半導体基板と前記第１の拡散層とを貫通するビアと、
    前記ビアが貫通した前記第１の拡散層の領域、および、前記ビアが貫通した前記半導体基板の領域に接するように、前記ビア内に設けられた第２の導電型を有する第１の導電層と、
    前記ビア内で前記第１の導電層と接する第１の絶縁層を介して前記ビアを埋め込むように設けられた第２の導電層と、を備える、
    ことを特徴とする半導体装置。
15. 前記第１の導電層は、第１の電源に接続され、
    前記半導体基板は、前記第１の電源とは電圧が異なる第２の電源に接続されている、
    請求項１４に記載の半導体装置。
16. 前記半導体基板は、前記半導体基板上に設けられた前記第１の導電型を有する第２の拡散層を介して、前記第２の電源に接続されている、
    請求項１５に記載の半導体装置。
17. 前記第１の導電型は、Ｐ型であり、
    前記第１の導電層は、ポリシリコンである、
    請求項１４ないし１６のいずれか１項に記載の半導体装置。
18. 前記半導体基板および前記第１の導電層は、ＰＮ接合容量を形成する、
    請求項１４ないし１７のいずれか１項に記載の半導体装置。
19. 半導体基板と、
    前記半導体基板を貫通するビアと、
    前記ビア内で前記半導体基板に接する第１の絶縁層と、
    前記ビア内で前記第１の絶縁層に接する第１の導電層と、
    前記ビア内で前記第１の導電層と接する第２の絶縁層を介して前記ビアを埋め込むように設けられた貫通電極層と、を備える、
    ことを特徴とする半導体装置。
20. 前記第１の導電層は、第１の電源に接続され、
    前記半導体基板は、前記第１の電源とは電圧が異なる第２の電源に接続され、
    前記貫通電極層は、信号線に接続されている、
    請求項１９に記載の半導体装置。
21. 前記第１の導電層および前記貫通電極層は、金属を含む、
    請求項１９または２０に記載の半導体装置。
22. 第１の導電型の半導体基板の第１の主面にバンプホールを形成する工程と、
    前記第１の導電型とは逆導電型の第２の導電型を有する第１の導電層を前記バンプホールの側壁に接するように形成する工程と、
    前記バンプホール内の前記第１の導電層上に第１の絶縁層を形成する工程と、
    前記バンプホールを埋め込むように前記第１の絶縁層上に第２の導電層を形成する工程と、を含む、
    ことを特徴とする、半導体装置の製造方法。
23. 前記半導体基板の前記第１主面に中間配線層を形成する工程と、
    前記中間配線層に接続する表面バンプ電極を形成する工程と、をさらに含み、
    前記バンプホールを形成する工程において、前記バンプホールを前記中間配線に達するように形成する、
    請求項２２に記載の半導体装置の製造方法。
24. 前記半導体基板の前記第１主面と対向する第２の主面を研磨して前記第２の導電層を露出させる工程と、
    露出させた前記第２の導電層に接続する裏面バンプ電極を形成する工程と、をさらに含む、
    請求項２２または２３に記載の半導体装置の製造方法。

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