KR102444823B1 - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 상면과 그 반대면인 하면을 갖는 반도체 기판을 제공하고, 상기 반도체 기판의 상면 상에 속이 빈 원통형의 메인 비아와 상기 메인 비아에 연결되는 금속배선을 형성하고, 상기 반도체 기판의 상면 상에 상기 메인 비아와 상기 금속배선을 덮는 층간절연막을 형성하고, 상기 반도체 기판을 일부 제거하여 상기 메인 비아의 하면을 일부 노출시키는 비아홀을 형성하고, 그리고 상기 비아홀 내에 상기 메인 비아와 전기적으로 연결되는 관통전극을 형성한다. 상기 메인 비아의 하면은 상기 비아홀의 주변과 중첩한다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 기판을 관통하는 관통전극이 제안된 바 있었다. 관통전극은 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더범프에 비해 빠른 전송 속도를 구현할 수 있다. 따라서, 전기적으로 신뢰성있게 관통전극을 형성할 필요가 있다 할 것이다.
본 발명의 목적은 전기적 특성이 향상된 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 수율이 향상된 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법은 관통전극과 금속배선 사이에 연결 비아를 형성하는 것을 일 특징으로 한다.
본 발명은 플라즈마 전하들의 절연막 내의 축적 현상을 없앨 수 있는 것을 일 특징으로 한다.
본 발명은 노치 발생을 없애 노치에서의 관통전극과 반도체 기판이 쇼트되는 것을 방지할 수 있는 것을 일 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 상면과 그 반대면인 하면을 갖는 기판: 상기 기판을 관통하여 상기 상면과 상기 하면 사이에서 연장된 관통전극: 상기 기판의 상면 상에 제공된 연결배선; 및 상기 관통전극과 상기 연결배선 사이에 제공되어 상기 관통전극과 상기 연결배선을 전기적으로 연결하는 제1 비아를 포함할 수 있고, 상기 제1 비아는 상기 관통전극의 주변을 따라 고리 형상으로 연장될 수 있다.
일 실시예의 소자에 있어서, 상기 기판은 상기 관통전극이 채워지며 상기 기판과 상기 관통전극 사이의 경계면을 이루는 내표면을 갖는 비아홀을 포함할 수 있고, 상기 제1 비아는 상기 연결배선에 인접하는 상면과 상기 관통전극에 인접하는 하면을 포함할 수 있고, 상기 비아홀의 내표면은 상기 제1 비아의 하면과 중첩될 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 상기 기판의 상면을 넘어 연장되어 상기 제1 비아의 내부 공간을 더 채울 수 있다.
일 실시예의 소자에 있어서, 상기 제1 비아의 내부에 제공되어 상기 관통전극과 상기 연결배선을 전기적으로 연결하는 제2 비아를 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제2 비아는 상기 연결배선과 상기 관통전극 사이에서 연장된 기둥 형상을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제2 비아는 상기 연결배선과 상기 관통전극 사이에서 연장된 그리고 상기 관통전극의 주변을 따라 연장된 고리 형상을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 상기 연결배선을 바라보는 상면을 포함할 수 있고, 상기 관통전극의 상면은 요철 형상을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 상기 기판의 상면을 넘어 연장되어 상기 제1 비아와 상기 제2 비아 사이의 공간을 채울 수 있다.
일 실시예의 소자에 있어서, 상기 제1 비아의 외부에 제공되어 상기 연결배선과 전기적으로 연결된 제3 비아를 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제3 비아는 상기 기판과 상기 연결배선 사이에서 연장된 그리고 상기 제1 비아를 둘러싸는 고리 형상을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제3 비아는 상기 기판과 상기 연결배선 사이에서 연장된 원기둥 형상을 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 금속배선이 제공된 상면과 그 반대면인 하면을 갖는 반도체 기판과; 상기 반도체 기판을 관통하여 상기 상면과 상기 하면 사이에서 수직 연장된 비아홀과; 상기 비아홀을 채우며 상기 금속배선과 전기적으로 연결된 관통전극과; 그리고 상기 반도체 기판의 상면 상에 제공되어 상기 관통전극과 전기적으로 연결되고, 상기 금속배선과 상기 관통전극 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상을 갖는 제1 비아를 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 비아홀은 상기 제1 비아와 수직 중첩된 내표면을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제1 비아의 속이 빈 내부에 제공되어 상기 관통전극과 전기적으로 연결되는 제2 비아와 상기 제1 비아의 외부에 제공되어 상기 금속배선과 전기적으로 연결된 제3 비아 중 적어도 어느 하나를 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제2 비아와 상기 제3 비아 중 상기 적어도 어느 하나는 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제2 비아와 상기 제3 비아 중 상기 적어도 어느 하나는 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장된 기둥 형상을 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 활성면과 그 반대면인 비활성면을 갖는 반도체 기판과; 상기 반도체 기판의 활성면 상에 제공된 그리고 금속배선을 포함하는 층간절연막과; 상기 반도체 기판을 관통하여 상기 활성면과 상기 비활성면 사이에서 수직 연장된 비아홀과; 상기 비아홀에 채워져 상기 활성면과 상기 비활성면 사이에서 수직 연장된 관통전극과; 그리고 상기 층간절연막 내에 제공되어 상기 관통전극과 상기 금속배선을 전기적으로 연결하는 메인 비아를 포함할 수 있고, 상기 메인 비아는 상기 금속배선과 상기 관통전극 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상을 가지며, 그리고 상기 비아홀의 적어도 일부와 수직 중첩할 수 있다.
일 실시예의 소자에 있어서, 상기 메인 비아의 속이 빈 내부와 상기 메인 비아의 외측 중 적어도 어느 하나에 제공되어 상기 금속배선과 전기적으로 연결되는 보조 비아를 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 상기 반도체 기판의 활성면을 넘어 상기 메인 비아의 내부에 제공된 상기 보조 비아와 상기 메인 비아 사이로 더 연장될 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 상기 반도체 기판의 활성면을 넘어 상기 메인 비아의 내부로 더 연장될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 상면과 그 반대면인 하면을 갖는 반도체 기판을 제공하고; 상기 반도체 기판의 상면 상에 속이 빈 원통형의 제1 비아와 상기 제1 비아에 연결되는 금속배선을 형성하고; 상기 반도체 기판을 일부 제거하여 상기 반도체 기판의 상면에 인접하는 상기 제1 비아의 하면과 중첩되는 내표면을 갖는 비아홀을 형성하고; 그리고 상기 비아홀 내에 상기 제1 비아와 전기적으로 연결되는 관통전극을 형성하는 것을 포함할 수 있고, 상기 제1 비아는 상기 비아홀의 일부와 중첩할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하기 이전에, 상기 반도체 기판의 하면을 리세스하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제1 비아의 속이 빈 내부에 제공되는 제2 비아를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제2 비아는 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상과, 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장된 기둥 형상 중에서 어느 하나를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 반도체 기판의 활성면 상에 상기 제1 및 제2 비아들을 덮는 층간절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 상기 제1 및 제2 비아들 사이의 층간절연막을 제거하는 것을 더 포함할 수 있고, 상기 관통전극은 상기 제1 및 제2 비아들 사이로 연장될 수 있다.
일 실시예의 방법에 있어서, 상기 제1 비아의 외부에 제공되어 상기 금속배선과 전기적으로 연결된 제3 비아를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제3 비아는 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상과, 상기 금속배선과 상기 반도체 기판 사이에서 수직 연장된 기둥 형상 중에서 어느 하나를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 반도체 기판의 활성면 상에 상기 제1 비아를 덮는 층간절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 상기 제1 비아의 내부를 채우는 층간절연막을 제거하는 것을 더 포함할 수 있고, 상기 관통전극은 상기 제1 비아의 내부로 확장될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 상면과 그 반대면인 하면을 갖는 반도체 기판을 제공하고; 상기 반도체 기판의 상면 상에 속이 빈 원통형의 메인 비아와 상기 메인 비아에 연결되는 금속배선을 형성하고; 상기 반도체 기판의 상면 상에 상기 메인 비아와 상기 금속배선을 덮는 층간절연막을 형성하고; 상기 반도체 기판을 일부 제거하여 상기 메인 비아의 하면을 일부 노출시키는 비아홀을 형성하고; 그리고 상기 비아홀 내에 상기 메인 비아와 전기적으로 연결되는 관통전극을 형성하는 것을 포함할 수 있고, 상기 메인 비아의 하면은 상기 비아홀의 주변과 중첩할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 플라즈마 에칭 공정으로 상기 메인 비아의 속이 내부 아래의 반도체 기판을 선택적으로 제거하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 상기 메인 비아의 속이 빈 내부에 형성된 층간절연막을 제거하는 것을 더 포함할 수 있고, 상기 관통전극은 상기 메인 비아의 내부로 연장될 수 있다.
일 실시예의 방법에 있어서, 상기 반도체 기판의 상면 상에 상기 메인 비아의 속이 빈 내부에 제공되어 상기 금속배선과 연결되는 보조 비아를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 상기 메인 비아와 상기 보조 비아 사이의 층간절연막을 제거하는 것을 더 포함할 수 있고, 상기 관통전극은 상기 메인 비아와 상기 보조 비아 사이로 연장될 수 있다.
일 실시예의 방법에 있어서, 상기 메인 비아의 외부에 제공되어 상기 금속배선과 연결되는 보조 비아를 형성하는 것을 더 포함할 수 있고, 상기 보조 비아는 상기 반도체 기판과 더 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 활성면과 그 반대면인 비활성면을 갖는 반도체 기판을 제공하고; 상기 반도체 기판의 활성면 상에 속인 빈 원통형의 비아와 상기 비아에 연결되는 금속배선을 형성하고; 상기 반도체 기판의 비활성면을 리세스하고; 상기 반도체 기판의 리세스된 비활성면에 대한 플라즈마 에칭으로 상기 반도체 기판을 관통하여 상기 비아의 하면을 일부 노출시키는 비아홀을 형성하고; 그리고 상기 비아홀 내에 상기 비아와 전기적으로 연결되는 관통전극을 형성하는 것을 포함할 수 있고, 상기 비아는 상기 플라즈마 공정에서 발생되는 플라즈마 전하들의 이동 경로로 제공될 수 있다.
일 실시예의 방법에 있어서, 상기 반도체 기판의 활성면 상에 상기 비아의 속이 빈 내부에 상기 금속배선과 연결되는 제1 보조 비아, 그리고 상기 비아의 외부에 상기 금속배선과 연결되는 제2 보조 비아 중 적어도 어느 하나를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제1 보조 비아와 상기 제2 보조 비아 중 적어도 어느 하나는 속이 빈 원통 형상과 상기 금속배선과 상기 반도체 기판 사이에서 연장되는 기둥 형상 중 어느 하나를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 제1 보조 비아는 상기 금속배선과 상기 관통전극 사이에 형성되고, 상기 제2 보조 비아는 상기 금속배선과 상기 반도체 기판 사이에 형성될 수 있다.
본 발명에 의하면, 전하 축적을 방지할 수 있어 노치 발생없이 관통전극을 형성할 수 있다. 따라서, 노치에서의 관통전극과 반도체 기판과의 쇼트없는 안정적인 전기적 특성을 갖는 반도체 소자를 구현할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2a는 도 1의 일부를 도시한 단면도이다. 도 2b 내지 2d는 도 2a의 일부를 도시한 평면도들이다.
도 3a는 도 1의 일부를 도시한 단면도이다.
도 3b는 도 3a의 일부를 도시한 평면도이다.
도 4a는 도 1의 일부를 도시한 단면도이다.
도 4b는 도 4a의 일부를 도시한 평면도이다.
도 5a는 도 1의 일부를 도시한 단면도이다.
도 5b는 도 5a의 일부를 도시한 평면도이다.
도 5c는 도 5b의 변형예를 도시한 평면도이다.
도 6a 내지 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 있어서 비아홀 형성 공정을 도시한 단면도들이다.
도 8a 내지 8d는 비교예에 따른 반도체 소자의 제조방법에 있어서 비아홀 형성 공정을 도시한 단면도들이다.
도 9a 및 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 10a 및 10b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 11a 및 11b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 12a 내지 12c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13a 내지 13c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 14a는 본 발명의 일 실시예에 따른 반도체 소자의 관통전극을 활용한 3차원 적층 구조를 갖는 반도체 패키지를 도시한 단면도이다.
도 14b는 본 발명의 일 실시예에 따른 반도체 소자의 관통전극을 활용한 반도체 모듈을 도시한 단면도이다.
도 14c는 도 14b의 일부를 확대 도시한 단면도이다.
이하, 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 일례>
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 반도체 기판(110) 상에 제공된 집적회로(90), 집적회로(90)를 덮는 층간절연막(140), 집적회로(90)와 전기적으로 연결된 하나 혹은 그 이상의 전기적 연결부들(10)을 포함할 수 있다. 전기적 연결부들(10) 각각은 반도체 기판(110)을 수직 관통하는 전기적 신호의 전달 경로를 제공하는 관통전극(173)을 포함할 수 있다. 전기적 연결부들(10) 각각은 집적회로(90)와 전기적으로 연결될 수 있다.
다른 예로, 전기적 연결부들(10) 중 적어도 어느 하나는 집적회로(90)와 전기적으로 연결되지 않을 수 있다. 집적회로(90)와 전기적으로 연결되지 아니하는 적어도 하나의 전기적 연결부(10)는 반도체 소자(1)의 상하에 적층되는 전기적 장치들(예: 반도체 소자, 반도체 모듈, 회로기판) 간의 전기적 연결 통로로 제공될 수 있다. 이하에서 전기적 연결부(10)의 다양한 예들을 설명한다.
<전기적 연결부의 일례>
도 2a는 도 1의 일부를 도시한 단면도이다. 도 2b 내지 2d는 도 2a의 일부를 도시한 평면도들이다.
도 2a를 참조하면, 도 1의 전기적 연결부(10)의 일례인 수직연결부(11)는 활성면(110a)과 비활성면(110b)을 갖는 반도체 기판(110)을 수직 관통하는 비아홀(111)에 채워진 관통전극(173), 반도체 기판(110)의 활성면(110a) 상에 제공된 집적회로(90)와 전기적으로 연결된 제1 금속배선(131), 관통전극(173)과 제1 금속배선(131) 사이에 제공되어 관통전극(173)을 제1 금속배선(131)에 전기적으로 연결하는 연결 플러그들 혹은 연결 비아들(121,123)을 포함할 수 있다. 관통전극(173)은 집적회로(90)의 주위에 혹은 집적회로(90) 내에 배치될 수 있다. 반도체 기판(110)은 웨이퍼 레벨 혹은 칩 레벨의 실리콘 기판을 포함할 수 있다. 집적회로(90)는 메모리 칩, 로직 칩, 혹은 이들의 조합을 포함할 수 있다.
수직연결부(11)는 관통전극(173)과 전기적으로 연결된 하부단자(181) 및/또는 상부단자(183)를 더 포함할 수 있다. 하부단자(181)는 패드를 포함할 수 있고, 상부단자(183)는 솔더볼을 포함할 수 있다. 제1 금속배선(131) 상에 제2 금속배선(135)이 더 제공될 수 있고, 적어도 하나의 비아(133)를 통해 제1 금속배선(131)과 제2 금속배선(135)이 전기적으로 연결될 수 있다. 일례에 따르면, 층간절연막(140) 상에 제공되어 제2 금속배선(135)과 연결된 패드(137)에 상부단자(183)가 접속될 수 있다. 층간절연막(140)을 덮는 상부보호막(153)과 반도체 기판(110)의 비활성면(110b)을 덮는 하부보호막(151)이 더 제공될 수 있다.
도 2a와 2b를 같이 참조하면, 관통전극(173)은 가령 원기둥 형상을 가질 수 있다. 수직연결부(11)는 비아홀(111)의 내표면(111s) 상에 제공되어 관통전극(173)의 측면을 둘러싸는 비아절연막(160)을 더 포함할 수 있다. 비아절연막(160)은 관통전극(173)을 반도체 기판(110)으로부터 전기적으로 절연시킬 수 있다. 비아절연막(160)은 반도체 기판(110)의 활성면(110a)으로부터 하부보호막(151)의 하면까지 연장될 수 있다. 혹은 비아절연막(160)은 반도체 기판(110)의 활성면(110a)으로부터 비활성면(110b)까지 연장될 수 있다. 수직연결부(11)는 관통전극(173)의 측면과 상면을 덮는 배리어막(171)을 더 포함할 수 있다. 배리어막(171)은 관통전극(173)의 구성 성분(예: 구리)이 반도체 기판(110) 및/또는 집적회로(90)로 이동하는 것을 저지할 수 있다.
연결 비아들(121,123)은 관통전극(173)의 외주면에 인접한 제1 비아(121)와 관통전극(173)의 센터에 인접한 적어도 하나의 제2 비아(123)를 포함할 수 있다. 도 2b에 도시된 것처럼, 제1 비아(121)는 관통전극(173)의 외주면을 따라 연장된 평면상 고리 형상을 가질 수 있다. 예컨대, 제1 비아(121)는 속이 빈 원통 형상을 가질 수 있다. 본 실시예에 따르면, 제1 비아(121)는 비아홀(111)의 내표면(111s)과 중첩될 수 있다. 따라서 비아홀(111)의 내표면(111s), 즉 비아홀(111)과 비아절연막(160) 간의 경계면은 제1 비아(121)의 하면과 연결될 수 있다.
제2 비아(123)는 제1 비아(121)의 내측 공간에 제공될 수 있다. 도 2a에 도시된 것처럼 제1 금속배선과 반도체 기판(110) 사이에서 수직 연장된 원기둥 형상을 가질 수 있고, 관통전극(173)과 상하 중첩될 수 있다. 일례에 따르면, 도 2b에서처럼, 가령 복수개의 제2 비아들(123)이 관통전극(173) 혹은 비아홀(111)의 직경을 따라 일렬 배열될 수 있다. 다른 예로, 도 2c에서처럼, 복수개의 제2 비아들(123)이 관통전극(173) 상에서 그리드 혹은 메쉬 형태로 배열될 수 있다. 또 다른 예로, 도 2d에 도시된 바와 같이, 제2 비아(123)는 제1 비아(121)와 동일하거나 유사하게 속인 빈 원통 형상을 가질 수 있다.
관통전극(173)은 실질적으로 평평한 상면을 가질 수 있다. 다른 예로, 요철 형상의 상면을 갖는 관통전극(173)이 포함된 수직연결부(11a)가 도 9b에 도시되며, 이에 대해선 후술한다.
<전기적 연결부의 일례>
도 3a는 도 1의 일부를 도시한 단면도이다. 도 3b는 도 3a의 일부를 도시한 평면도이다.
도 3a 및 3b를 참조하면, 도 1의 전기적 연결부(10)의 일례인 수직연결부(12)는 도 2a의 수직연결부(11)와 유사한 구조를 가질 수 있다. 관통전극(173)은 반도체 기판(110)의 활성면(110a) 위로 돌출되어 제1 금속배선(131)까지 연장될 수 있다. 예컨대, 수직연결부(12)는 관통전극(173)이 연결 비아들(121,123) 사이로 연장된 혹은 제2 비아들(123)이 관통전극(173)의 내부로 침입한 구조를 가질 수 있다. 이에 따라 관통전극(173)과 연결 비아들(121,123) 간의 전기적 연결 면적이 확장될 수 있다. 배리어막(171)이 더 포함된 경우 배리어막(171)은 관통전극(173)을 둘러싸며 연결 비아들(123)을 더 둘러쌀 수 있다.
제1 비아(121)와 제2 비아(123)는 실질적으로 동일한 수직 길이를 가질 수 있다. 다른 예로, 상이한 수직 길이들을 갖는 제1 비아(121)와 제2 비아(123)를 포함하는 수직연결부(12a)가 도 11b에 도시되며, 이에 대해선 후술한다.
<전기적 연결부의 일례>
도 4a는 도 1의 일부를 도시한 단면도이다. 도 4b는 도 4a의 일부를 도시한 평면도이다.
도 4a 및 4b를 참조하면, 도 1의 전기적 연결부(10)의 일례인 수직연결부(13)는 도 2a의 수직연결부(11)와 유사한 구조를 가질 수 있다. 수직연결부(13)의 관통전극(173)은 반도체 기판(110)의 활성면(110a)으로부터 돌출될 수 있다. 예컨대, 관통전극(173)은 제1 비아(121)의 내측 공간을 채우도록 확장될 수 있다. 비아절연막(160)과 배리어막(171) 역시 반도체 기판(110)의 활성면(110a) 위로 연장되어 제1 금속배선(131)까지 연장될 수 있다.
<전기적 연결부의 일례>
도 5a는 도 1의 일부를 도시한 단면도이다. 도 5b는 도 5a의 일부를 도시한 평면도이다. 도 5c는 도 5b의 변형예를 도시한 평면도이다.
도 5a를 참조하면, 도 1의 전기적 연결부(10)의 일례인 수직연결부(14)는 도 2a의 수직연결부(11)와 유사한 구조를 가질 수 있다. 수직연결부(14)는 제1 비아(121)의 외측에 제공된 제3 비아(125)를 더 포함할 수 있다. 일례로, 제3 비아(125)는 도 5b에 도시된 것처럼 제1 비아(121)를 둘러싸는 고리 형태를 가질 수 있다. 다시 말해, 제3 비아(125)는 제1 비아(121)와 동일하거나 유사하게 속인 빈 원통 형상을 가질 수 있다. 다른 예로, 제3 비아(125)는 도 5c에 도시된 바와 같이 제1 비아(121)의 외측에 제공된 원기둥 형태를 가질 수 있다.
<반도체 소자의 제조방법의 일례>
도 6a 내지 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 있어서 비아홀 형성 공정을 도시한 단면도들이다. 도 8a 내지 8d는 비교예에 따른 반도체 소자의 제조방법에 있어서 비아홀 형성 공정을 도시한 단면도들이다.
도 6a를 참조하면, 반도체 기판(110)을 제공할 수 있다. 반도체 기판(110)은 집적회로(90)가 형성되는 활성면(110a)과 그 반대면인 비활성면(110b)을 갖는 가령 웨이퍼 레벨 혹은 칩 레벨의 실리콘 기판일 수 있다. 집적회로(90)는 메모리 회로, 로직 회로 혹은 이들의 조합일 수 있다. 반도체 기판(110)의 활성면(110a) 상에 층간절연막(140)이 형성될 수 있다. 층간절연막(140)은 실리콘산화막이나 실리콘질화막을 증착하는 것을 반복하여 가령 다중막 구조로 형성할 수 있다.
집적회로(90)와 전기적으로 연결된 제1 금속배선들(131)이 형성될 수 있고, 선택적으로 제2 금속배선들(135)이 더 형성될 수 있다. 제1 금속배선들(131) 각각과 제2 금속배선들(135) 각각 사이에 적어도 하나의 비아(133)가 제공되어 제1 금속배선들(131) 각각과 제2 금속배선들(135) 각각을 전기적으로 연결할 수 있다. 층간절연막(140) 상에는 제1 금속배선(135)와 연결된 패드(137)가 더 형성될 수 있다. 패드(137)에는 솔더볼과 같은 외부단자가 접속될 수 있다.
집적회로(90)의 외곽에 혹은 그 내부에 제1 금속배선들(131) 중 어느 하나와 연결되는 연결 비아들(121,123)이 형성될 수 있다. 연결 비아들(121,123)은 반도체 기판(110)과 제1 금속배선(131) 사이에 제공될 수 있다. 연결 비아들(121,123)은 가령 도 2b 혹은 도 2c에 도시된 바와 같이 고리 형태의 제1 비아(121)와 제1 비아(121)의 내측 공간에 제공된 적어도 하나의 원기둥 형태의 제2 비아(123)를 포함할 수 있다. 다른 예로, 제2 비아(123)는 도 2d에 도시된 것처럼 고리 형태를 가질 수 있다.
층간절연막(140) 상에 그리고 반도체 기판(110)의 비활성면(110b) 상에 가령 실리콘질화막이나 실리콘산화막을 증착하여 상부보호막(153)과 하부보호막(151)을 각각 형성할 수 있다. 반도체 기판(110)의 비활성면(110b)은 가령 화학기계적 연마 및/또는 에칭 공정에 의해 리세스되어 있을 수 있다. 비활성면(110b)의 리세스는 하부보호막(151)을 형성하기 이전에 진행될 수 있다.
도 6b를 참조하면, 반도체 기판(110)에 비아홀(111)을 형성할 수 있다. 가령 반도체 기판(110)의 비활성면(110b)에 대한 에칭, 가령 플라즈마 에칭으로 가령 속이 빈 기둥(hollow pillar) 형태의 비아홀(111)을 형성할 수 있다. 비아홀(111)을 통해 연결 비아들(121,123)의 하면들이 노출될 수 있다. 비아홀(111)의 내표면(111s)은 비아홀(111)을 통해 노출된 반도체 기판(110)과 하부보호막(151)의 측면들로 구성될 수 있다. 비아홀(111)의 내표면(111s)은 제1 비아(121)와 중첩될 수 있다. 이에 따라 제1 비아(121)의 바깥쪽에 형성된 층간절연막(140)은 비아홀(111)을 통해 노출되지 아니하고, 제1 비아(121)의 내측 공간에 형성된 층간절연막(140)은 비아홀(111)을 통해 노출될 수 있다.
본 실시예에 따르면, 비아홀(111)의 내표면(111s)은 제1 비아(121)의 내측면(121sa)과 외측면(121sb) 사이의 하면과 맞닿을 수 있다. 따라서, 제1 비아(121)의 하면 중 적어도 일부는 비아홀(111)을 통해 노출될 수 있다. 다른 예로, 비아홀(111)의 내표면(111s)은 제1 비아(121)의 내측면(121sa)과 상하 정렬될 수 있다. 이 경우, 제1 비아(121)의 하면은 비아홀(111)을 통해 노출되지 않을 수 있다. 또 다른 예로, 비아홀(111)의 내표면(111s)은 제1 비아(121)의 외측면(121sb)과 상하 정렬될 수 있다. 이 경우, 제1 비아(121)의 하면은 비아홀(111)을 통해 노출될 수 있다.
본 실시예에 따르면, 비아홀(111)의 내표면(111s)이 제1 비아(121)와 중첩되므로 이하에서 도 7a 혹은 도 7b를 참조하여 설명한 바와 같이 노치(notch)나 언더컷(undercut) 발생을 억제할 수 있다.
도 7a를 참조하면, 에칭 공정 및/또는 반도체 기판(110)의 두께 불균일성으로 인해 좌측 비아홀(111a)이 형성되었더라도 우측 비아홀(111b)은 아직 형성되지 않은 경우가 있을 수 있다. 도 7b에 도시된 바와 같이, 우측 비아홀(111b)의 형성을 위한 에칭, 가령 플라즈마 에칭이 계속되는 동안, 좌측 비아홀(111a)에선 플라즈마 전하들(혹은 플라즈마 이온들)이 연결 비아들(121,123)로 이동(점선화살표로 표시)될 수 있어 층간절연막(140) 내에 플라즈마 전하들이 축적되지 아니할 수 있다.
연결 비아들(121,123)로 이동된 플라즈마 전하들은 제1 금속배선(133) 및/또는 제2 금속배선(135)에 흡수되거나 외부로 빠져 나갈 수 있다. 가령, 제1 금속배선(133)과 제2 금속배선(135)은 전기적으로 접지되어 있을 수 있고, 플라즈마 전하들은 제1 금속배선(133)과 제2 금속배선(135)을 통해 반도체 기판(110)으로부터 빠져나갈 수 있다.
도 8a에서처럼, 본 실시예와 다르게 연결 비아들(121,123)이 없는 경우, 우측 비아홀(111b)의 형성을 위한 플라즈마 에칭이 계속되는 동안 좌측 비아홀(111a)에선 플라즈마 전하들이 층간절연막(140) 내에 축적될 수 있다. 축적된 플라즈마 전하들로 인해 플라즈마 전하들의 편향(deflection)이 일어나 좌측 비아홀(111a)의 상단의 반도체 기판(110)이 에칭되어 노치(80)가 형성될 수 있다.
도 8b에서처럼, 우측 비아홀(111b)의 형성을 위해 플라즈마 에칭이 더 계속되면 좌측 비아홀(111a)에서의 노치(80)가 더 확장될 수 있다. 아울러, 우측 비아홀(111b)에서 플라즈마 전하들의 축적으로 인해 우측 비아홀(111b)에서 노치(80)가 형성될 수 있다. 후속 공정에서 노치(80)에서의 비아절연막의 증착이 불량해지면 반도체 기판(110)과 관통전극이 전기적으로 연결될 위험성이 있을 수 있다.
본 실시예에 따르면, 도 7a 및 7b를 참조하여 전술한 것처럼, 연결 비아들(121,123)이 플라즈마 전하들의 이동 통로로 제공될 수 있다. 그러므로, 플라즈마 전하의 층간절연막(140) 내의 축적 현상이 일어나지 아니함에 따라 플라즈마 전하들의 편향 현상이 생기지 않을 수 있다. 따라서, 도 8a 혹은 도 8b에서와 같은 노치(80)가 발생하지 않을 수 있다.
도 8c 혹은 8d에서처럼, 연결 비아들(121,123)이 형성되어 있더라도 비아홀들(111a,111b)의 내측면들(111as,111bs)이 제1 비아들(121)과 중첩되지 아니하면 비아홀들(111a,111b)을 통해 제1 비아들(121)이 노출될 수 있다. 이 경우, 플라즈마 전하들이 층간절연막(140)에 축적될 수 있어 도 8c에서처럼 반도체 기판(110)에 노치(80)가 발생하거나 혹은 도 8d에서처럼 제1 비아(121)의 바깥에서 층간절연막(140)의 일부가 제거되어 언더컷(85)이 발생할 수 있다. 노치(80)나 언더컷(85)에서 반도체 기판(110)과 관통전극의 쇼트 위험성이 있을 수 있다.
본 실시예에 따르면, 도 6b에서처럼, 비아홀(111)의 내표면(111s)이 제1 비아(121)와 중첩되므로 제1 비아(121)의 바깥의 층간절연막(140)이 비아홀(111)을 통해 노출되지 않을 수 있다. 다시 말해, 제1 비아(121)는 제1 비아(121)의 바깥쪽의 층간절연막(140)이 노출되는 것을 막는 장벽 역할을 할 수 있으므로 노치(80)나 언더컷(85)의 발생을 억제할 수 있다.
도 6c를 참조하면, 비아홀(111) 내에 비아절연막(160)을 형성할 수 있다. 비아절연막(160)은 가령 실리콘산화막을 증착하여 형성할 수 있다. 비아절연막(160)은 비아홀(111)의 내표면(111s)과 연결 비아들(121,123)의 하면들, 연결 비아들(121,123) 사이의 층간절연막(140)의 하면, 그리고 하부보호막(151)의 하면을 덮을 수 있다.
도 6d를 참조하면, 비아절연막(160)을 선택적으로 제거하여 연겨 비아들(121,123)의 하면들을 개방할 수 있다. 가령 연결 비아들(121,123)이 노출되도록 에치백 공정으로 비아절연막(160)을 선택적으로 제거할 수 있다. 비아절연막(160)은 비아홀(111)의 내표면(111s)과 하부보호막(151)의 하면을 덮을 수 있다. 다른 예로, 도 6e에 도시된 바와 같이, 에치백 공정에 의해 하부보호막(151)의 하면을 덮는 비아절연막(160)의 일부가 더 제거될 수 있다. 이에 따라, 비아홀(111)의 내표면(111s)을 덮는 수직한 비아절연막(160)이 형성될 수 있다.
도 6f를 참조하면, 비아절연막(160)이 형성된 비아홀(111) 내에 배리어막(171)을 형성할 수 있다. 예컨대, 후속 공정으로 형성되는 관통전극의 구성 성분(예: 구리)이 집적회로(90) 및/또는 반도체 기판(111)으로 확산하는 것을 막을 수 있는 금속, 가령 타이타늄(Ti), 타이타늄질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 탄탈륨질화물(TaN), 니켈(Ni), 텅스텐(W), 텅스텐나이트라이드(WN), 혹은 이들의 조합을 포함하는 금속을 증착하여 배리어막(171)을 형성할 수 있다. 배리어막(171)의 형성 공정은 스킵할 수 있다.
도 6g를 참조하면, 비아홀(111) 내에 관통전극(173)을 형성할 수 있다. 일례로, 비아홀(111)이 채워지도록 반도체 기판(110)의 비활성면(110b) 상에 도전막을 형성할 수 있다. 그런다음, 하부보호막(151)이 노출될 때까지 반도체 기판(110)의 비활성면(110b)에 대한 화학기계적 연마 공정을 진행할 수 있다. 이에 따라, 비아홀(111) 내에 채워진 관통전극(173)을 형성할 수 있다. 관통전극(173)은 가령 구리를 전기 도금하거나 증착하여 형성할 수 있다. 전기 도금으로 관통전극(173)을 형성할 경우, 배리어막(171)을 씨드막으로 이용하거나 혹은 배리어막(171) 상에 씨드막을 더 형성할 수 있다.
도 6h를 참조하면, 패드(137)에 접속되는 상부단자(183)를 형성하고 하부보호막(151) 상에 관통전극(173)과 접속되는 하부단자(181)를 형성하여 반도체 소자(1)를 제조할 수 있다. 반도체 소자(1)는 도 2a의 수직연결부(11)를 포함할 수 있다.
<반도체 소자의 제조방법의 일례>
도 9a 및 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9a를 참조하면, 도 6a 및 6b에서 설명한 바와 동일하거나 유사한 공정으로 반도체 기판(110)을 제공하고 반도체 기판(110)의 비활성면(110b)에 대한 에칭, 가령 플라즈마 에칭 공정으로 비아홀(111)을 형성할 수 있다. 비아홀(111)의 형성시 비아홀(111)을 통해 노출된 층간절연막(140)의 적어도 일부가 리세스될 수 있다. 이에 따라 연결 비아들(121,123)은 층간절연막(140)의 리세스된 하면(140b)으로부터 돌출될 수 있다.
도 9b를 참조하면, 도 6c 내지 6h에서 설명한 바와 동일하거나 유사한 공정으로 관통전극(173)을 형성하여 도 2a의 수직연결부(11)와 유사한 수직연결부(11a)를 갖는 반도체 소자(1)를 제조할 수 있다. 관통전극(173)의 상부는 가령 요철 형상을 가질 수 있다. 배리어막(171)을 더 형성한 경우, 배리어막(171)의 상부는 요철 형상을 가질 수 있다. 관통전극(173)의 요철 형상에 의해 연결 비아들(121,123)과 관통전극(173) 간의 전기적 연결 면적이 확대될 수 있다.
<반도체 소자의 제조방법의 일례>
도 10a 및 10b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 10a를 참조하면, 도 6a 및 6b에서 설명한 바와 동일하거나 유사한 공정으로 반도체 기판(110)의 비활성면(110b)에 대한 가령 플라즈마 에칭 공정으로 비아홀(111)을 형성할 수 있다. 본 실시예에 따르면, 반도체 기판(110)의 일부를 제거하고, 이에 더하여 층간절연막(140) 중에서 제1 비아(121)로 둘러싸인 일부를 더 제거하여 반도체 기판(110)의 활성면(110a) 위로 확장된 비아홀(111)을 형성할 수 있다. 비아홀(111)을 통해 제1 비아(121)의 내측면과 제2 비아(123)의 하면과 측면이 노출될 수 있다.
도 10b를 참조하면, 도 6c 내지 6h에서 설명한 바와 동일하거나 유사한 공정으로 관통전극(173)을 형성하여 도 3a의 수직연결부(12)를 갖는 반도체 소자(1)를 제조할 수 있다. 관통전극(173)은 반도체 기판(110)의 활성면(110a)으로부터 돌출되어 제1 비아(121)와 제2 비아(123)의 사이로 그리고 인접한 제2 비아들(123)의 사이로 연장될 수 있다. 이에 따라, 수직연결부(12)는 제2 비아(123)가 관통전극(173)의 내부로 침입하는 구조를 가질 수 있다. 제2 비아(123)의 칩입 구조로 인해 관통전극(173)과 연결 비아들(121,123)과의 전기적 연결 면적이 확대될 수 있다.
<반도체 소자의 제조방법의 일례>
도 11a 및 11b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 11a를 참조하면, 도 10a에서 설명한 바와 동일하거나 유사한 공정으로 반도체 기판(110)의 활성면(110a) 위로 확장된 비아홀(111)을 형성할 수 있다. 일례에 따르면, 층간절연막(140) 중에서 제1 비아(121)로 둘러싸인 일부를 제거하여 비아홀(111)을 형성할 때 연결 비아들(121,123)의 일부들이 더 제거될 수 있다. 가령, 제1 비아(121)는 하부 모서리(121c)가 에칭될 수 있고, 제2 비아(123)는 그 하부가 에칭되어 그 수직 길이가 줄어들 수 있다.
도 11b를 참조하면, 도 6c 내지 6h에서 설명한 바와 동일하거나 유사한 공정으로 관통전극(173)을 형성하여 도 3a의 수직연결부(12)와 유사한 수직연결부(12a)를 갖는 반도체 소자(1)를 제조할 수 있다. 수직연결부(11c)는 상대적으로 큰 수직 길이를 갖는 제1 비아(121)와 상대적으로 작은 수직 길이를 갖는 제2 비아(123)를 포함할 수 있다.
<반도체 소자의 제조방법의 일례>
도 12a 내지 12c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 12a를 참조하면, 도 6a 및 6b에서 설명한 바와 동일하거나 유사한 공정으로 반도체 기판(110)의 비활성면(110b)에 대한 가령 플라즈마 에칭 공정으로 비아홀(111)을 형성할 수 있다. 본 실시예에 따르면, 제1 비아(121) 내에 도 6a의 제2 비아(123)가 형성되어 있지 않을 수 있다.
도 12b를 참조하면, 층간절연막(140) 중 제1 비아(121) 내의 일부를 제거하여 비아홀(111)을 반도체 기판(110)의 활성면(110a) 위로 확장할 수 있다. 확장된 비아홀(111)에 의해 제1 비아(121)의 내측면과 제1 금속배선(131)이 노출될 수 있다.
도 12c를 참조하면, 도 6c 내지 6h에서 설명한 바와 동일하거나 유사한 공정으로 관통전극(173)을 형성하여 도 4a의 수직연결부(13)를 갖는 반도체 소자(1)를 제조할 수 있다. 본 실시예에 따르면, 관통전극(173)과 제1 금속배선(131)과의 전기적 연결 면적이 확대될 수 있다.
<반도체 소자의 제조방법의 일례>
도 13a 내지 13c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13a를 참조하면, 도 6a 및 6b에서 설명한 바와 동일하거나 유사한 공정으로 반도체 기판(110)의 비활성면(110b)에 대한 가령 플라즈마 에칭 공정으로 비아홀(111)을 형성할 수 있다. 본 실시예에 따르면, 제1 비아(121)의 바깥에 제1 금속배선(131)과 연결된 제3 비아(125)가 더 형성되어 있을 수 있다. 제3 비아(125)는 반도체 기판(110)과 더 연결될 수 있다.
제3 비아(125)는 일례로 도 5b에 도시된 것처럼 제1 비아(121)를 둘러싸는 고리 형태를 가질 수 있다. 다른 예로, 제3 비아(125)는 도 2b 혹은 도 2c의 제2 비아(123)와 동일하게 원기둥 형태를 가질 수 있다.
도 13b를 참조하면, 가령 플라즈마 에칭으로 비아홀(111)을 형성하는 경우 플라즈마 전하들은 제1 비아(121)와 제2 비아(123)로 이동될 수 있어 층간절연막(140)에 축적되지 않을 수 있다. 게다가, 플라즈마 전하들 중 적어도 일부는 제3 비아(125)로 이동되어 반도체 기판(110)으로 빠져 나갈 수 있다. 플라즈마 전하들은 제1 금속배선(131), 제2 금속배선(133), 및/또는 반도체 기판(110)에 흡수되거나 외부로 빠져 나갈 수 있다.
도 13c를 참조하면, 도 6c 내지 6h에서 설명한 바와 동일하거나 유사한 공정으로 관통전극(173)을 형성하여 도 5a의 수직연결부(14)를 갖는 반도체 소자(1)를 제조할 수 있다. 관통전극(173)은 앞선 실시예들에서와 같이 다양한 구조를 가질 수 있다. 예컨대, 관통전극(173)은 도 9b에서와 같이 그 상면이 요철 형상을 가질 수 있고, 또는 도 10b 혹은 도 11b에서와 같이 반도체 기판(110)의 활성면(110a) 위로 연장되어 연결 비아들(121,123) 사이로 연장될 수 있고, 또는 도 12c에서와 같이 반도체 기판(110)의 활성면(110a) 위로 연장되어 외부 단자(121)의 내부 공간을 채울 수 있다.
<관통전극의 활용예>
도 14a는 본 발명의 일 실시예에 따른 반도체 소자의 관통전극을 활용한 3차원 적층 구조를 갖는 반도체 패키지를 도시한 단면도이다. 도 14b는 본 발명의 일 실시예에 따른 반도체 소자의 관통전극을 활용한 반도체 모듈을 도시한 단면도이다. 도 14c는 도 14b의 일부를 확대 도시한 단면도이다.
도 14a를 참조하면, 반도체 패키지(20)는 외부단자(212)가 부착된 인쇄회로기판과 같은 패키지 기판(210), 패키지 기판(210) 상에 실장된 응용 프로세서(230: Application Processor), 응용 프로세서(230) 상에 적층된 메모리 칩(250), 그리고 응용 프로세서(230)와 메모리 칩(250)을 덮는 몰드막(260)을 포함할 수 있다. 반도체 패키지(20)는 가령 휴대폰이나 태블릿 컴퓨터 등과 같은 모바일 제품에 사용될 수 있다.
응용 프로세서(230)는 패키지 기판(210) 상에 배치된 솔더볼(220)을 통해 패키지 기판(210)과 전기적으로 연결될 수 있다. 메모리 칩(250)은 응용 프로세서(230) 상에 배치된 솔더볼(240)을 통해 응용 프로세서(230)와 전기적으로 연결될 수 있다. 응용 프로세서(230)는 그 활성면이 패키지 기판(210)을 바라보는 상태 혹은 그 활성면이 메모리 칩(250)을 바라보는 상태로 패키지 기판(210) 상에 실장될 수 있다. 메모리 칩(250)은 가령 그 활성면이 응용 프로세서(230)를 바라보는 상태로 응용 프로세서(230) 상에 적층될 수 있다.
응용 프로세서(230)는 관통전극(235)을 갖는 전기적 연결부(230a)를 포함할 수 있다. 관통전극(235)은 솔더볼(220)과 솔더볼(240)에 전기적으로 연결될 수 있다. 전기적 연결부(230a)는 가령 도 1에 도시된 전기적 연결부(10)와 동일하거나 유사한 구조를 가질 수 있다. 도 1의 전기적 연결부(10)에 관한 설명은 전기적 연결부(230a)에 마찬가지로 적용될 수 있다.
도 14b를 참조하면, 반도체 모듈(30)은 외부단자(312)가 부착된 인쇄회로기판과 같은 패키지 기판(310), 패키지 기판(310) 상에 실장된 칩 스택(360)과 그래픽 프로세싱 유닛(350: GPU), 그리고 칩 스택(360)과 그래픽 프로세싱 유닛(350: GPU)을 덮는 몰드막(370)을 포함하는 가령 메모리 모듈일 수 있다. 반도체 모듈(30)은 패키지 기판(310) 상에 제공된 인터포저(330)를 더 포함할 수 있다.
칩 스택(360)은 적층된 복수개의 가령 하이밴드 메모리 칩(361,362,363,364)을 포함할 수 있다. 메모리 칩들(361-364)은 솔더볼들(367)을 통해 서로 전기적으로 연결될 수 있다. 메모리 칩들(361-364) 중에서 적어도 어느 하나는 관통전극(365)을 갖는 전기적 연결부(360a)를 포함할 수 있다.
가령, 제1 메모리 칩(361)과 제2 메모리 칩(362)과 제3 메모리 칩(363)은 각각 적어도 하나의 전기적 연결부(360a)를 포함할 수 있다. 제4 메모리 칩(364)은 관통전극을 포함하지 않을 수 있다. 다른 예로, 제4 메모리 칩(364)은 관통전극(365)을 갖는 적어도 하나의 전기적 연결부(360a)를 포함할 수 있다.
칩 스택(360)의 전기적 연결부(360a)는 가령 도 1에 도시된 전기적 연결부(10)와 동일하거나 유사한 구조를 가질 수 있다. 도 1의 전기적 연결부(10)에 관한 설명은 전기적 연결부(230a)에 마찬가지로 적용될 수 있다.
그래픽 프로세싱 유닛(350)과 칩 스택(360)은 인터포저(330) 상에 배치된 솔더볼(340)을 통해 인터포저(330)와 전기적으로 연결될 수 있다. 인터포저(330)는 패키지 기판(310) 상에 배치된 솔더볼(320)을 통해 패키지 기판(310)과 전기적으로 연결될 수 있다.
인터포저(330)는 관통전극(334)을 갖는 전기적 연결부(330a)를 포함할 수 있다. 전기적 연결부(330a)는 가령 도 1에 도시된 전기적 연결부(10)와 동일하거나 유사한 구조를 가질 수 있다.
일례로서, 도 14c에 도시된 것처럼, 인터포저(330)의 전기적 연결부(330a)는 실리콘 웨이퍼와 같은 반도체 기판(331)을 수직 관통하는 관통전극(334)을 포함할 수 있다. 반도체 기판(331) 상에 절연막(335)이 배치될 수 있고, 절연막(335) 내에 배치된 금속배선(337)과 연결된 제1 비아(321)와 제2 비아(323)가 제공될 수 있다. 절연막(335) 상에는 금속배선(337)과 연결된 비아(338)에 접속된 상부패드(339)가 제공될 수 있다. 상부패드(337)에 도 14b의 솔더볼(340)이 접속될 수 있다.
관통전극(334)을 둘러싸아 관통전극(334)을 반도체 기판(331)으로부터 전기적으로 절연하는 비아절연막(332)이 제공될 수 있다. 관통전극(334)과 비아절연막(332) 사이에 제공되어 관통전극(334)의 구성 성분(예: 구리)이 반도체 기판(331)으로 확산하는 것을 저지할 수 있는 배리어막(333)이 더 제공될 수 있다.
관통전극(334)의 하단에 하부패드(336)가 접속될 수 있다. 하부패드(336)에 도 14b의 솔더볼(320)이 접속될 수 있다. 절연막(335) 상에는 상부보호막(343)이 제공될 수 있고, 반도체 기판(331)의 하면 상에 하부보호막(331)이 제공될 수 있다.
관통전극(334)은 반도체 기판(331)을 관통하는 비아홀(311) 내에 제공될 수 있다. 비아홀(311)의 내표면(311s)은 제1 비아(321)와 중첩될 수 있다. 제1 비아(321)는 도 2b의 제1 비아(121)와 동일하거나 유사하게 평면상 고리 형태를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 상면과 그 반대면인 하면을 갖는 기판:
    상기 기판을 관통하여 상기 상면과 상기 하면 사이에서 연장된 관통전극:
    상기 기판의 상면 상에 제공된 연결배선; 및
    상기 관통전극과 상기 연결배선 사이에 제공되어 상기 관통전극과 상기 연결배선을 전기적으로 연결하는 제1 비아를 포함하고,
    상기 제1 비아는 상기 관통전극의 주변을 따라 고리 형상으로 연장되고,
    상기 기판은 상기 관통전극이 채워지며 상기 기판과 상기 관통전극 사이의 경계면을 이루는 내표면을 갖는 비아홀을 포함하고,
    상기 제1 비아는 상기 연결배선에 인접하는 상면과 상기 관통전극에 인접하는 하면을 포함하고,
    상기 비아홀의 내표면은 상기 제1 비아의 하면과 중첩된 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 관통전극은 상기 기판의 상면을 넘어 연장되어 상기 제1 비아의 내부 공간을 더 채우는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 비아의 내부에 제공되어 상기 관통전극과 상기 연결배선을 전기적으로 연결하는 제2 비아를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 비아는 상기 연결배선과 상기 관통전극 사이에서 연장된 기둥 형상을 갖는 반도체 소자.
  6. 제4항에 있어서,
    상기 제2 비아는 상기 연결배선과 상기 관통전극 사이에서 연장된 그리고 상기 관통전극의 주변을 따라 연장된 고리 형상을 갖는 반도체 소자.
  7. 제4항에 있어서,
    상기 관통전극은 상기 연결배선을 바라보는 상면을 포함하고,
    상기 관통전극의 상면은 요철 형상을 갖는 반도체 소자.
  8. 제4항에 있어서,
    상기 관통전극은 상기 기판의 상면을 넘어 연장되어 상기 제1 비아와 상기 제2 비아 사이의 공간을 채우는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 비아의 외부에 제공되어 상기 연결배선과 전기적으로 연결된 제3 비아를 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제3 비아는 상기 기판과 상기 연결배선 사이에서 연장된 그리고 상기 제1 비아를 둘러싸는 고리 형상을 갖거나, 혹은 상기 기판과 상기 연결배선 사이에서 연장된 원기둥 형상을 갖는 반도체 소자.
  11. 상면과 그 반대면인 하면을 갖는 반도체 기판을 제공하고;
    상기 반도체 기판의 상면 상에 속이 빈 원통형의 제1 비아와 상기 제1 비아에 연결되는 금속배선을 형성하고;
    상기 반도체 기판을 일부 제거하여 상기 반도체 기판의 상면에 인접하는 상기 제1 비아의 하면과 중첩되는 내표면을 갖는 비아홀을 형성하고; 그리고
    상기 비아홀 내에 상기 제1 비아와 전기적으로 연결되는 관통전극을 형성하는 것을 포함하고,
    상기 제1 비아는 상기 비아홀의 일부와 중첩하고,
    상기 비아홀은 상기 제1 비아의 적어도 일부를 노출시키는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 비아홀을 형성하기 이전에,
    상기 반도체 기판의 하면을 리세스하는 것을 더 포함하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 제1 비아의 속이 빈 내부에 제공되는 제2 비아를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제2 비아는,
    상기 금속배선과 상기 반도체 기판 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상과, 그리고
    상기 금속배선과 상기 반도체 기판 사이에서 수직 연장된 기둥 형상 중에서
    어느 하나를 갖는 반도체 소자의 제조방법.
  15. 제13항에 있어서,
    상기 반도체 기판의 활성면 상에 상기 제1 및 제2 비아들을 덮는 층간절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 비아홀을 형성하는 것은 상기 제1 및 제2 비아들 사이의 층간절연막을 제거하는 것을 더 포함하고,
    상기 관통전극은 상기 제1 및 제2 비아들 사이로 연장된 반도체 소자의 제조방법.
  17. 제11항에 있어서,
    상기 제1 비아의 외부에 제공되어 상기 금속배선과 전기적으로 연결된 제3 비아를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 제3 비아는,
    상기 금속배선과 상기 반도체 기판 사이에서 수직 연장되고 상기 비아홀의 주변을 따라 고리 형상으로 연장된 속이 빈 원통 형상과, 그리고
    상기 금속배선과 상기 반도체 기판 사이에서 수직 연장된 기둥 형상 중에서
    어느 하나를 갖는 반도체 소자의 제조방법.
  19. 제11항에 있어서,
    상기 반도체 기판의 활성면 상에 상기 제1 비아를 덮는 층간절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 비아홀을 형성하는 것은 상기 제1 비아의 내부를 채우는 층간절연막을 제거하는 것을 더 포함하고,
    상기 관통전극은 상기 제1 비아의 내부로 확장된 반도체 소자의 제조방법.
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