JP2013247273A - 半導体装置の製造方法およびその方法により製造された半導体装置 - Google Patents

半導体装置の製造方法およびその方法により製造された半導体装置 Download PDF

Info

Publication number
JP2013247273A
JP2013247273A JP2012120655A JP2012120655A JP2013247273A JP 2013247273 A JP2013247273 A JP 2013247273A JP 2012120655 A JP2012120655 A JP 2012120655A JP 2012120655 A JP2012120655 A JP 2012120655A JP 2013247273 A JP2013247273 A JP 2013247273A
Authority
JP
Japan
Prior art keywords
pattern
electrode
semiconductor device
photoresist film
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012120655A
Other languages
English (en)
Inventor
Toru Miyazaki
亨 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2012120655A priority Critical patent/JP2013247273A/ja
Priority to US13/898,030 priority patent/US20130313690A1/en
Publication of JP2013247273A publication Critical patent/JP2013247273A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】ＴＳＶ領域にバンプ電極を形成するためにフォトレジスト膜にフォトリソグラフィ法によりパターンを形成する際に、ＴＳＶ領域のパターンに変形が生じず、しかして、バンプ電極の高さのばらつきが生ぜず、積層しても接続不良が発生しない。
【解決手段】ＴＳＶ領域内のおもて面バンプ電極３を取り囲むようにダミーおもて面バンプ電極３Ｄが形成されている。ダミーおもて面バンプ電極３Ｄには、対応するＴＳＶ７が存在しないため、対応するビアプラグはない。しかし、おもて面バンプ電極３と同様の製造工程を辿ることから、ダミーおもて面バンプ電極３Ｄにも、第５層間絶縁膜２ｅ内に形成された上層配線２３ｂ、シード層３２、および保護膜３１は存在する。主面１ｆ側のダミーおもて面バンプ電極３Ｄに対応して、ＴＳＶ領域内の裏面バンプ電極８を取り囲むようにダミー裏面バンプ電極８Ｄが形成されている。
【選択図】図１

Description

本発明は、半導体装置の製造方法およびその方法により製造された半導体装置に関する。
複数の半導体チップ（半導体装置）を積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）と、バンプ電極とによって上下の半導体チップを電気的に接続する構造がある。
例えば、特許文献１には、貫通電極を備えた半導体チップの他チップとの積層方法が開示されている。ここでは、他チップと導通するためのバンプ電極（同文献の図２におけるバンプ電極３，６）がチップの中心付近に配列した構造が開示されている（同文献の図７参照）。
また、特許文献２には、貫通電極の形成方法が開示されている。ここでは、基板おもて面の配線層（同文献の図２における第２の配線層５）に接触するシード層（同図における金属シード膜７）上に、電気めっき法により、銅からなるバンプ電極（同図における第１の突起電極９）を形成している。このとき、シード層上でフォトレジスト膜（同図におけるレジスト膜８）をパターニングし、開口部（シード層が露出した部分）にバンプ電極を形成している。
特開２０１０−２８７８５９号公報 特開２０１０−２７２７３７号公報
本発明者の検討によれば、上記特許文献１のようにチップ（半導体装置）上の中心付近にアレイ配列したバンプ電極を、上記特許文献２のような電気めっき法で形成するために、フォトレジストにパターンを現像すると、アレイ配列の外周部に位置するパターンではパターンの周期性の崩れから生じる変形が起こり得ることがわかった。これは、パターンが数列並ぶ密な部分の最外周のバンプ電極は疎な部分との境となり、疎な部分の膜ストレスの影響を受けパターン変形が発生し易くなることによる。
特に、フォトレジストのパターン形成後、フォトレジスト表面を親水性にするために酸素（Ｏ２）プラズマ処理を施す場合には、温度等の影響が加わると変形が加速され、最外周は、バンプ電極の形状異常が発生し易い。
また、銅製のバンプ電極上に、はんだとなるＳｎ−Ａｇ系の膜を積層する場合には、そのめっき前にもＯ２プラズマ処理を行うが、更に変形して、バンプ電極側壁とフォトレジスト間に隙間が発生する。Ｓｎ−Ａｇめっき時においては、その隙間にめっき液が侵入し、バンプ電極側壁に薄いＳｎ−Ａｇ膜が形成されてしまう。すると、その後の、フォトレジスト除去後のシード層除去時において、当該Ｓｎ−Ａｇ膜は除去液では溶けないため、当該Ｓｎ−Ａｇ膜がある部分の銅（バンプ電極）はエッチされずに残り、カバーされていない銅部では液の流れなどの変化の影響などで、異常エッチが発生し易くなる。
上述のように開口径の変形が起こった場合には、後に形成するバンプ電極の高さのばらつきをもたらし、チップ積層時の貫通電極の接続不良の一原因になり得る。また、上記Ｓｎ−Ａｇ膜が残った場合、チップ積層時に、バンプ電極側壁のＳｎ−Ａｇ膜の有無によりはんだ状態が変化し、それにより積層異常が発生し易い。
本発明の半導体装置の製造方法は、主面に回路素子を備えた半導体基板を覆うフォトレジスト膜を形成する工程と、前記半導体基板の主面の第１の方向および前記第１の方向に交差する第２の方向に沿って配列された複数の平面視ドット状の開口パターンからなる第１のパターン群、および、前記第１のパターン群の前記第１の方向の延長上と前記第２の方向の延長上とに配置された開口パターンからなる第２のパターンとを有するように、前記フォトレジスト膜をフォトリソグラフィ法によりパターニングする工程と、前記第１のパターン群の個々の開口パターン内に前記回路素子に電気的に接続する第１の電極群を形成し、かつ、前記第２のパターンの開口パターン内には前記回路素子に電気的に接続する電極は形成しないように、電気めっき法により電極を形成する工程と、を有することを要旨とする。
本発明の半導体装置の製造方法によれば、基板の主面および裏面の少なくとも一方において、フォトレジスト膜にパターンを形成する際に、第１のパターン群に変形が生じず、しかして、電気めっき法により形成する電極の高さのばらつきが生ぜず、積層しても接続不良が発生しない。すなわち、変形が生じても、それは第２のパターンの部分に発生する。
本発明の第１実施形態における半導体装置の構成を説明するための図であり、同図（ｂ）は、主面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ１−Ａ１部分の断面図である。 図１に示した半導体装置を複数積層した場合の積層構造を示す図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第１実施形態における半導体装置の製造方法について説明するための図である。 本発明の第２実施形態における半導体装置の構成を説明するための図であり、同図（ｂ）は、主面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ２−Ａ２部分の断面図である。 図１１に示された本発明の第２実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。 図１１に示された本発明の第２実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図３に対応する図である。 図１１に示された本発明の第２実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図４に対応する図である。 図１１に示された本発明の第２実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図５に対応する図である。 図１１に示された本発明の第２実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図８に対応する図である。 図１１に示された本発明の第２実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図９に対応する図である。 本発明の第３実施形態における半導体装置の構成を説明するための図であり、同図（ｂ）は、裏面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ３−Ａ３部分の断面図である。 図１８に示された本発明の第３実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。 図１８に示された本発明の第３実施形態における半導体装置の製造方法を説明するための図である。 図１８に示された本発明の第３実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図９に対応する図である。 本発明の第４実施形態における半導体装置の構成を説明するための図であり、同図（ｂ）および（ｃ）は、それぞれ主面側および裏面側を示す図であり、同図（ａ）は、同図（ｂ）および（ｃ）に示したＡ４−Ａ４部分の断面図である。 図２２に示された本発明の第４実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。 図２２に示された本発明の第４実施形態における半導体装置の製造方法を説明するための図である。 図２２に示された本発明の第４実施形態における半導体装置の製造方法を説明するための図であり、第１実施形態についての図９に対応する図である。 ダミーパターンの形状のバリエーションの例を示す図である。
以下、本発明を適用した半導体装置の製造方法およびその方法により製造された半導体装置の一例について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
＜第１実施形態＞
図１は、本発明の第１実施形態における半導体装置の構成を説明するための図であり、同図（ｂ）は、主面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ１−Ａ１部分の断面図である。
まず、図１（ｂ）に示すように、この半導体装置５００Ａには、中央に縦断的に形成された貫通電極（以下、「ＴＳＶ」（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と称す）領域（またはバンプ電極領域）と、その左右に広がる素子領域がある。なお、説明の便宜上、ＴＳＶ領域の長手方向を第１の方向と規定し、それに垂直な方向を第２の方向と規定する。
図１（ａ）の断面図を参照して、この半導体装置５００Ａは、概して、半導体基板１に第１〜第５層間絶縁膜２ａ〜２ｅが積層された構造となっている。第１〜第５層間絶縁膜２ａ〜２ｅの各々の層間には、配線層２３ａおよび上層配線２３ｂが形成され、それらはビアプラグ２４を介して電気的に接続されている。なお、形成される配線層２３ａには、少なくとも図１（ｂ）に示すＴＳＶ領域に円形に形成されるものがあり、それらは、後述のＴＳＶ用貫通孔ＴＨに対応するものである。
半導体基板１の主面１ｆ、つまり回路形成面、の素子領域には、ゲート電極／ゲート絶縁膜、ソース／ドレイン（Ｓ／Ｄ）領域等からなる回路素子２１が形成されている。
第５層間絶縁膜２ｅの素子領域上に、樹脂層であるパッシベーション膜（ポリイミド）４が形成されている。また、第５層間絶縁膜２ｅのＴＳＶ領域上には、第５層間絶縁膜２ｅ内に形成された上層配線２３ｂとシード層３２を介して接続される複数のおもて面バンプ電極（例えば銅製）３（第１の電極群）が形成されている。おもて面バンプ電極３の上面には、その酸化を防止するため、金膜等の保護膜３１が形成されている。
特徴的には、図１（ｂ）により分かり易いように、ＴＳＶ領域内のおもて面バンプ電極３を取り囲むようにダミーおもて面バンプ電極３Ｄ（第２の電極）が形成されている。同図（ａ）に示すように、ダミーおもて面バンプ電極３Ｄには、対応するＴＳＶ７が存在しないため、対応するビアプラグはない。しかし、後述のようにおもて面バンプ電極３と同様の製造工程を辿ることから、ダミーおもて面バンプ電極３Ｄにも、第５層間絶縁膜２ｅ内に形成された上層配線２３ｂ、シード層３２、および保護膜３１は存在する。
一方、半導体基板１の厚さは、例えば約４０μｍである。半導体基板１の裏面１ｒ上には、例えば窒化シリコン等の裏面保護膜５が形成されている。ドライエッチングにより形成されたＴＳＶ用貫通孔ＴＨの側壁は、絶縁膜で覆われ、ＴＳＶ側壁絶縁リング６１が形成されている。また、ＴＳＶ用貫通孔ＴＨの残りの部分には、シード層７１を介して、例えば銅のような誘電体が充填されており、それによりＴＳＶ７が形成されている。更に、ＴＳＶ７の露呈部分を覆うように、シード層７１を介して裏面バンプ電極（例えば銅）８が形成され、その表面にはんだ（ＳｎＡｇ合金）８１がめっきで形成されている。
特徴的には、主面１ｆ側のダミーおもて面バンプ電極３Ｄに対応して、ＴＳＶ領域内の裏面バンプ電極８を取り囲むようにダミー裏面バンプ電極８Ｄが形成されている。なお、後述のように裏面バンプ電極８と同様の製造工程を辿ることから、ダミー裏面バンプ電極８Ｄにも、対応するシード層７１およびはんだ８１は存在する。
図２は、図１に示した半導体装置を複数積層した場合の積層構造を示す図である。
同図を参照すると、パッケージ基板５０１の一方の面上に複数の半導体装置５００Ａａ〜５００Ａｅが積層された構造となっている。ここで、半導体装置５００Ａａ〜５００Ａｄがコアチップとして機能し、半導体装置５００Ａｅがインターフェースチップとして機能している。各半導体装置５００Ａａ〜５００Ａｅは、上下のそれらと、おもて面バンプ電極３および裏面バンプ電極８を介して電気的に接続されて積層構造となっている。また、おもて面バンプ電極３と裏面バンプ電極８とが接続されることに対応して、物理的に、ダミーおもて面バンプ電極３Ｄとダミー裏面バンプ電極８Ｄも接続されることとなる。
また、各半導体装置５００Ａａ〜５００Ａｅは、モールドレジン５０２に覆われ、内部の空隙がアンダーフィル５０３で満たされることにより、モールドレジン５０２内に封入されている。また、パッケージ基板５０１の他方の面には、複数のはんだボール５０４が形成されており、スルーホール５０５および再配線５０６を介して、半導体装置５００Ａｅのおもて面バンプ電極３に電気的に接続されている。
ここで、半導体装置５００Ａａは、積層構造の最上段の半導体装置であるため、半導体装置５００Ａｂの端子から供給される信号や電源を自装置の端子を介して自装置の内部に取り込むことができればよく、半導体装置５００Ａｂの端子から供給された信号を、更に他の半導体装置に供給する必要がない。従って、最上段の半導体装置５００ＡａはＴＳＶ７を有していなくても良い。このように、半導体装置５００ＡａにＴＳＶ７を形成しない場合、ＴＳＶ７を形成し易くするためのチップ薄板化が必要なくなるため、半導体装置５００Ａａは、半導体装置５００ｂ〜５００ｄに比べ厚くすることができる。その結果、積層構造の製造時において、例えば半導体装置を積層するときの熱応力による半導体装置の変形を抑制することができるなど、歩留まりを向上させることができる。
なお、図２においては、４枚の半導体装置５００Ａａ〜５００Ａｄを積層した構造を例に挙げたが、本発明は、半導体装置の積層枚数が２枚以上の積層構造に適用できるものであり、このように半導体装置の積層枚数が４枚以外の積層構造においても、上記の構成を適用することができる。即ち、このような積層構造において、最上段に積層された半導体装置に貫通電極および端子を形成せず、最上段に積層された半導体装置の厚さを、積層構造を構成する他の半導体装置よりも厚くするという構成を適用することができる。
また、同種の半導体装置は全て同様の構成にするという観点では、最上段の半導体装置も下段のものと同様に貫通電極および端子を有していても良く、このような積層構造に本願発明を適用しても、同様に効果的である。
次に、図１に示された本発明の第１実施形態における半導体装置の製造方法について説明する。図３〜図１０は、その製造方法を順に説明するための図である。なお、図４〜６、８、および９において、各図（ａ）は、同図（ｂ）のＡ１−Ａ１部分における断面図である。
そこで、まず、図３に示された状態にまで製造するためには、半導体基板１の主面１ｆ、つまり回路形成面側に、ゲート電極／ゲート絶縁膜、ソース／ドレイン（Ｓ／Ｄ）領域等からなる回路素子２１を形成しつつ、その主面１ｆに第１層間絶縁膜２ａを積層する。次に、第１層間絶縁膜２ａ上には、フォトレジスト（ＰＲ）をマスクとしたドライエッチングにより、アルミニウム等の配線層２３ａが形成される。
次に、第１層間絶縁膜２ａに、更に第２〜第５層間絶縁膜２ｂ〜２ｅを積層する。各第２〜第５層間絶縁膜２ｂ〜２ｅには、それぞれ上層配線（例えば、アルミニウム、銅等）２３ｂが形成されており、それらおよび配線層２３ａはビアプラグ２４により電気的に導通している。次に、第５層間絶縁膜２ｅ上に、樹脂層であるパッシベーション膜（ポリイミド）４を形成する。また、第５層間絶縁膜２ｅにパッド開口を形成する。
図４を参照して、次に、第５層間絶縁膜２ｅ上と、その開口の上層配線２３ｂ上、およびパッシベーション膜４上に、スパッタリングによりシード層３２を形成する。次に、そのシード層３２上にフォトレジスト膜ＰＲを形成する。次に、フォトリソグラフィ法により、本パターン（第１のパターン群）ＴＰＴおよびダミーパターン（第２のパターン）ＤＰＴを形成する。
詳細には、本パターンＴＰＴは、ＴＳＶ領域内の各配線層に対応した位置に設けられた開口パターンである。更に詳細には、半導体基板の主面の第１の方向および第２の方向に直交する第２の方向に沿って配列された複数の平面視ドット状の開口パターンである。また、ダミーパターンＤＰＴは、本パターンＴＰＴの第１の方向の延長上と第２の方向の延長上とに配置された開口パターンであって、ここでは、本パターンＴＰＴと同様の複数の平面視ドット状の開口パターンである。別の言い方をすれば、図４（ｂ）に示すように、ＴＳＶ領域内の本パターンＴＰＴを取り囲むようなドット状の開口パターンである。
このように、本パターンＴＰＴの周囲にダミーパターンＤＰＴを設けることで、繰り返しパターンの終端部が本パターンＴＰＴの最外周ではなくなるので、繰り返しパターン終端部で起こり得るパターン変形の影響が、本パターンＴＰＴに及び難くなる。
なお、本パターンＴＰＴの最外周に配置された開口パターンと、ダミーパターンＤＰＴの開口パターンとの中心間距離は、本パターンＴＰＴの複数の開口パターンのうちの最も近い２つのパターンの中心間距離の長くとも２倍以下にする。更に好適には、図４に示すように、本パターンＴＰＴの最外周に配置された開口パターンと、ダミーパターンＤＰＴの開口パターンとの中心間距離は、本パターンＴＰＴの均等に整列された複数の開口パターンの中心間距離と同じにする。これによりダミーパターンＤＰＴを含めた全体の周期性が保たれ、本パターンＴＰＴとダミーパターンＤＰＴの境界部分に変形が生じることはなく、生じるとしても最外周のダミーパターンＤＰＴの部分である。
図５を参照して、次に、後のめっき液に対するフォトレジストＰＲ孔内の濡れ性の向上等のために、酸素（Ｏ２）プラズマ処理を行う。そして、電気めっきなどの公知の方法により、シード層３２を介して、第５層間絶縁膜２ｅ内に形成された上層配線２３ｂと接続されるおもて面バンプ電極（例えば銅製）３（第１の電極群）およびダミーおもて面バンプ電極（例えば銅製）３Ｄ（第２の電極）を形成する。なお、おもて面バンプ電極３およびダミーおもて面バンプ電極３Ｄの上面には、その酸化を防止するため、金膜等の保護膜３１を形成する。なお、その名称に違いに拘わらず、おもて面バンプ電極３およびダミーおもて面バンプ電極３Ｄは、同時に同様に形成される。
なお、図４で説明した工程において、ダミーパターンＤＰＴの径と本パターンＴＰＴの径とを調整することで、図５のこの工程において各パターン内に形成するバンプ電極３，３Ｄの高さを調整できる。特に、ダミーおもて面バンプ電極３Ｄの高さがおもて面バンプ電極３と同じか、それよりも低くなるように、ダミーパターンＤＰＴおよび本パターンＴＰＴの径を調整することが好ましい。これにより、図２のように半導体装置５００Ａを積層した際に、おもて面バンプ電極３が下層電極と接触せずに浮いてしまう不良を低減できる。例えば、パターン径の小さい領域の成膜レートの方がパターン径の大きい領域の成膜レートよりも大きくなるような電気めっきの条件であれば、ダミーパターンＤＰＴの径を、本パターンＴＰＴの径と同じかそれよりも大きくする方が、より好ましい。一方、パターン径の小さい領域の成膜レートの方がパターン径の大きい領域の成膜レートよりも小さくなるような電気めっきの条件であれば、ダミーパターンＤＰＴの径を、本パターンＴＰＴの径と同じかそれよりも小さくする方が、より好ましい。
図６を参照して、次に、フォトレジストＰＲを除去し、更に、ウェットエッチングにより、露出しているシード層３２を除去する。なお、このときおもて面バンプ電極３およびダミーおもて面バンプ電極３Ｄにもサイドエッチが入ることとなる。
図７を参照して、次に、半導体基板１の裏面１ｒを研削（Ｂａｃｋ Ｇｒｉｎｄ）することにより、半導体基板１の厚さを、例えば約４０μｍにする。次に、半導体基板１の裏面１ｒ上に、例えば窒化シリコン等の裏面保護膜５を形成し、更に、その上に、後述のＴＳＶ用貫通孔ＴＨの形成用パターンを有するフォトレジスト（後に除去されるため図示せず）を形成する。そして、当該フォトレジストをマスクとして、ドライエッチングにより、複数のＴＳＶ用貫通孔ＴＨを形成する。
次に、当該フォトレジストを除去した後、残存した裏面保護膜５の表面と、ＴＳＶ用貫通孔ＴＨに渡って、絶縁膜を形成する。なお、この絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜で構成できる。このとき、ＴＳＶ用貫通孔ＴＨについては、その側面と底面とが覆われるように形成する。
次に、異方性エッチングにより、裏面保護膜５上とＴＳＶ用貫通孔ＴＨの底面の絶縁膜を除去する（エッチバック）。これにより、ＴＳＶ用貫通孔ＴＨの側面にＴＳＶ側壁絶縁リング６１が形成される。
次に、シード層７１の薄膜を形成した後に、電気めっきによりＴＳＶ用導電膜（銅）を形成し、そしてそのＴＳＶ用導電膜を化学機械研磨（ＣＭＰ）またはエッチバックすることにより、ＴＳＶ７を形成する。なお、シード層７１は、チタン、窒化チタン、タンタル、窒化タンタル、またはそれらの積層膜で構成されるが、必ずしも必要なものではない。
図８〜図１０を参照しての説明は、主面側について図４〜図６を参照しての説明とほぼ同様である。
すなわち、図８を参照して、まず、各ＴＳＶ７の露出部分も覆うように、スパッタリングにより、シード層７１の薄膜を形成する。次に、シード層７１上にフォトレジスト膜ＰＲを形成する。次に、フォトリソグラフィ法により、本パターン（第１のパターン群）ＴＰＴおよびダミーパターン（第２のパターン）ＤＰＴを形成する。
詳細には、本パターンＴＰＴは、各ＴＳＶ７に対応した位置に設けられた開口パターンである。更に詳細には、半導体基板の裏面の第１の方向および第２の方向に直交する第２の方向に沿って配列された複数の平面視ドット状の開口パターンである。また、ダミーパターンＤＰＴは、本パターンＴＰＴの第１の方向の延長上と第２の方向の延長上とに配置された開口パターンであって、ここでは、本パターンＴＰＴと同様の複数の平面視ドット状の開口パターンである。別の言い方をすれば、図８（ｂ）に示すように、ＴＳＶ領域内の本パターンＴＰＴを取り囲むようなドット状の開口パターンである。
このように、本パターンＴＰＴの周囲にダミーパターンＤＰＴを設けることで、繰り返しパターンの終端部が本パターンＴＰＴの最外周ではなくなるので、繰り返しパターン終端部で起こり得るパターン変形の影響が、本パターンＴＰＴに及び難くなる。
なお、中心間距離に関しても、主面側と同様であり、本パターンＴＰＴの最外周に配置された開口パターンと、ダミーパターンＤＰＴの開口パターンとの中心間距離は、本パターンＴＰＴの複数の開口パターンのうちの最も近い２つのパターンの中心間距離の長くとも２倍以下にする。更に好適には、図４に示すように、本パターンＴＰＴの最外周に配置された開口パターンと、ダミーパターンＤＰＴの開口パターンとの中心間距離は、本パターンＴＰＴの均等に整列された複数の開口パターンの中心間距離と同じにする。これによりダミーパターンＤＰＴを含めた全体の周期性が保たれることとなる。
図９を参照して、次に、電気めっきなどの公知の方法により、シード層７１を介して、ＴＳＶ７と接続される裏面バンプ電極（例えば銅製）８およびダミー裏面バンプ電極（例えば銅製）８Ｄを形成する。なお、裏面バンプ電極８およびダミー裏面バンプ電極８Ｄの上面には、その酸化を防止するため、金膜等の保護膜８１を形成する。なお、その名称に違いに拘わらず、裏面バンプ電極８およびダミー裏面バンプ電極８Ｄは、同時に同様に形成される。
なお、図８で説明した工程において、ダミーパターンＤＰＴの径と本パターンＴＰＴの径とを調整することで、図９のこの工程において各パターン内に形成するバンプ電極８，８Ｄの高さを調整できる。特に、ダミー裏面バンプ電極８Ｄの高さが裏面バンプ電極８と同じか、それよりも低くなるように、ダミーパターンＤＰＴおよび本パターンＴＰＴの径を調整することが好ましい。これにより、図２のように半導体装置５００Ａを積層した際に、裏面バンプ電極８３が上層電極と接触せずに浮いてしまう不良を低減できる。
例えば、パターン径の小さい領域の成膜レートの方がパターン径の大きい領域の成膜レートよりも大きくなるような電気めっきの条件であれば、ダミーパターンＤＰＴの径を、本パターンＴＰＴの径と同じかそれよりも大きくする方が、より好ましい。一方、パターン径の小さい領域の成膜レートの方がパターン径の大きい領域の成膜レートよりも小さくなるような電気めっきの条件であれば、ダミーパターンＤＰＴの径を、本パターンＴＰＴの径と同じかそれよりも小さくする方が、より好ましい。
図１０を参照して、次に、フォトレジストＰＲを除去し、更に、ウェットエッチングにより、露出しているシード層７１を除去する。なお、このとき裏面バンプ電極８およびダミー裏面バンプ電極８Ｄにもサイドエッチが入ることとなる。
以降は、公知のダイシング、チップマウント、組み立て等の工程を経て、図２に示す構造となる。
なお、上述の実施形態においては、バンプ電極の数が、装置の第２の方向について、３列のものを示して説明しているが、これに限られることはない。また、図２に示した複数の半導体装置の積層構造において、基板の主面および裏面にバンプ電極を有する構造であれば、本願発明を適用して効果的であり、コアチップを構成する半導体装置の積層の向き（フェースダウンかフェースアップか）、また、最上の半導体装置のＴＳＶ有無などの点で、同図の構造に限定されない。
上述の第１実施形態における半導体装置の製造方法およびその方法により製造された半導体装置によれば、ＴＳＶ領域にバンプ電極を形成するためにフォトレジスト膜にフォトリソグラフィ法によりパターンを形成する際に、最外周に存在するパターンは、ダミーパターンＤＰＴであるので、パターンの周期性の崩れから生じる変形が起こるとしても、そのダミーパターンＤＰＴの部分であり、ＴＳＶ領域に形成される本パターンＴＰＴには、変形が生じることがない。従って、その変形によるバンプ電極３および８の高さのばらつきが生じないので、半導体装置５００Ａを積層しても接続不良が生じない。
＜第２実施形態＞
次に、本発明の第２実施形態における半導体装置の製造方法について説明する。
図１１は、本発明の第２実施形態における製造方法により製造された半導体装置の構成を説明するための図であり、同図（ｂ）は、主面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ２−Ａ２部分の断面図である。つまり、第１実施形態における図１に対応する図である。図１２は、図１１に示された本発明の第２実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。なお、図１および図２に示した第１実施形態に係る半導体装置の積層構造と同様の構成部分については、同一符号を付してその説明を省略する。
第２実施形態の半導体装置の第１実施形態の半導体装置に対する差異は、図１１および図１２に示すように、製造結果物としての半導体装置に、ダミーおもて面バンプ電極３Ｄおよびダミー裏面バンプ電極８Ｄに設けられないことにある。従って、この実施形態にあっては、製造結果物には特徴は現れずに従来と変わらないものであり、以下に説明する製造方法の過程にのみ特徴が現れることとなる。
図１３〜図１７は、図１１に示された本発明の第２実施形態における半導体装置の製造方法を順に説明するための図であり、それぞれ、第１実施形態についての図３〜５、８、および９に対応する図である。なお、第１実施形態に係る図６、７、および１０に対応する工程は説明を省略すると共に、図１３〜図１７に係る説明についても、理解の便宜上、図３〜５、８、および９に係る工程との差異についてのみ説明する。
第２実施形態における半導体装置の製造方法の第１実施形態のそれに対する差異は、以下の点にある。
すなわち、図３に対応する図１３に示すように、この工程においては、第１実施形態と異なり、ＴＳＶ領域以外の領域（素子領域）においては、第５層間絶縁膜２ｅ内の上層配線２３ｂと、その第５層間絶縁膜２ｅへのパッド開口とを設けない。
次に、図４に対応する図１４に示すように、この工程においては、第１実施形態と異なり、ダミーパターンＤＰＴについては、フォトレジストＰＲを貫通させない。言い換えれば、ダミーパターンＤＰＴの開口底部にはフォトレジストＰＲを残し、シード層３２を露出させない。この処理は、ダミーパターンＤＰＴの開口径を制御することで実現できる。具体的には、底部が非露光となるように開口径を小さくする。
このように、ダミーパターンＤＰＴの開口底部にフォトレジストＰＲを残すようにすると、第１実施形態と異なり、後の電気めっきにおいて、その部分にダミーおもて面バンプ電極は形成されない（図５に対応する図１５参照）。但し、このように貫通させないようなダミーパターンＤＰＴであっても、本パターンＴＰＴ部分の変形を防止できるという効果について同様である。また、この効果に加えて、この第２実施形態においては、バンプ電極の占有面積を削減できるという付加的効果がある。
基板の裏面についても同様である。
すなわち、図８に対応する図１６に示すように、第１実施形態と異なり、ダミーパターンＤＰＴについては、フォトレジストＰＲを貫通させない。言い換えれば、ダミーパターンＤＰＴの開口底部にはフォトレジストＰＲを残し、シード層７１を露出させない。このように、ダミーパターンＤＰＴの開口底部にフォトレジストＰＲを残すようにすると、第１実施形態と異なり、後の電気めっきにおいて、その部分にダミー裏面バンプ電極は形成されない（図９に対応する図１７参照）。
なお、ダミーパターンＤＰＴの本パターンＴＰＴに対する位置関係については、第１実施形態と同様である。また、バンプ電極の数や、半導体装置の積層数等が、図示のものに限定されないことも、第１実施形態と同様である。
上述の第２実施形態における半導体装置の製造方法およびその方法により製造された半導体装置によれば、第１実施形態と同様の効果が得られるのに加えて、バンプ電極の占有面積を削減できるという付加的効果がある。
＜第３実施形態＞
次に、本発明の第３実施形態における半導体装置の製造方法およびその方法により製造された半導体装置について説明する。
図１８は、本発明の第３実施形態における製造方法により製造された半導体装置の構成を説明するための図であり、同図（ｂ）は、裏面側を示す図であり、同図（ａ）は、同図（ｂ）に示したＡ３−Ａ３部分の断面図である。つまり、第１実施形態における図１に対応する図である。図１９は、図１８に示された本発明の第３実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。なお、図１および図２に示した第１実施形態に係る半導体装置の積層構造と同様の構成部分については、同一符号を付してその説明を省略する。
第３実施形態の半導体装置の第１実施形態の半導体装置に対する差異は、図１８および図１９に示すように、ダミー裏面バンプ電極に対応する部分にもＴＳＶ用貫通孔ＴＨを設けて、裏面バンプ電極の部分と同様、銅を満たしてＴＳＶ相当のものを形成していることにある。しかるに、ＴＳＶ領域のＴＳＶおよび裏面バンプ電極と同一に、ダミー裏面バンプ電極の部分も形成できることとなるから、後述の製造方法で説明するように、ＴＳＶ領域において一体成型された裏面バンプ電極／ＴＳＶ８７と、素子領域において一体成型されたダミー裏面バンプ電極／ＴＳＶ８Ｄ７を備えている。但し、ダミーバンプ電極の部分においては、ダミーおもて面バンプ電極３Ｄとダミー裏面バンプ電極／ＴＳＶ８Ｄ７を電気的に接続するようなビアプラグは存在しない。
図２０および図２１は、図１８に示された本発明の第３実施形態における半導体装置の製造方法を説明するための図である。なお、第１実施形態に係る製造方法における工程と、同一の工程については、理解の便宜上、説明を省略する。
第３実施形態における半導体装置の製造方法の第１実施形態のそれに対する差異は、以下の点にある。
すなわち、第３実施形態においては、図２０に示すように、裏面バンプ電極に対応する部分にＴＳＶ用貫通孔ＴＨを形成するのと同時に、ダミー裏面バンプ電極に対応する部分にもＴＳＶ用貫通孔ＴＨを形成する。そして、ＴＳＶ側壁絶縁リング６１を形成し、シード層７１の薄膜を形成する。そして、その状態で、フォトレジストＰＲの本パターン（第１のパターン群）ＴＰＴおよびダミーパターン（第２のパターン）ＤＰＴを形成する。次に、図２１に示すように、電気めっきにより、ＴＳＶ領域における裏面バンプ電極／ＴＳＶ８７と、素子領域においるダミー裏面バンプ電極／ＴＳＶ８Ｄ７を一体成型する。その後、第１実施形態と同様、保護膜８１を形成する。
なお、ダミーパターンＤＰＴの本パターンＴＰＴに対する位置関係については、第１実施形態と同様である。また、バンプ電極の数や、半導体装置の積層数等が、図示のものに限定されないことも、第１実施形態と同様である。
上述の第３実施形態における半導体装置の製造方法およびその方法により製造された半導体装置によれば、第１実施形態と同様の効果が得られるのに加えて、区別することなく、かつ、一体的に裏面バンプ電極／ＴＳＶ８７およびダミー裏面バンプ電極／ＴＳＶ８Ｄ７を形成できる付加的効果がある。
＜第４実施形態＞
次に、本発明の第４実施形態における半導体装置の製造方法およびその方法により製造された半導体装置について説明する。
図２２は、本発明の第４実施形態における製造方法により製造された半導体装置の構成を説明するための図であり、同図（ｂ）および（ｃ）は、それぞれ主面側および裏面側を示す図であり、同図（ａ）は、同図（ｂ）および（ｃ）に示したＡ４−Ａ４部分の断面図である。つまり、第１実施形態における図１に対応する図である。図２３は、図２２に示された本発明の第４実施形態における半導体装置を複数積層した場合の積層構造を示す図であり、第１実施形態における図２に対応する図である。なお、図１および図２に示した第１実施形態に係る半導体装置の積層構造と同様の構成部分については、同一符号を付してその説明を省略する。
第４実施形態の半導体装置の第１実施形態の半導体装置に対する差異は、図２２および図２３に示すように、基板１の主面側は同じであるが、裏面側において、第２実施形態のようにダミー裏面バンプ電極を設けない構成とし、更に、第３実施形態のようにＴＳＶと裏面バンプ電極を一体成型して裏面バンプ電極／ＴＳＶ８７としている点にある。
図２４および図２５は、図２２に示された本発明の第４実施形態における半導体装置の製造方法を説明するための図である。なお、第１実施形態に係る製造方法における工程と、同一の工程については、理解の便宜上、説明を省略する。
第４実施形態における半導体装置の製造方法の第１実施形態のそれに対する差異は、以下の点にある。
すなわち、第４実施形態においては、基板１の主面側の製造工程は第１実施形態と同じであるものの、図２４および図２５に示すように、基板１の裏面側においては、第２実施形態と第３実施形態を組み合わせたような製造工程となっている。
具体的には、基板１の裏面側において、第１実施形態と全く同一の工程を経てシード層７１の薄膜を形成した後は、第１実施形態のようにＴＳＶを形成するのではなく、図２４に示すように、ＴＳＶを形成せずして、第２実施形態のように、貫通していないダミーパターンＤＰＴを有したフォトレジストＰＲを形成する。次に、図２５に示すように、第３実施形態と同様、電気めっきにより、ＴＳＶ領域における裏面バンプ電極／ＴＳＶ８７を一体成型する。このとき、ダミーパターンＤＰＴの開口底部にはフォトレジストＰＲが残っているので、第２実施形態と同様、その部分にダミー裏面バンプ電極は形成されない。その後、第１実施形態と同様、保護膜８１を形成する。
なお、ダミーパターンＤＰＴの本パターンＴＰＴに対する位置関係については、第１実施形態と同様である。また、バンプ電極の数や、半導体装置の積層数等が、図示のものに限定されないことも、第１実施形態と同様である。
上述の第２実施形態における半導体装置の製造方法およびその方法により製造された半導体装置によれば、第１実施形態と同様の効果が得られるのに加えて、基板２の裏面側において、バンプ電極の占有面積を削減でき、かつ、一体的に裏面バンプ電極／ＴＳＶ８７を形成できるという付加的効果がある。
＜第１乃至第４実施形態共通の変形例＞
上述の各実施形態の説明において、ダミーパターンＤＰＴの形状については、各実施形態共通に、円形の複数の平面視ドット状パターンとしたが、それには限定されない。要するに、本パターンＴＰＴの第１の方向の延長上と、第２の方向の延長上とに配置された開口パターンであればよい。
図２６は、ダミーパターンＤＰＴの形状のバリエーションの例を示す図である。
すなわち、例えば、同図（ａ）に示すように、四角形（特に正方形）の複数の平面視ドット状パターンでもよい。更に、複数の平面視ドット状パターンには、六角形等の一般的な多角形に拡張できる。
また、同図（ｂ）に示すように、所定数の本パターンＴＰＴに対応した矩形パターン（言い換えれば、本パターンＴＰＴに隣接した複数の溝状のパターン）であってもよい。更に、同図（ｃ）に示すように、本パターンＴＰＴを連続的に取り囲むような閉曲線状のパターン（言い換えれば、環状溝状のパターン）であってもよい。
但し、パターンの周期性の延長という観点からは、ダミーパターンは、本パターンの個々のパターンに対応したドット状であるほうが、より好ましい。
更に、図示しないが、ダミーパターンは、一重ではなく、スペースが許す限り多重にすれば、より効果が増す。
＜各実施形態の組み合わせ＞
なお、上述のいずれの各実施形態においても、ダミーのバンプ電極の形成の有無に拘わらず、基板１の主面側と裏面側の双方にダミーパターンを形成しているが、いずれか一方の面側のみにダミーパターンを形成しても効果的である。
また、第４実施形態においては、第１、第２、および第３実施形態の組み合わせを示したが、これに限られることなく、第１、第２および第３実施形態について、任意の組み合わせの可能である。
例えば、基板１の主面側と裏面側とが、第１実施形態および第２実施形態の一方と他方であるとか、基板１の主面側が第２実施形態であって、裏面側が第３実施形態となる場合等である。
＜その他の適用条件＞
上述の各実施形態においては、回路素子〜多層配線〜おもて面バンプ形成後に基板裏面からＴＳＶを形成する工程（ビアラスト工程）を前提として説明しているが、回路素子形成前にＴＳＶを形成しておくビアファースト工程であっても適用可能であり、また、回路素子形成後、おもて面バンプ形成前まで（例えば、多層配線形成工程時）にＴＳＶを形成するビアミドル工程であっても適用できる。つまり、バンプ電極を形成する工程を有していれば、ＴＳＶ形成のタイミングによらずに効果的である。
また、上述の各実施形態においては、ＴＳＶを有する半導体装置を前提としているが、バンプ電極を形成する工程を有していれば、ＴＳＶを有していなくてもよい。
本発明は、フォトリソグラフィ法によりパターニングしたフォトレジスト膜開口パターン内に形成されたバンプ電極を有する半導体装置に適用可能である。
１・・・半導体基板
２・・・層間絶縁膜
２１・・・回路素子
３・・・おもて面バンプ電極
３Ｄ・・・ダミーおもて面バンプ電極
３１・・・保護膜
３２・・・シード層
４・・・パッシベーション膜
５・・・裏面保護膜
６１・・・ＴＳＶ側壁絶縁リング
７・・・貫通電極
７１・・・シード層
８・・・裏面バンプ電極
８Ｄ・・・ダミー裏面バンプ電極
５００・・・半導体装置
ＴＰＴ・・・本パターン
ＤＰＴ・・・ダミーパターン
ＰＲ・・・フォトレジスト
ＴＨ・・・ＴＳＶ用貫通孔

Claims (20)

  1. 主面に回路素子を備えた半導体基板を覆うフォトレジスト膜を形成する工程と、
    前記半導体基板の主面の第１の方向および前記第１の方向に交差する第２の方向に沿って配列された複数の平面視ドット状の開口パターンからなる第１のパターン群、および、前記第１のパターン群の前記第１の方向の延長上と前記第２の方向の延長上とに配置された開口パターンからなる第２のパターンとを有するように、前記フォトレジスト膜をフォトリソグラフィ法によりパターニングする工程と、
    前記第１のパターン群の個々の開口パターン内に前記回路素子に電気的に接続する第１の電極群を形成し、かつ、前記第２のパターンの開口パターン内には前記回路素子に電気的に接続する電極は形成しないように、電気めっき法により電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記フォトレジスト膜をパターニングする工程では、前記第１のパターン群の最外周に配置された開口パターンとそれに最も近い前記第２のパターンの開口パターンとの中心間距離は、前記第１のパターン群の複数の開口パターンのうち最も近い二つのパターンの中心間距離の２倍以下となるようにパターニングすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体装置を複数積層する工程を更に有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記フォトレジスト膜を形成する工程の前に、前記半導体基板の主面上にシード層を形成する工程を更に有し、
    前記フォトレジスト膜を形成する工程では、前記シード層上に前記フォトレジスト膜を形成し、
    前記フォトレジスト膜をパターニングする工程では、前記シード層を露出する前記複数の開口パターンからなる前記第１のパターン群と、前記シード層を露出する前記開口パターンからなる前記第２のパターンを有するようにパターニングし、
    前記電気めっき法により電極を形成する工程では、前記フォトレジスト膜から露出した前記シード層上に導体膜を成膜することで、前記第１のパターン群の複数の開口パターン内には前記回路素子に電気的に接続する前記第１の電極群を形成し、前記第２のパターンの開口パターン内には前記回路素子に電気的に接続しない第２の電極を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記フォトレジスト膜を形成する工程の前に、前記半導体基板の主面上にシード層を形成する工程を更に有し、
    前記フォトレジスト膜を形成する工程では、前記シード層上に前記フォトレジスト膜を形成し、
    前記フォトレジスト膜をパターニングする工程では、前記シード層を露出する前記複数の開口パターンからなる前記第１のパターン群と、前記シード層を露出しない開口パターンからなる前記第２のパターンを有するようにパターニングし、
    前記電気めっき法により電極を形成する工程では、前記フォトレジスト膜から露出した前記シード層上に導体膜を成膜することで、前記第１のパターン群の複数の開口パターン内には前記回路素子に電気的に接続する前記第１の電極群を形成し、前記第２のパターンの開口パターン内にはいかなる電極も形成しないことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  6. 前記フォトレジスト膜を形成する工程では、前記半導体基板の主面側を覆うように前記フォトレジスト膜を形成し、
    前記電気めっき法により電極を形成する工程の後、前記半導体基板を前記主面に対して厚さ方向に反対に位置する裏面から前記主面に貫通する貫通電極を形成する工程を更に有し、
    前記貫通電極を形成する工程では、前記貫通電極が前記第１の電極群に含まれる電極に電気的に接続するように、前記貫通電極を形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記フォトレジスト膜を形成する工程の前に、前記半導体基板を前記主面に対して厚さ方向に反対に位置する裏面から前記主面に貫通する貫通電極を形成する工程を更に有し、
    前記フォトレジスト膜を形成する工程では、前記半導体基板の裏面側を覆うように前記フォトレジスト膜を形成し、
    前記電気めっき法により電極を形成する工程では、前記半導体基板の裏面に突出するバンプ電極を形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 前記フォトレジスト膜をパターニングする工程では、前記第２のパターンとして、平面視ドット状の複数の開口パターン群が前記第１のパターン群の周囲を囲むように配置されたパターンを有するようにパターニングすることを特徴とする請求項１〜７に記載の半導体装置の製造方法。
  9. 前記フォトレジスト膜をパターニングする工程では、前記第２のパターンを構成する前記ドット状の各々の開口パターンの径が、前記第１のパターン群を構成する前記ドット状の各々の開口パターンの径よりも小さくなるようにパターニングすることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記フォトレジスト膜をパターニングする工程では、前記第２のパターンとして、前記第１の方向または前記第２の方向に沿った溝状の複数の開口パターンが前記第１のパターン群の周囲を囲むように配置されたパターン群を有するようにパターニングすることを特徴とする請求項１〜７に記載の半導体装置の製造方法。
  11. 前記フォトレジスト膜をパターニングする工程では、前記第２のパターンとして、平面視環状の溝からなる開口パターンが前記第１のパターン群の周囲を囲むように配置されたパターンを有するようにパターニングすることを特徴とする請求項１〜７に記載の半導体装置の製造方法。
  12. 主面に回路素子を備えた半導体基板と、
    前記回路素子に電気的に接続された複数の平面視ドット状の電極が、前記半導体基板の主面の第１の方向および前記第１の方向に交差する第２の方向に沿って配列された第１の電極群と、
    前記回路素子に電気的に接続されず、かつ、前記第１の電極群の前記第１の方向の延長上と前記第２の方向の延長上とに配置された第２の電極と、
    を有することを特徴とする半導体装置。
  13. 前記第１の電極群の最外周に配置された前記複数の電極とそれに最も近い前記第２の電極との中心間距離は、前記第１の電極群の前記複数の電極のうち最も近い二つの電極の中心間距離の２倍以下となるように配置されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記半導体装置を複数積層したことを特徴とする請求項１２または１３に記載の半導体装置。
  15. 前記半導体基板を前記主面に対して厚さ方向に反対に位置する裏面から前記主面に貫通する貫通電極を更に有し、
    前記第１の電極群および前記第２の電極は、前記半導体基板の主面側に配置され、
    前記貫通電極は前記第１の電極群に含まれる電極に電気的に接続されていることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
  16. 前記半導体基板を前記主面に対して厚さ方向に反対に位置する裏面から前記主面に貫通する貫通電極を更に有し、
    前記第１の電極群および前記第２の電極は、前記半導体基板の主面に対して厚さ方向に反対に位置する裏面側に配置され、
    前記第１の電極群は貫通電極を介して前記回路素子に電気的に接続されていることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
  17. 前記第２の電極は、平面視ドット状の複数の電極パターンが前記第１の電極群の周囲を囲むように配置されてなることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
  18. 前記第２の電極を構成する前記ドット状の各々の電極パターンの径は、前記第１の電極群を構成する前記ドット状の各々の電極の径よりも小さいことを特徴とする請求項１７に記載の半導体装置。
  19. 前記第２の電極は、前記第１の方向または前記第２の方向に沿った溝状の複数の電極パターンが前記第１の電極群の周囲を囲むように配置されてなることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
  20. 前記第２の電極は、平面視環状の溝からなる電極パターンが前記第１の電極群の周囲を囲むように配置されてなることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
JP2012120655A 2012-05-28 2012-05-28 半導体装置の製造方法およびその方法により製造された半導体装置 Pending JP2013247273A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012120655A JP2013247273A (ja) 2012-05-28 2012-05-28 半導体装置の製造方法およびその方法により製造された半導体装置
US13/898,030 US20130313690A1 (en) 2012-05-28 2013-05-20 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012120655A JP2013247273A (ja) 2012-05-28 2012-05-28 半導体装置の製造方法およびその方法により製造された半導体装置

Publications (1)

Publication Number Publication Date
JP2013247273A true JP2013247273A (ja) 2013-12-09

Family

ID=49620950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012120655A Pending JP2013247273A (ja) 2012-05-28 2012-05-28 半導体装置の製造方法およびその方法により製造された半導体装置

Country Status (2)

Country Link
US (1) US20130313690A1 (ja)
JP (1) JP2013247273A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170074294A (ko) * 2015-12-21 2017-06-30 삼성전자주식회사 반도체 패키지
JP2019204965A (ja) * 2015-08-28 2019-11-28 マイクロン テクノロジー，インク． 導電性ラインを含むデバイスを形成する方法
JP7434118B2 (ja) 2020-09-11 2024-02-20 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013120838A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及び半導体チップ
US9275933B2 (en) * 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US20140327132A1 (en) * 2013-05-03 2014-11-06 National Center For Advanced Packaging (Ncap China) TSV Backside Reveal Structure and Exposing Process
KR102315276B1 (ko) * 2014-10-06 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR101697603B1 (ko) 2014-12-08 2017-01-19 삼성전자주식회사 반도체 패키지
JP6470320B2 (ja) * 2015-02-04 2019-02-13 オリンパス株式会社 半導体装置
US11063008B2 (en) * 2019-09-16 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
KR20220072366A (ko) * 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지
KR20220095424A (ko) * 2020-12-30 2022-07-07 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448639B1 (en) * 2000-09-18 2002-09-10 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
US8445918B2 (en) * 2010-08-13 2013-05-21 International Business Machines Corporation Thermal enhancement for multi-layer semiconductor stacks

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019204965A (ja) * 2015-08-28 2019-11-28 マイクロン テクノロジー，インク． 導電性ラインを含むデバイスを形成する方法
KR20170074294A (ko) * 2015-12-21 2017-06-30 삼성전자주식회사 반도체 패키지
KR102478381B1 (ko) * 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
US11769746B2 (en) 2015-12-21 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor package
JP7434118B2 (ja) 2020-09-11 2024-02-20 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20130313690A1 (en) 2013-11-28

Similar Documents

Publication Publication Date Title
JP2013247273A (ja) 半導体装置の製造方法およびその方法により製造された半導体装置
TWI747127B (zh) 晶片封裝結構及其製造方法
US8415807B2 (en) Semiconductor structure and method for making the same
US7777345B2 (en) Semiconductor device having through electrode and method of fabricating the same
JP5994167B2 (ja) 半導体装置およびその製造方法、電子部品
US10008466B2 (en) Semiconductor device and manufacturing method thereof
JP2013239589A (ja) 半導体装置およびその製造方法、電子部品
JP2008085226A (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
US9425170B2 (en) Stacked chips electrically connected by a plurality of juncture portions
TWI699861B (zh) 用於預防焊錫橋接之互連結構及相關系統及方法
US20130082382A1 (en) Semiconductor device
US8921984B2 (en) Through silicon via in semiconductor device
JP2013030537A (ja) 半導体装置の製造方法
KR102444823B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
JP2014011309A (ja) 半導体装置およびその製造方法
WO2014174825A1 (ja) 半導体装置
US20220270959A1 (en) Redistribution substrate and semiconductor package including the same
JP4506767B2 (ja) 半導体装置の製造方法
JP6160901B2 (ja) 半導体装置およびその製造方法
TWI548094B (zh) 半導體構造及形成半導體構造之方法
JP2015153930A (ja) 半導体装置及びその製造方法
JP2013251436A (ja) 半導体装置の製造方法
WO2010119570A1 (ja) 積層半導体装置及び積層半導体装置の製造方法
JP2013105986A (ja) 半導体装置及びその製造方法
JP2012164882A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131220