WO2014174825A1 - 半導体装置 - Google Patents

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WO2014174825A1
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rewiring
semiconductor device
insulating film
connection portion
wiring
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PCT/JP2014/002229
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平野　博茂
道成 手谷
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パナソニックＩｐマネジメント株式会社
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly, to a semiconductor device having a rewiring structure.
  • Wafer level chip size packages are applied to semiconductor devices, particularly analog devices and other devices that require downsizing and high current drive.
  • WLCSP Wafer level chip size packages
  • Patent Document 1 after rewiring with Cu or the like on a wafer in which a protective film is formed on an aluminum wiring, a protective film is formed on the wafer, and in response to the rewiring. An opening is provided, and solder is mounted on the opening.
  • an oxide film or a nitride film is formed as an insulating film on the aluminum wiring.
  • a contact opening having a large opening size exposing the aluminum wiring is formed in the insulating film, and a Cu rewiring is formed so as to fill the contact opening.
  • a large-area Cu rewiring with a large film thickness is formed. Since the shrinkage stress of Cu is large, a large stress is applied to the wiring, insulating film, semiconductor element, etc. formed in the lower layer through the contact in the large opening formed in the insulating film.
  • stress may be applied to the underlying wiring and / or element of Cu rewiring, and the semiconductor device may be destroyed.
  • the insulating film on the aluminum wiring that is, the insulating film having an opening for connecting to the Cu rewiring is only an inorganic film, the stress is not easily relaxed compared to the case where it is an organic film. The possibility of is also increased.
  • an object of the present disclosure is to realize a WLCSP semiconductor device capable of relieving the stress.
  • a semiconductor device of the present disclosure includes a first insulating film provided on a semiconductor substrate, a first wiring formed in the first insulating film, and a first insulation.
  • the first connection portion includes a plurality of first contacts, and the dimension of the first contact in the main surface direction of the semiconductor substrate is not more than a predetermined value depending on the film thickness of the rewiring.
  • the first connection portion includes a plurality of relatively small contacts, the stress generated due to the rewiring including copper and applied below the rewiring Can be relaxed. As a result, it is possible to suppress the destruction of elements, wirings, and the like provided below the rewiring, and the destruction of the semiconductor device.
  • FIG. 1 is a plan view schematically showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram schematically showing a section taken along line II-II 'of the semiconductor device of FIG.
  • FIG. 3 is a diagram illustrating a relationship between the size of the first contact and the magnitude of stress in the semiconductor device according to the first embodiment.
  • 4A to 4C are views showing a method for manufacturing the semiconductor device according to the first embodiment.
  • 5A to 5C are views showing the method for manufacturing the semiconductor device according to the first embodiment following FIG. 4C.
  • FIG. 6 is a plan view schematically showing the semiconductor device according to the second embodiment.
  • FIG. 7 is a diagram schematically showing a section taken along line VII-VII ′ of the semiconductor device of FIG. FIG.
  • FIG. 8 is a plan view schematically showing a semiconductor device according to the third embodiment.
  • FIG. 9 is a diagram schematically showing a cross section of the semiconductor device of FIG. 8 along the line IX-IX ′.
  • FIG. 10 is a plan view schematically showing a semiconductor device according to the fourth embodiment.
  • FIG. 11 is a diagram schematically showing a cross section taken along line XI-XI ′ of the semiconductor device of FIG.
  • FIG. 12 is a plan view schematically showing a semiconductor device according to the fifth embodiment.
  • FIG. 13 is a diagram schematically showing a cross section taken along line XIII-XIII ′ of the semiconductor device of FIG.
  • FIG. 14 is a plan view schematically showing a semiconductor device according to the sixth embodiment.
  • FIG. 15 is a diagram schematically showing a cross section taken along line XV-XV ′ of the semiconductor device of FIG.
  • FIG. 16 is a plan view schematically showing a semiconductor device according to the seventh embodiment.
  • FIG. 17 is a diagram schematically showing a cross section taken along line XVII-XVII ′ of the semiconductor device of FIG.
  • FIG. 18 is a plan view schematically showing a semiconductor device according to the eighth embodiment.
  • FIG. 19 is a diagram schematically showing a cross section taken along line XIX-XIX ′ of the semiconductor device of FIG.
  • FIG. 1 is a plan view schematically showing the semiconductor device 10 of the present embodiment
  • FIG. 2 is a cross-sectional view taken along the line II-II ′ in FIG.
  • some components are omitted, only the outline is illustrated, and the like (the same applies to FIG. 4 and subsequent figures).
  • the semiconductor device 10 is configured using a substrate 1. Elements such as transistors are formed on the substrate 1 (not shown).
  • An inorganic first insulating film 11 is formed on the substrate 1, and a second insulating film 8 is formed thereon as an organic protective film.
  • the first wiring layer 5 having a large area is formed so as to be embedded in the first insulating film 11.
  • a rewiring 7 made of copper (Cu) covered with the second insulating film 8 is formed on the first insulating film 11.
  • the first wiring layer 5 and the rewiring 7 are electrically connected by a first connection portion including a plurality of first contacts 6 disposed between them.
  • the second insulating film 8 has an opening 9 that exposes a part of the rewiring 7, and the rewiring 7 is formed by the second connecting portion including the external connection electrode 12 provided in the opening 9. Electrically connected to the outside.
  • a solder bump is formed as the external connection electrode 12 in the opening 9 or wire bonding is performed.
  • a plurality of line-shaped second wiring layers 3 are formed in the region including the lower part of the first wiring layer 5, a plurality of line-shaped second wiring layers 3 are formed. A part of the plurality of second wiring layers 3 is connected to the first wiring layer 5 by the second contact 4 and serves as a signal wiring used for transmitting an electric signal.
  • the other second wiring layers 3 are dummy wirings that are not used for transmitting electrical signals. In the example of FIGS. 1 and 2, the signal wiring and the dummy wiring are alternately arranged.
  • the rewiring 7 extends from above the first wiring layer 5 to above a region where the first wiring layer 5 and the second wiring layer 3 are not formed. Further, the second connection portion (external connection electrode 12) is disposed so as to avoid the upper side of the first connection portion (the plurality of first contacts 6).
  • the dot-like third wiring layer 2 is arranged in an array below the first wiring layer 5.
  • the line-shaped second wiring layer 3 is formed over the plurality of third wiring layers 2.
  • the first wiring layer 5 is a large-area wiring layer having an area wider than at least the first connection portion (wider than the region where the plurality of first contacts 6 are formed).
  • the first wiring layer 5 is rectangular. It has a plan view shape.
  • the line-shaped second wiring layer 3 is arranged so as to extend in the long side direction of the first wiring layer 5.
  • the rewiring 7 made of Cu includes a first region (region where the first connection portion is provided) connected to the first wiring layer 5 and a second region (second region) where connection to the outside is performed. A region in which the connection portion is provided) and a lead-out portion that connects these two regions. The first region, the lead portion, and the second region are arranged perpendicular to the long side direction of the rectangular first wiring layer 5.
  • the first connection portion that connects the first wiring layer 5 and the rewiring 7 is formed with a plurality of first contacts 6 that are dot-shaped. It is set as the structure containing.
  • the first contacts 6 are arranged in an array, and an inorganic first insulating film 11 exists between the first contacts 6.
  • the stress from the rewiring 7 applied to the wiring, insulating film, element (for example, transistor) formed in the lower layer can be relieved, and the malfunction, destruction, etc. of the semiconductor device due to the stress can be suppressed. Can do.
  • first wiring layer 5 and the rewiring 7 are connected by a contact with one large area, unlike the present embodiment, stress relaxation does not occur. Therefore, the semiconductor device malfunctions due to the stress. Destruction is likely to occur.
  • the stress applied to each first contact 6 can be reduced by setting the width of each first contact 6 to be three times or less the film thickness of the rewiring 7.
  • the width of the first contact 6 is a dimension in the main surface direction of the substrate 1.
  • the shape of the first contact 6 in a plan view is a square, the length of the short side, and if it is a circle, Means diameter.
  • the 1st wiring layer 5 and the rewiring 7 are connected by the 1st contact 6,
  • the 1st connection part (In other words, the 1st wiring layer 5 and the rewiring 7 overlap in planar view.
  • the third wiring layer 2 is not formed below the region.
  • the first wiring layer 5, the second wiring layer 3, and the third wiring layer 2 are metal wirings made of aluminum, copper, or the like.
  • the thickness of each wiring layer is, for example, about 1 ⁇ m, and the thickness of the first insulating film 11 in the portion sandwiched between the wiring layers from above and below is, for example, about 1 ⁇ m.
  • the stress of the rewiring 7 is reduced by the first insulating film 11 provided between the first wiring layer 5 and the rewiring 7, when this is an inorganic film, it is an organic film. Compared to the above, the effect of relaxing the stress is low. Therefore, when the first insulating film 11 is an inorganic film, the effect of stress relaxation by forming the first connection portion by the plurality of first contacts 6 as in the present embodiment becomes remarkable.
  • the total area of the contacts in the first connection portion is about 25% with respect to the area of the region where the first wiring layer 5 and the rewiring 7 overlap in a plan view.
  • the smaller the contact area ratio the smaller the compressive stress applied from the rewiring 7 to the base.
  • FIG. 3 shows the relationship between the size of each first contact 6 included in the first connecting portion and the stress.
  • the ratio of the width of each first contact 6 (the length of the short side when the contact is square in plan view and the diameter when circular) to the film thickness of the rewiring 7 is plotted on the horizontal axis.
  • the vertical axis is the magnitude of the stress below the connecting portion. As shown in FIG. 3, the smaller the value on the horizontal axis is, the smaller the stress is, and in the region where the value on the horizontal axis is 3 or less, the stress approaches a constant value.
  • the stress can be relieved by setting the value of the horizontal axis to 3 or less (that is, the width of the first contact 6 is 3 times or less the thickness of the rewiring 7). This relationship is clearly established particularly when the thickness of the rewiring 7 is 1 ⁇ m or more.
  • the ratio is 1 ⁇ 2, and the stress is reduced in such a case.
  • the semi-additive method is shown.
  • the structure shown in FIG. 4A is formed. That is, an inorganic first insulating film 11 and a dot-like third wiring arranged in an array in the first insulating film 11 on a substrate 1 on which elements (not shown) such as transistors are formed.
  • Layer 2, a contact (not shown) for connecting the third wiring layer 2 and the second wiring layer 3, and a linear second wiring layer disposed over the plurality of third wiring layers 2 3, a second contact 4 connecting the second wiring layer 3 and the first wiring layer 5, and a first wiring layer 5 having a large area disposed over the plurality of second wiring layers 3. are sequentially formed using a normal wiring forming technique.
  • each wiring layer is, for example, an aluminum wiring or a copper wiring.
  • the inorganic first insulating film 11 is a laminated film made of, for example, a silicon oxide film or a silicon nitride film.
  • the aluminum wiring forming film is dry-etched to form aluminum wiring.
  • a process of covering the formed aluminum wiring with an insulating film and forming a contact connected to the aluminum wiring in the insulating film is performed. By repeating this process, an aluminum wiring is formed.
  • copper wiring is formed using a single damascene method or a dual damascene method. Furthermore, you may form combining aluminum wiring and copper wiring.
  • Each contact opening 6a has a substantially rectangular or square shape, and its dimension (short side for a substantially rectangular shape, length of one side for a substantially square shape) is, for example, 3 to 30 ⁇ m.
  • the seed layer 13 is formed on the entire top surface of the first insulating film 11 including the bottom and side surfaces of the contact opening 6a. Specifically, a titanium (Ti) film having a thickness of about 200 nm is formed, and then a copper (Cu) film having a thickness of about 200 nm is formed thereon to form a seed layer 13 having a two-layer structure. Subsequently, using a general lithography method, a resist pattern 14 in which a portion to be plated with Cu (a plan view shape of the rewiring 7) is opened is formed.
  • the process shown in FIG. an electric field is applied to the seed layer 13 to perform electroplating with Cu, and a copper layer is formed on the seed layer 13 where the resist pattern 14 is not formed.
  • the first contact 6 connected to the first wiring layer 5 and the rewiring 7 are formed.
  • a Ni film or the like may be grown on the rewiring 7 as necessary for the purpose of improving barrier properties.
  • the semiconductor device 10 is a high breakdown voltage device, it is preferable to improve the barrier property by forming a Ni film or the like in order to improve reliability in a high electric field.
  • the film thickness of the rewiring 7 is about 5 to 10 ⁇ m.
  • the resist pattern is removed to expose the portion of the seed layer 13 not covered with the copper layer.
  • the portion of the seed layer 13 (Cu and Ti) not covered with the copper layer on the first insulating film 11 is removed by etching, and the rewiring 7 is formed. Complete.
  • an organic second insulating film 8 made of, for example, polybenzoxazole (PBO) which is a photosensitive material is applied and formed.
  • the film thickness of the second insulating film 8 is about 10 ⁇ m. Further, exposure and development are performed to form an opening 9 for forming an external connection electrode 12 serving as a third connection connected to the rewiring 7.
  • an external connection electrode 12 made of, for example, a solder ball is formed in the opening 9 to provide a connection portion with the outside of the semiconductor device 10.
  • a film made of a resin material may be formed on the second insulating film 8.
  • the wiring part can be protected by forming the protective film in this way.
  • a resin material is used for the wiring portion, since it is formed by coating, there is an advantage that it can be easily applied to a Cu wiring having a large thickness, and flatness can be secured. Moreover, there is an advantage that a film made of a resin material can be formed without cracking or the like against shrinkage of Cu wiring.
  • the WLCSP structure can be configured with a simpler structure by omitting a film made of a resin material. Therefore, the presence or absence of a film made of a resin material may be determined according to the purpose, required performance, and the like.
  • the mask pattern for forming the first contact 6 in the first connection portion is changed from the conventional pattern for forming a large opening to a pattern for forming a plurality of relatively small openings.
  • the semiconductor device 10 of the present embodiment can be manufactured. Therefore, without increasing the manufacturing process of the semiconductor device, the stress due to the rewiring 7 is relaxed, and the semiconductor device 10 with improved reliability can be manufactured.
  • FIG. 6 is a plan view schematically showing the semiconductor device 10a of this embodiment
  • FIG. 7 is a sectional view taken along line VII-VII ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10 of 1st Embodiment, and the difference is mainly demonstrated below.
  • the opening 9 and the external connection electrode 12 for connecting the rewiring 7 and the outside include the formation region of the second wiring layer 3 and the formation region of the first wiring layer 5. Are formed above the overlapping region in plan view.
  • the opening 9 is formed in the organic second insulating film 8 in the region above the first contact 6 that constitutes the first connection portion that connects the rewiring 7 and the first wiring layer 5.
  • the external connection electrode 12 is formed here.
  • the first connection portion to which the first wiring layer 5 and the rewiring 7 are connected and the second connection portion to which the rewiring 7 and the outside are connected overlap each other in plan view. Structure.
  • the rewiring 7 includes a first region (a region where the first connection portion is provided) and a second region (a region where the second connection portion is provided) in which connection to the outside is performed. ) And a lead portion connecting these two regions. In the case of this embodiment, the rewiring 7 does not have such a configuration.
  • the stress can be relieved by configuring the first connection portion located below the external connection electrode 12 to include a plurality of small first contacts 6.
  • FIG. 8 is a plan view schematically showing the semiconductor device 10b of this embodiment
  • FIG. 9 is a cross-sectional view taken along line IX-IX ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10 of 1st Embodiment, and the difference is mainly demonstrated below.
  • the third wiring layer 2 is not formed below the first connection portion (region where the first contact 6 is formed).
  • the third wiring layer 2 is formed below the first connection portion similarly to the other regions.
  • the thickness of the first insulating film 11 including the third wiring layer 2 and the distance from the upper surface of the third wiring layer 2 to the lower surface of the second wiring layer 3 are: It is larger than in the case of the first embodiment.
  • the third wiring layer 2 disposed below the first connection portion may be a dummy wiring that is not used for transmission of an electric signal or the like.
  • the third wiring layer 2 By disposing the third wiring layer 2 below the first connection portion, the overall film thickness can be increased below the first connection portion (insulation including the wiring layer). The film thickness of the layer can be secured). Furthermore, since the third wiring layer 2 is similarly arranged below the entire rewiring 7, the flatness of the base of the rewiring 7 is improved. Thereby, concentration of stress can be avoided and stress applied to the base can be relaxed. Specifically, the occurrence of cracks and the like between the rewiring 7 and each wiring and the first insulating film 11 can be suppressed.
  • this embodiment may be combined with the second embodiment. That is, it is possible to adopt a structure in which the external connection electrode 12 is disposed above the region where the first contact 6 is formed.
  • FIG. 10 is a plan view schematically showing the semiconductor device 10c of this embodiment
  • FIG. 11 is a cross-sectional view taken along the line XI-XI ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10b of 3rd Embodiment, and the difference is mainly demonstrated below.
  • the plurality of first contacts 6 constituting the first connection portion are dot-shaped contacts arranged in an array.
  • the first contacts 6 have a line shape, and a plurality of first contacts 6 are arranged in the same direction as the second wiring layer 3. The direction in which the first contact 6 extends is perpendicular to the direction in which the rewiring 7 is drawn.
  • each first contact 6 is set to be three times or less the thickness of the rewiring 7 so that the wiring, insulating film, etc. formed below the first connection portion are formed. Such stress can be reduced.
  • the stress in the contraction direction of the rewiring 7 can be relieved by extending the line-shaped first contact 6 perpendicularly to the direction in which the rewiring 7 is drawn.
  • the area of the first connection portion (region where the first contact 6 is disposed) is approximately the same as that of the semiconductor device 10 of the first embodiment.
  • the first connection portion (the contact is made of the contact) while ensuring the same degree of conductivity (the total area of the contact itself) as compared with the case where the first contact 6 is formed in a dot shape.
  • the area of the (arranged region) can be reduced.
  • the present embodiment may be configured such that the third wiring layer 2 is not disposed below the first connection portion as in the first embodiment, or the first embodiment as in the second embodiment. It is good also as a structure by which a 2nd connection part is arrange
  • FIG. 12 is a plan view schematically showing the semiconductor device 10d of this embodiment
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10b of 3rd Embodiment, and the difference is mainly demonstrated below.
  • the first contact 6 that connects the first wiring layer 5 and the rewiring 7 has a dot shape and is arranged in an array.
  • the dot-shaped first contacts 6 are arranged on the peripheral portion so as to draw a substantially circle. is doing. In this way, the distance between the first contacts 6 can be increased compared to the arrangement in the array form. Thereby, the first insulating film 11 existing between the first contacts 6 is increased, and the stress relaxation effect is increased.
  • the first contact 6 is disposed at the peripheral portion of the first connection portion. In other words, it is more advantageous for current to flow in the periphery of the same region than to arrange the same size and the same number of contacts uniformly (for example, in an array). Therefore, the present embodiment is advantageous for both electrical connection and stress relaxation.
  • the 1st contact 6 was arrange
  • the present embodiment may be configured such that the third wiring layer 2 is not disposed below the first connection portion as in the first embodiment, or the first embodiment as in the second embodiment. It is good also as a structure by which a 2nd connection part is arrange
  • FIG. 14 is a plan view schematically showing the semiconductor device 10e of this embodiment
  • FIG. 15 is a sectional view taken along line XV-XV ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10b of 3rd Embodiment, and the difference is mainly demonstrated below.
  • the lead-out portion is formed as a single wide wiring.
  • a slit 20 parallel to the direction in which the lead portion extends is provided in the lead portion of the rewiring 7.
  • the contraction stress in the rewiring 7 can be dispersed, and the stress in the lower layer can be relaxed.
  • one slit 20 is provided at the center of the drawer portion.
  • the present invention is not limited to this, and a plurality of slits may be formed in parallel with the direction in which the drawer portion extends.
  • this embodiment can be combined with other embodiments. That is, a configuration in which the third wiring layer 2 is not disposed below the first connection portion (first embodiment), a configuration in which the first contact 6 has a line shape (fourth embodiment), and the first The contact 6 may be arranged at the peripheral edge of the connection region (fifth embodiment).
  • FIG. 16 is a plan view schematically showing the semiconductor device 10 of this embodiment
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10b of 3rd Embodiment, and the difference is mainly demonstrated below.
  • the rewiring 7 in the first region where the rewiring 7 is connected to the first wiring layer 5, the rewiring 7 has a shape without a branch, a slit, or the like.
  • the rewiring 7 in the first region has a structure branched into a plurality on the side opposite to the second region. More specifically, the rewiring 7 branches into two at the first connection portion, and each is connected to the first wiring layer 5 by the first contact 6. Note that the rewiring 7 may be branched into three or more.
  • the shrinkage stress in the rewiring 7 can be dispersed, and the stress in the lower layer can be relaxed.
  • this embodiment can be combined with other embodiments.
  • a configuration in which the third wiring layer 2 is not disposed below the first connection portion (first embodiment)
  • a configuration in which the first contact 6 is formed in a line shape (fourth embodiment)
  • the first The contact 6 may be arranged at the peripheral edge of the connection region (fifth embodiment).
  • a configuration (sixth embodiment) in which a slit is provided in the lead-out portion of the rewiring 7 can also be employed.
  • FIG. 18 is a plan view schematically showing the semiconductor device 10g of the present embodiment
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX ′ in FIG.
  • symbol is used about the component which is common in the semiconductor device 10b of 3rd Embodiment, and the difference is mainly demonstrated below.
  • the fourth wiring layer 21 is disposed on the same layer as the first wiring layer 5 and the second wiring layer 3 below the second connection portion (external connection electrode 12). And a fifth wiring layer 22.
  • the fourth wiring layer 21 is a rectangular dummy wiring having an area larger than at least the opening 9.
  • the fifth wiring layer 22 is a plurality of line-shaped dummy wirings arranged over an area larger than at least the opening 9.
  • the stress below the second connection portion and further the stress in the vicinity thereof can be alleviated.
  • the stress below the first contact 6 of the first connection portion can be relaxed.
  • cracks and peeling in the third wiring layer 2 and the first insulating film 11 are less likely to occur below the opening 9, and the influence of stress below the first contact 6 can also be reduced. .
  • this embodiment can be combined with other embodiments.
  • a configuration in which the third wiring layer 2 is not disposed below the first connection portion (first embodiment)
  • a configuration in which the first contact 6 is formed in a line shape (fourth embodiment)
  • the first The contact 6 may be arranged at the peripheral edge of the connection region (fifth embodiment).
  • a configuration in which a slit is provided in the lead-out portion of the rewiring 7 (sixth embodiment) and a configuration in which the rewiring 7 is branched (seventh embodiment) can also be employed.
  • the first embodiment and the modifications thereof have been described as examples of the technology disclosed in the present application.
  • the technology in the present disclosure is not limited to this, and can also be applied to an embodiment in which changes, replacements, additions, omissions, and the like are appropriately performed.
  • the semiconductor device of the present disclosure relaxes stress and has high reliability in a device using WLCSP rewiring, it is suitable for various semiconductor devices, for example, devices that require downsizing and high-current driving such as analog devices. Is also useful.

Abstract

半導体装置は、半導体基板上に設けられた第１の絶縁膜と、第１の絶縁膜中に形成された第１の配線と、第１の絶縁膜上に形成され、銅を含む再配線と、再配線上に形成された第２の絶縁膜と、第１の絶縁膜中に形成され、第１の配線と再配線とを接続する第１の接続部と、第２の絶縁膜を貫通して再配線に達する第２の接続部とを備える。第１の接続部は、複数の第１のコンタクトを含み、第１のコンタクトにおける半導体基板の主面方向の寸法は、再配線の膜厚に依存する所定の値以下である。

Description

半導体装置
　本開示は、半導体装置に関し、特に、再配線構造を有する半導体装置に関する。
　半導体装置、特にアナログデバイス等の小型化及び大電流駆動が要望されるデバイスにおいて、ウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）が適用されている。ＷＬＣＳＰは、例えば特許文献１のように、アルミ配線の上に保護膜まで作成したウエハに対してＣｕ等により再配線を行った後、その上に保護膜を形成すると共に再配線に対応して開口部を設け、当該開口に半田を搭載したものである。
特開２００９－２８３６３１号公報
　特許文献１の構成では、アルミ配線上には絶縁膜として酸化膜又は窒化膜が形成されている。当該絶縁膜にアルミ配線を露出する大きな開口サイズのコンタクト開口部が形成され、コンタクト開口部を埋め込むようにＣｕ再配線が形成されている。Ｃｕ再配線形成工程において、厚い膜厚の大面積のＣｕ再配線が形成される。Ｃｕの収縮応力は大きいので、絶縁膜に形成された大きな開口部内のコンタクトを通じて、下層に形成された配線、絶縁膜、半導体素子等に大きな応力がかかる。従って、Ｃｕ再配線を適用したＷＬＣＳＰの場合、Ｃｕ再配線の下地の配線及び／又は素子に対して応力がかかり、半導体装置を破壊する可能性がある。特に、アルミ配線上の絶縁膜、つまりＣｕ再配線と接続するための開口部を有する絶縁膜が無機膜のみである場合、これが有機膜である場合に比べて応力緩和されにくいので、応力による破壊の可能性も大きくなる。
　以上に鑑み、本開示は、上記の応力を緩和することが可能なＷＬＣＳＰの半導体装置を実現することを目的とする。
　上記の目的を達成するために、本開示の半導体装置は、半導体基板上に設けられた第１の絶縁膜と、第１の絶縁膜中に形成された第１の配線と、第１の絶縁膜上に形成され、銅を含む再配線と、再配線上に形成された第２の絶縁膜と、第１の絶縁膜中に形成され、第１の配線と再配線とを接続する第１の接続部と、第２の絶縁膜を貫通して再配線に達する第２の接続部とを備える。第１の接続部は、複数の第１のコンタクトを含み、第１のコンタクトにおける半導体基板の主面方向の寸法は、再配線の膜厚に依存する所定の値以下である。
　このような半導体装置によると、第１の接続部が比較的小さな複数のコンタクトを含む構成であることにより、銅を含む再配線に起因して発生し、当該再配線の下方に印加される応力を緩和することができる。これにより、再配線の下方に設けられた素子、配線等の破壊、ひいては半導体装置の破壊を抑制することができる。
　本開示によると、再配線を利用したＷＬＣＳＰの半導体装置において、再配線に起因する応力を緩和し、半導体装置の故障、破壊を抑制することができる。
図１は、第１の実施形態に係る半導体装置を模式的に示す平面図である。 図２は、図１の半導体態装置のＩＩ－ＩＩ’線による断面を模式的に示す図である。 図３は、第１の実施形態に係る半導体装置において、第１のコンタクトのサイズと応力の大きさとの関係を示す図である。 図４（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。 図５（ａ）～（ｃ）は、図４（ｃ）に続いて、第１の実施形態に係る半導体装置の製造方法を示す図である。 図６は、第２の実施形態に係る半導体装置を模式的に示す平面図である。 図７は、図６の半導体態装置のＶＩＩ－ＶＩＩ’線による断面を模式的に示す図である。 図８は、第３の実施形態に係る半導体装置を模式的に示す平面図である。 図９は、図８の半導体態装置のＩＸ－ＩＸ’線による断面を模式的に示す図である。 図１０は、第４の実施形態に係る半導体装置を模式的に示す平面図である。 図１１は、図１０の半導体態装置のＸＩ－ＸＩ’線による断面を模式的に示す図である。 図１２は、第５の実施形態に係る半導体装置を模式的に示す平面図である。 図１３は、図１２の半導体態装置のＸＩＩＩ－ＸＩＩＩ’線による断面を模式的に示す図である。 図１４は、第６の実施形態に係る半導体装置を模式的に示す平面図である。 図１５は、図１４の半導体態装置のＸＶ－ＸＶ’線による断面を模式的に示す図である。 図１６は、第７の実施形態に係る半導体装置を模式的に示す平面図である。 図１７は、図１６の半導体態装置のＸＶＩＩ－ＸＶＩＩ’線による断面を模式的に示す図である。 図１８は、第８の実施形態に係る半導体装置を模式的に示す平面図である。 図１９は、図１８の半導体態装置のＸＩＸ－ＸＩＸ’線による断面を模式的に示す図である。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（第１の実施形態）
　以下、本開示の第１の実施形態について、図面を参照して説明する。
　図１は本実施形態の半導体装置１０を模式的に示す平面図であり、図２は図１におけるＩＩ－ＩＩ’線における断面図である。但し図を見やすくするために、一部構成要素については省略、輪郭のみを図示する等を行っている（図４以降についても同様である）。
　図２に示す通り、半導体装置１０は、基板１を用いて構成されている。基板１上には、トランジスタ等の素子が形成されている（図示せず）。
　基板１上には無機系の第１の絶縁膜１１が形成され、その更に上には有機系の保護膜として第２の絶縁膜８が形成されている。
　第１の絶縁膜１１中に埋め込まれるように、大面積の第１の配線層５が形成されている。第１の絶縁膜１１上に、第２の絶縁膜８に覆われた銅（Ｃｕ）からなる再配線７が形成されている。第１の配線層５及び再配線７は、これらの間に配置された複数の第１のコンタクト６を含む第１の接続部によって電気的に接続されている。第２の絶縁膜８は、再配線７の一部を露出させる開口部９を有しており、当該開口部９に設けられた外部接続電極１２を備える第２の接続部によって再配線７が外部と電気的に接続される。例えば、開口部９に外部接続電極１２として半田バンプを形成する、ワイヤボンディングを行う等である。
　第１の配線層５の下方を含む領域には、ライン状の複数の第２の配線層３が形成されている。複数の第２の配線層３の一部は、第２のコンタクト４によって第１の配線層５に接続され、電気信号の伝達に用いられる信号配線となっている。その他の第２の配線層３は、電気信号の伝達には用いられないダミー配線となっている。図１及び図２の例では、信号配線とダミー配線とは交互に配置されている。
　本実施形態では、再配線７は第１の配線層５の上方から、第１の配線層５及び第２の配線層３が形成されていない領域の上方にまで伸びている。また、第２の接続部（外部接続電極１２）は、第１の接続部（複数の第１のコンタクト６）の上方を避けて配置されている。
　また、第１の接続部の下方を避けた領域に、第１の配線層５よりも下層において、ドット状の第３の配線層２がアレイ状に配置されている。ここで、ライン状の第２の配線層３は、複数の第３の配線層２の上方にまたがって形成されている。
　第１の配線層５は、少なくとも第１の接続部よりも広い（複数の第１のコンタクト６が形成された領域よりも広い）面積を有する大面積の配線層であり、この例では長方形の平面視形状を有している。ライン状の第２の配線層３は、第１の配線層５の長辺方向に伸びるように配置されている。
　Ｃｕからなる再配線７は、第１の配線層５と接続される第１の領域（第１の接続部が設けられる領域）と、外部との接続が行われる第２の領域（第２の接続部が設けられる領域）と、これら２つの領域を接続する引き出し部とを有する。第１の領域、引き出し部、第２の領域は、長方形状の第１の配線層５の長辺方向に対して垂直に配置されている。
　以上のような本実施形態の半導体装置１０の特徴の１つは、第１の配線層５と再配線７とを接続する第１の接続部を、ドット状である複数の第１のコンタクト６を含む構成としたことである。第１のコンタクト６はアレイ状に配置されており、それぞれの第１のコンタクト６の間には無機系の第１の絶縁膜１１が存在する。この結果、大面積の再配線７内に発生する応力は第１の接続部において分散されるので、第１の接続部よりも下層の第１の配線層５、第１の絶縁膜１１等にかかることが無くなるか、又は、かかるとしても小さくなる。従って、下層に形成された配線、絶縁膜、素子（例えばトランジスタ）等にかかる再配線７からの応力を緩和することができ、当該応力に起因した半導体装置の動作不良、破壊等を抑制することができる。
　仮に、第１の配線層５と再配線７とが１つの面積が大きいコンタクトによって接続されていた場合、本実施形態とは異なり応力の緩和が起こらないので、当該応力により半導体装置の動作不良、破壊等が生じやすい。
　更に、後述する通り、各第１のコンタクト６の幅を再配線７の膜厚の３倍以下とすることにより、各第１のコンタクト６にかかる応力を低減することもできる。ここで、第１のコンタクト６の幅とは、基板１の主面方向の寸法であり、特に、第１のコンタクト６の平面視形状が四角形であれば短辺の長さ、円形であれば直径を意味する。
　尚、第１の配線層５と再配線７とが第１のコンタクト６により接続される第１の接続部（言い換えると、平面視において、第１の配線層５と再配線７とがほぼ重なる領域）の下方には、第３の配線層２は形成されていない。ここで、第１の配線層５、第２の配線層３及び第３の配線層２は、アルミニウム、銅等からなるメタル配線である。また、各配線層の膜厚は例えば１μｍ程度であり、配線層同士に上下から挟まれた部分の第１の絶縁膜１１の厚さについても例えば１μｍ程度である。
　また、第１の配線層５と再配線７との間に設けられている第１の絶縁膜１１により再配線７の応力は低減されるが、これが無機膜である場合、有機膜である場合に比べて応力を緩和する効果は低い。従って、第１の絶縁膜１１が無機膜である場合に、本実施形態のように複数の第１のコンタクト６により第１の接続部を構成することによる応力緩和の効果は顕著になる。
　また、第１の接続部におけるコンタクトの総面積は、平面視において第１の配線層５と再配線７とが重なる領域の面積に対して２５％程度である。このように、コンタクトの面積率を小さくした方が、再配線７から下地にかかる圧縮応力は小さくなる。
　次に、図３に、第１の接続部に含まれる各第１のコンタクト６のサイズと、応力との関係を示す。図３では、各第１のコンタクト６の幅（平面視にてコンタクトが方形の場合は短辺の長さ、円形の場合は直径）の再配線７の膜厚に対する比を横軸、第１の接続部の下方における応力の大きさを縦軸としている。図３に示すとおり、横軸の値が小さいほど応力は小さくなっており、且つ、横軸の値が３以下の領域において応力は一定値に近づいている。従って、横軸の値が３以下となるようにする（つまり、第１のコンタクト６の幅を、再配線７の厚さの３倍以下とする）ことにより、応力を緩和することができる。この関係は、特に、再配線７の厚さが１μｍ以上の場合に明確に成り立っている。
　例えば、再配線７の厚さを１０μｍ、第１のコンタクト６の幅を５μｍとすると、比は１／２であり、このような場合に応力は小さくなる。
　次に、半導体装置１０の製造方法について、図４（ａ）～（ｃ）及び図５（ａ）～（ｃ）を参照して説明する。ここでは、セミアディティブ法を示す。
　まず、図４（ａ）に示す構造を形成する。つまり、トランジスタ等の素子（図示省略）を形成した基板１上に、無機系の第１の絶縁膜１１、当該第１の絶縁膜１１内にアレイ状に配置されたドット状の第３の配線層２、第３の配線層２と第２の配線層３とを接続するコンタクト（図示省略）、複数の第３の配線層２の上方にまたがって配置されるライン状の第２の配線層３、第２の配線層３と第１の配線層５とを接続する第２のコンタクト４、複数の第２の配線層３の上方にまたがって配置された大面積の第１の配線層５を、通常の配線形成技術を用いて順次形成する。
　ここで、各配線層は、例えばアルミニウム配線又は銅配線とする。また、無機系の第１の絶縁膜１１は、例えば、シリコン酸化膜、シリコン窒化膜等からなる積層膜である。
　アルミニウム配線の場合、まず、シリコン酸化膜等の絶縁膜上にアルミニウム配線形成用膜を形成した後に、アルミニウム配線形成用膜に対してドライエッチングを行ってアルミニウム配線を形成する。次に、形成したアルミニウム配線を絶縁膜によって覆い、その絶縁膜中にアルミニウム配線に接続するコンタクトを形成する工程を行なう。この工程を繰り返すことによりアルミニウム配線を形成する。
　また、銅配線の場合、シングルダマシン法やデュアルダマシン法を用いて銅配線を形成する。更に、アルミニウム配線、銅配線を組み合わせて形成してもよい。
　第１の配線層５上を覆う部分の第１の絶縁膜１１まで形成した後、第１の配線層５の上面の一部を露出させるように第１の絶縁膜１１を部分的に除去し、第１のコンタクト６を形成するための複数のコンタクト開口部６ａを形成する。各コンタクト開口部６ａは略長方形又は略正方形であり、その寸法（略長方形の場合は短辺、略正方形の場合は一辺の長さ）は例えば３～３０μｍである。
　次に、図４（ｂ）に示す工程を行う。まず、コンタクト開口部６ａの底面及び側面を含む第１の絶縁膜１１の上面全体に、シード層１３を形成する。具体的には、膜厚約２００ｎｍのチタン（Ｔｉ）膜を形成した後、その上に膜厚約２００ｎｍの銅（Ｃｕ）膜を積層して形成し、２層構造のシード層１３とする。続いて、一般的なリソグラフィ法を用いて、Ｃｕメッキを行う部分（再配線７の平面視形状）を開口させたレジストパターン１４を形成する。
　次に、図４（ｃ）に示す工程を行う。ここでは、シード層１３に電界を掛けてＣｕによる電界メッキを行い、レジストパターン１４が形成されていない部分のシード層１３上に、銅の層を形成する。これにより、第１の配線層５に接続する第１のコンタクト６と、再配線７とが形成される。Ｃｕメッキの後、再配線７上には、必要に応じてＮｉ膜等をバリア性向上等の目的のために成長させても良い。特に、半導体装置１０を高耐圧デバイスとする場合、高電界における信頼性向上のために、Ｎｉ膜等を形成してバリア性を向上させた方が好ましい。尚、ここでは、再配線７の膜厚を５～１０μｍ程度とする。
　次に、図５（ａ）に示すように、レジストパターンを除去して銅層によって覆われていない部分のシード層１３を露出させる。
　次に、図５（ｂ）に示すように、第１の絶縁膜１１上における銅層に覆われていない部分のシード層１３（Ｃｕ及びＴｉ）をエッチングにより除去し、再配線７の形成を完了する。
　次に、図５（ｃ）において、例えば感光性材料であるポリベンズオキサゾール（ＰＢＯ）からなる有機系の第２の絶縁膜８を塗布形成する。第２の絶縁膜８の膜厚は約１０μｍである。更に、露光及び現像を行って、再配線７に接続する第３の接続部となる外部接続電極１２を形成するための開口部９を形成する。
　更に、開口部９に、例えば半田ボールからなる外部接続電極１２を形成し、半導体装置１０の外部との接続部とする。これにより、ＷＬＣＳＰ構造が完成する。尚、図５（ｃ）は図２に対応する図であるが、図２において、シード層１３の図示は省略されている。
　更に、第２の絶縁膜８の上に、樹脂材料からなる膜を形成しても良い。
　配線部がある場合に、このようにして保護膜を形成することにより、配線部を保護できる。当該配線部に樹脂材料を用いると、塗布により形成することから、厚さが厚いＣｕ配線に対して容易に塗布することができ、平坦性も確保できるという利点がある。また、Ｃｕ配線の収縮に対しても、樹脂材料からなる膜は割れの発生等無しに形成できるという利点がある。
　但し、これは必須では無く、樹脂材料からなる膜を省略することによって、より簡単な構造にてＷＬＣＳＰ構造を構成できる。従って、目的、必要な性能等に応じて樹脂材料からなる膜の有無を決定すれば良い。
　以上のように、第１の接続部における第１のコンタクト６を形成するためのマスクパターンを、大きな開口部を形成する従来のパターンから、複数の相対的に小さな開口部を形成するパターンに変更することにより、本実施形態の半導体装置１０を製造することができる。従って、半導体装置の製造工程を増加させることなしに、再配線７による応力が緩和され、信頼性の向上した半導体装置１０を製造することができる。
　（第２の実施形態）
　以下、本開示の第２の実施形態について、図面を参照して説明する。図６は本実施形態の半導体装置１０ａを模式的に示す平面図であり、図７は図６におけるＶＩＩ－ＶＩＩ’線における断面図である。尚、第１の実施形態の半導体装置１０と共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　本実施形態の半導体装置１０ａにおいて、再配線７と外部とを接続するための開口部９及び外部接続電極１２は、第２の配線層３の形成領域と第１の配線層５の形成領域とが平面視において重なる領域の上方に形成されている。言い換えると、再配線７と第１の配線層５とを接続する第１の接続部を構成する第１のコンタクト６の上方の領域において、有機系の第２の絶縁膜８に開口部９が形成され、ここに外部接続電極１２が形成されている。更に言い換えると、第１の配線層５と及び再配線７とが接続される第１の接続部と、再配線７と外部とが接続される第２の接続部とが、平面視において重なった構造である。
　第１の実施形態では、再配線７は、第１の領域（第１の接続部が設けられる領域）と、外部との接続が行われる第２の領域（第２の接続部が設けられる領域）と、これら２つの領域を接続する引き出し部とを有する。本実施形態の場合、再配線７はこのような構成を備えていない。
　本実施形態の構造の場合、開口部９に外部接続電極１２を形成するために半田ボール等を用いるので、外部接続電極１２を形成する際の熱印加時の応力も下層の各配線、絶縁膜、素子等にかかる。
　これに対し、外部接続電極１２の下方に位置する第１の接続部を、小さな複数の第１のコンタクト６を含む構成とすることにより、上記応力を緩和することができる。
　仮に、このような応力の緩和が無い場合、再配線７及び外部接続電極１２に起因する応力の影響を避けるために、再配線７及び外部接続電極１２の下方には素子を配置しないようにする等の設計制約が必要になる場合がある。一方、上記の通り本実施形態の半導体装置において再配線７及び外部接続電極１２に起因する応力は緩和されているので、半導体装置の設計の自由度が向上し、ひいてはチップサイズの縮小等の効果が実現する。
　（第３の実施形態）
　以下、本開示の第３の実施形態について、図面を参照して説明する。図８は本実施形態の半導体装置１０ｂを模式的に示す平面図であり、図９は図８におけるＩＸ－ＩＸ’線における断面図である。尚、第１の実施形態の半導体装置１０と共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　第１の実施形態の半導体装置１０の場合、第３の配線層２は、第１の接続部（第１のコンタクト６が形成された領域）の下方には形成されていない。これに対し、本実施形態の半導体装置１０ｂの場合、第１の接続部の下方にも、その他の領域と同様に第３の配線層２が形成されている。ここで、本実施形態において、第３の配線層２を含む第１の絶縁膜１１の厚さ、及び、第３の配線層２の上面から第２の配線層３の下面までの距離は、第１の実施形態の場合よりも大きくなっている。
　尚、第１の接続部の下方に配置される第３の配線層２は、電気信号の伝達等に用いられないダミー配線であっても良い。
　このように、第１の接続部の下方にも第３の配線層２を配置することにより、第１の接続部の下方において全体的な膜厚を大きくすることができる（配線層を含む絶縁層の膜厚を確保できる）。更に、再配線７全体の下方において同様に第３の配線層２が配置されていることになるので、再配線７の下地の平坦性が向上する。これにより、応力の集中を避け、下地にかかる応力を緩和することができる。具体的に、再配線７及び各配線と第１の絶縁膜１１との間におけるクラック等の発生を抑制することができる。
　尚、本実施形態は、第２の実施形態と組み合わせてもよい。つまり、第１のコンタクト６が形成された領域の上方に、外部接続電極１２が配置された構造とすることも可能である。
　（第４の実施形態）
　以下、本開示の第４の実施形態について、図面を参照して説明する。図１０は本実施形態の半導体装置１０ｃを模式的に示す平面図であり、図１１は図１０におけるＸＩ－ＸＩ’線における断面図である。尚、第３の実施形態の半導体装置１０ｂと共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　第１～第３の実施形態の半導体装置において、第１の接続部を構成する複数の第１のコンタクト６は、アレイ状に配置されたドット状のコンタクトであった。これに対し、本実施形態の半導体装置１０ｃにおいて、第１のコンタクト６はライン形状であり、第２の配線層３と同じ方向に複数並んで配置されている。第１のコンタクト６が伸びる方向は、再配線７の引き出し方向に垂直となっている。
　ここで、各第１のコンタクト６の短辺方向の長さを、再配線７の厚さの３倍以下とすることにより、第１の接続部の下方に形成された配線、絶縁膜等にかかる応力を低減することができる。
　また、ライン形状の第１のコンタクト６を、再配線７の引き出し方向に垂直に伸びるようにすることにより、再配線７の収縮方向についての応力を緩和することができる。
　図１０及び図１１に示す例では、第１の接続部（第１のコンタクト６が配置された領域）の面積は、第１の実施形態の半導体装置１０と同程度である。しかしながら、第１のコンタクト６をライン形状とした方が、ドット状とする場合に比べて、同程度の導電性（コンタクト自体の面積の合計）を確保しながら、第１の接続部（コンタクトが配置された領域）の面積を小さくすることができる場合もある。
　尚、本実施形態は、第１の実施形態のように第１の接続部の下方には第３の配線層２を配置しない構成としても良いし、第２の実施形態のように第１の接続部の上方に第２の接続部が配置される構成としても良い。
　（第５の実施形態）
　以下、本開示の第５の実施形態について、図面を参照して説明する。図１２は本実施形態の半導体装置１０ｄを模式的に示す平面図であり、図１３は図１２におけるＸＩＩＩ－ＸＩＩＩ’線における断面図である。尚、第３の実施形態の半導体装置１０ｂと共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　第３の実施形態において、第１の配線層５と再配線７とを接続する第１のコンタクト６は、ドット形状であり且つアレイ状に配置したものであった。
　これに対し、本実施形態では、平面視において再配線７と第１の配線層５とが重複する領域において、その周縁部に、略円を描くようにドット状の第１のコンタクト６を配置している。このようにすると、アレイ状の配置に比べて、第１のコンタクト６同士の距離を離すことができる。これにより、第１のコンタクト６の間に存在する第１の絶縁膜１１が多くなり、応力緩和の効果が大きくなる。また、再配線７と第１の配線層５との電気的接続のためには、特に、第１の接続部の周縁部分に第１のコンタクト６が配置されていることが望ましい。つまり、同じ大きさで且つ同じ数のコンタクトを均一に（例えばアレイ状に）配置するよりも、同じ領域の周縁部に配置する方が電流を流すためには有利である。従って、本実施形態のようにすると、電気的接続及び応力緩和のいずれについても有利である。
　尚、第１のコンタクト６を略円状に配置すると説明したが、接続のための領域の周縁部に並ぶように配置しているのであれば、例えば長方形に並べるのであっても良い。
　尚、本実施形態は、第１の実施形態のように第１の接続部の下方には第３の配線層２を配置しない構成としても良いし、第２の実施形態のように第１の接続部の上方に第２の接続部が配置される構成としても良い。
　（第６の実施形態）
　以下、本開示の第６の実施形態について、図面を参照して説明する。図１４は本実施形態の半導体装置１０ｅを模式的に示す平面図であり、図１５は図１４におけるＸＶ－ＸＶ’線における断面図である。尚、第３の実施形態の半導体装置１０ｂと共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　第３の実施形態では、再配線７と第１の配線層５とが接続される第１の領域と、再配線７を外部に接続するための外部接続電極１２が設けられる第２の領域との間の引き出し部は、一本の幅の広い配線として形成されている。
　これに対し、本実施形態の場合、再配線７の引き出し部に、引き出し部が伸びる方向と平行なスリット２０が設けられている。このことにより、再配線７における収縮応力を分散することができ、下層における応力を緩和することができる。ここで、図１４では引き出し部の中央に１つのスリット２０を設けているが、これには限らず、引き出し部の伸びる方向と平行に複数のスリットを形成しても良い。
　尚、本実施形態は、他の実施形態と組み合わせることも可能である。つまり、第１の接続部の下方には第３の配線層２を配置しない構成（第１の実施形態）、第１のコンタクト６をライン形状とする構成（第４の実施形態）、第１のコンタクト６を接続領域の周縁部に配置する構成（第５の実施形態）等とすることもできる。
　（第７の実施形態）
　以下、本開示の第７の実施形態について、図面を参照して説明する。図１６は本実施形態の半導体装置１０を模式的に示す平面図であり、図１７は図１６におけるＸＶＩＩ－ＸＶＩＩ’線における断面図である。尚、第３の実施形態の半導体装置１０ｂと共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　第３の実施形態では、再配線７が第１の配線層５と接続する第１の領域において、再配線７は、分岐、スリット等の無い形状である。これに対し、本実施形態では、第１の領域における再配線７は、第２の領域とは反対側にて複数に枝分かれした構造を有する。より具体的には、第１の接続部において再配線７が２つに分岐しており、それぞれが第１のコンタクト６によって第１の配線層５と接続されている。尚、再配線７は、三つ以上に分岐していても構わない。
　このように再配線７が分岐していることにより、再配線７における収縮応力を分散することができ、下層における応力を緩和することができる。
　尚、本実施形態は、他の実施形態と組み合わせることも可能である。例えば、第１の接続部の下方には第３の配線層２を配置しない構成（第１の実施形態）、第１のコンタクト６をライン形状とする構成（第４の実施形態）、第１のコンタクト６を接続領域の周縁部に配置する構成（第５の実施形態）等とすることもできる。更に、再配線７の引き出し部にスリットを設ける構成（第６の実施形態）を採用することもできる。
　（第８の実施形態）
　以下、本開示の第８の実施形態について、図面を参照して説明する。図１８は本実施形態の半導体装置１０ｇを模式的に示す平面図であり、図１９は図１８におけるＸＩＸ－ＸＩＸ’線における断面図である。尚、第３の実施形態の半導体装置１０ｂと共通する構成要素については同じ符号を用いており、以下では主に相違点を説明する。
　本実施形態の半導体装置１０ｇは、第２の接続部（外部接続電極１２）の下方において、第１の配線層５及び第２の配線層３とそれぞれ同一の層に、第４の配線層２１及び第５の配線層２２を有する。
　第４の配線層２１は、少なくとも開口部９よりも広い面積を有する方形のダミー配線である。また、第５の配線層２２は、少なくとも開口部９よりも広い面積にわたって配置された複数のライン状のダミー配線である。
　このように第４の配線層２１及び第５の配線層２２を設けることにより、第２の接続部の下方における応力、更にはその周辺における応力も緩和できる。例えば、第１の接続部の第１のコンタクト６の下方における応力を緩和できる。この結果、例えば、開口部９の下方において第３の配線層２と第１の絶縁膜１１とにおけるクラック、剥がれ等が発生しにくくなり、第１のコンタクト６の下方における応力の影響も低減できる。
　尚、本実施形態は、他の実施形態と組み合わせることも可能である。例えば、第１の接続部の下方には第３の配線層２を配置しない構成（第１の実施形態）、第１のコンタクト６をライン形状とする構成（第４の実施形態）、第１のコンタクト６を接続領域の周縁部に配置する構成（第５の実施形態）等とすることもできる。更に、再配線７の引き出し部にスリットを設ける構成（第６の実施形態）、再配線７が分岐している構成（第７の実施形態）を採用することもできる。
　以上のように、本出願において開示する技術の例示として、第１の実施形態およびその変形例を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記第１の実施形態および変形例で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示の半導体装置は、ＷＬＣＳＰの再配線を用いたデバイスにおいて応力を緩和し高信頼性を有するので、各種の半導体装置、例えばアナログデバイス等の小型化及び大電流駆動が要望されるデバイス等にも有用である。
　１　　基板
　２　　第３の配線層
　３　　第２の配線層
　４　　第２のコンタクト
　５　　第１の配線層
　６　　第１のコンタクト
　６ａ　　コンタクト開口部
　７　　再配線
　８　　第２の絶縁膜
　９　　開口部
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｇ　　半導体装置
１１　　第１の絶縁膜
１２　　外部接続電極
１３　　シード層
１４　　レジストパターン
２０　　スリット
２１　　第４の配線層
２２　　第５の配線層

Claims (19)

  1. 　半導体基板上に設けられた第１の絶縁膜と、
    　前記第１の絶縁膜中に形成された第１の配線と、
    　前記第１の絶縁膜上に形成され、銅を含む再配線と、
    　前記再配線上に形成された第２の絶縁膜と、
    　前記第１の絶縁膜中に形成され、前記第１の配線と前記再配線とを接続する第１の接続部と、
    　前記第２の絶縁膜を貫通して前記再配線に達する第２の接続部とを備え、
    　前記第１の接続部は、複数の第１のコンタクトを含み、
    　前記第１のコンタクトにおける前記半導体基板の主面方向の寸法は、前記再配線の膜厚に依存する所定の値以下であることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記所定の値は、前記再配線の膜厚の三倍であることを特徴とする半導体装置。
  3. 　請求項１又は２において、
    　前記複数の第１のコンタクトは、ドット状であることを特徴とする半導体装置。
  4. 　請求項３において、
    　前記複数の第１のコンタクトは、前記第１の接続部の周縁部に配置されていることを特徴とする半導体装置。
  5. 　請求項１において、
    　前記第２の接続部は、前記第１の接続部の上方を避けて前記再配線上に形成され、
    　平面視において前記第１の接続部と前記第２の接続部との間の領域において、前記再配線にスリットが設けられていることを特徴とする半導体装置。
  6. 　請求項１において、
    　前記第２の接続部は、前記第１の接続部の上方を避けて前記再配線上に形成され、
    　前記第１の接続部が形成された領域の上方において、前記再配線は複数に分岐した形状を有することを特徴とする半導体装置。
  7. 　請求項３において、
    　前記複数の第１のコンタクトは、アレイ状に配置されていることを特徴とする半導体装置。
  8. 　請求項１又は２において、
    　前記複数の第１のコンタクトは、ライン形状であることを特徴とする半導体装置。
  9. 　請求項１において、
    　前記第１の接続部が形成された領域における前記第１の配線の下方に、複数の第２の配線が形成されていることを特徴とする半導体装置。
  10. 　請求項９において、
    　前記複数の第２の配線は、電気的な接続に用いられる信号配線と、ダミー配線とを含むことを特徴とする半導体装置。
  11. 　請求項９又は１０において、
    　前記第２の配線よりも下層において、前記第１の接続部の下方の領域及びそれ以外の領域にわたって同一層に、複数の第３の配線が形成されていることを特徴とする半導体装置。
  12. 　請求項１において、
    　前記第２の接続部が形成された領域の下方において、前記第１の配線と同一の層に、第４の配線が形成されていることを特徴とする半導体装置。
  13. 　請求項９又は１０において、
    　前記第２の接続部が形成された領域の下方において、前記第２の配線と同一の層に、第５の配線が形成されていることを特徴とする半導体装置。
  14. 　請求項１において、
    　平面視において、前記第１の接続部と前記第２の接続部とは重複する部分を有することを特徴とする半導体装置。
  15. 　請求項１において、
    　前記第１の絶縁膜は、無機膜であることを特徴とする半導体装置。
  16. 　請求項１において、
    　前記複数の第１のコンタクトと前記第１の絶縁膜との境界部、及び、前記再配線と前記第１の絶縁膜との境界部には、シード層が形成されていることを特徴とする半導体装置。
  17. 　請求項１６において、
    　前記シード層は、前記複数の第１のコンタクトと前記再配線との接続部には形成されていないことを特徴とする半導体装置。
  18. 　請求項１において、
    　前記第２の絶縁膜上に、樹脂材料からなる層は形成されていないことを特徴とする半導体装置。
  19. 　請求項１において、
    　前記第２の接続部は、半田を含む材料により形成された接続端子であることを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3176819A3 (en) * 2015-12-03 2017-06-28 MediaTek Inc. Wafer-level chip-scale package with redistribution layer
EP3217427A1 (en) * 2016-03-11 2017-09-13 MediaTek Inc. Wafer-level chip-size package with redistribution layer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7082019B2 (ja) 2018-09-18 2022-06-07 株式会社東芝 固体撮像装置
CN110299330A (zh) * 2019-05-29 2019-10-01 宁波芯健半导体有限公司 一种晶圆级芯片的封装结构及封装方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438852A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
JP2000058583A (ja) * 1998-08-06 2000-02-25 Fujitsu Ltd 半導体装置
JP2000183214A (ja) * 1998-12-10 2000-06-30 Sanyo Electric Co Ltd チップサイズパッケージ及びその製造方法
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2004281615A (ja) * 2003-03-14 2004-10-07 Casio Comput Co Ltd 半導体装置の製造方法
JP2005251831A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体素子電極パッド構造
JP2012142486A (ja) * 2011-01-05 2012-07-26 Panasonic Corp 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438852A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
JP2000058583A (ja) * 1998-08-06 2000-02-25 Fujitsu Ltd 半導体装置
JP2000183214A (ja) * 1998-12-10 2000-06-30 Sanyo Electric Co Ltd チップサイズパッケージ及びその製造方法
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2004281615A (ja) * 2003-03-14 2004-10-07 Casio Comput Co Ltd 半導体装置の製造方法
JP2005251831A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体素子電極パッド構造
JP2012142486A (ja) * 2011-01-05 2012-07-26 Panasonic Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3176819A3 (en) * 2015-12-03 2017-06-28 MediaTek Inc. Wafer-level chip-scale package with redistribution layer
US9953954B2 (en) 2015-12-03 2018-04-24 Mediatek Inc. Wafer-level chip-scale package with redistribution layer
EP3217427A1 (en) * 2016-03-11 2017-09-13 MediaTek Inc. Wafer-level chip-size package with redistribution layer
US10998267B2 (en) 2016-03-11 2021-05-04 Mediatek Inc. Wafer-level chip-size package with redistribution layer

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