JP2010283035A - 電子部品とその製造方法 - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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Abstract

【課題】バンプを介して配線基板または他の電子部品と接合して積層させる構造の電子部品で、バンプを形成する際のプロセスに由来するバンプの高さの違いを解消できる電子部品の製造方法を提供する。
【解決手段】パッド３１が形成された電子部品の主面上に金属層３３を形成し、金属層３３上にレジストを塗布し、列状に配置されたバンプ形成領域での開口部５２Ｂの径ｒ２は、二次元的に配置されたバンプ形成領域の一部の開口部５２Ａの径ｒ１よりも小さくなるように、リソグラフィ法でパッド３１の形成位置に対応する開口部５２Ａ，５２Ｂを形成し、メッキ法で開口部５２Ａ，５２Ｂ内の金属層３３上にバンプ用金属層３５０を、その厚さが開口部５２Ａ，５２Ｂの径よりも小さくなるように形成し、レジストマスク５１を除去し、バンプ用金属層３５０をマスクとして、エッチング法で金属層３３を除去し、バンプ用金属層３５０をリフローさせてバンプを形成する。
【選択図】図５

Description

本発明は、電子部品とその製造方法に関する。
半導体装置の小型化や高機能化などを実現するために、１つのパッケージ内に複数の半導体素子を積層して封止したパッケージ構造（ＣＯＣ（Chip on Chip）構造）が実用化されている。ＣＯＣパッケージはロジック素子と大容量のメモリ素子とを積層した構造などに応用されており、ＳｉＰ（System in Package）型の半導体装置として実用化が進められている。積層した半導体素子間の接続には、データ伝送速度の高速化などを図るためにフリップチップ接続の適用が検討されている（たとえば、特許文献１参照）。
このような積層型半導体装置として、下面にパッドと半田ボールが設けられた配線基板の上面上に接着剤を介して第１の半導体素子が配置され、第１の半導体素子の上面上にさらに第２の半導体素子が配置される構造のものがある。配線基板の上面の外周部にはランド電極が配置され、第１の半導体素子の上面の外周部に配置された第１のパッドとワイヤボンディングによって接続される。また、第２の半導体素子の下面にはバンプが設けられており、第１の半導体素子の上面に形成された第２のパッドとフリップチップボンディングによって接続される。そして、第１の半導体素子と第２の半導体素子との間はアンダーフィル材によって充填され、さらに配線基板の上面の第１と第２の半導体素子は樹脂封止される。このように、フリップチップ接続によれば半導体素子間の接続距離が短縮されるため、たとえばメモリ素子とロジック素子との間のデータ伝送速度を高速化することができる。
ところで、ＳｉＰ型の半導体装置では、下面に設けられるバンプが数千以上にも上る半導体素子（チップ）が用いられるようになっている。このようなバンプを数千以上も有する半導体素子においてはその厚さが薄くなってきており、チップ自身が有する反りの影響で配線基板または他のチップとの間で接続できないバンプが存在してしまう現象が生じている。そこで、バンプによってフリップチップ接続を行う際に、チップに反りが存在していても、すべてのバンプが接続されるように、チップの面内でバンプの高さを変える技術が提案されている（たとえば、特許文献２参照）。このように、従来、チップの反りなどに基づくフリップチップ接続前のバンプ形成位置の違いに由来するバンプの接続不良を解消する方法について提案されていたが、バンプを形成する際のプロセスに由来するバンプの高さの違いについては特に考慮されていなかった。
特開２００９−３８２６６号公報 特開２００４−３３５６６０号公報
本発明は、バンプを介して配線基板または他の電子部品と接合して積層させる構造の半導体チップなどの電子部品において、バンプを形成する際のプロセスに由来するバンプの高さの違いを解消できる電子部品とその製造方法を提供することを目的とする。
本発明の一態様によれば、配線基板または他の電子部品との間で導電性バンプを介して接続される電子部品の製造方法において、導電性材料からなるパッドと、前記パッドの形成位置以外を覆うパッシベーション膜と、が形成された電子部品の主面上に、金属層を形成する第１の工程と、前記金属層上にレジストを塗布し、リソグラフィ法によって前記パッドの形成位置に対応する開口部を形成する第２の工程と、メッキ法によって、前記開口部内の前記金属層上にバンプ用金属層を形成する第３の工程と、前記レジストを除去する第４の工程と、前記バンプ用金属層をマスクとして、エッチング法によって前記金属層を除去する第５の工程と、リフロー処理によって、前記バンプ用金属層をリフローさせてバンプを形成する第６の工程と、を含み、前記第２の工程では、周囲に他のバンプが均等に配置されている第１のバンプ形成位置での前記開口部の径よりも、周囲に他のバンプが均等に配置されていない第２のバンプ形成位置での前記開口部の径を小さく形成し、前記第３の工程では、前記第２の工程で形成される開口部の径未満の厚さで前記バンプ用金属層を形成することを特徴とする電子部品の製造方法が提供される。
また、本発明の一態様によれば、配線基板または他の電子部品との間で導電性バンプを介して接続される電子部品の製造方法において、中央部に二次元的に配置された第１のバンプ形成領域および周縁部に列状に配置された第２のバンプ形成領域に導電性材料からなるパッドを有し、前記パッドの形成位置以外を覆うようにパッシベーション膜が形成されてなる電子部品の主面上に、金属層を形成する第１の工程と、前記金属層上にレジストを塗布し、リソグラフィ法によって前記パッドの形成位置に対応する開口部を形成する第２の工程と、メッキ法によって、前記開口部内の前記金属層上にバンプ用金属層を形成する第３の工程と、前記レジストを除去する第４の工程と、前記バンプ用金属層をマスクとして、エッチング法によって前記金属層を除去する第５の工程と、リフロー処理によって、前記バンプ用金属層をリフローさせてバンプを形成する第６の工程と、を含み、前記第２の工程では、前記第２のバンプ形成領域での前記開口部の径を、前記第１のバンプ形成領域の少なくとも一部の前記開口部の径よりも小さく形成し、前記第３の工程では、前記第２の工程で形成される開口部の径未満の厚さで、前記バンプ用金属層を形成することを特徴とする電子部品の製造方法が提供される。
さらに、本発明の一態様によれば、所定の機能を有するように素子がチップ上に形成された電子部品において、一方の主面の中央部に二次元的に配置された第１のバンプ形成領域と、前記主面の周縁部に列状に配置された第２のバンプ形成領域と、に形成された導電性材料からなるパッドと、前記パッドの形成位置以外を覆うように前記主面上に形成されたパッシベーション膜と、前記パッド上に形成された金属層と、前記金属層上にメッキ形成された導電性材料からなるバンプと、を備え、前記第２のバンプ形成領域での前記金属層の径は、前記第１のバンプ形成領域の少なくとも一部の前記金属層の径よりも小さいことを特徴とする電子部品が提供される。
本発明によれば、バンプを介して配線基板または他の電子部品と接合して積層させる構造の半導体チップなどの電子部品において、バンプを形成する際のプロセスに由来するバンプの高さの違いを解消できるという効果を奏する。
図１は、本発明の実施の形態による電子部品装置の構成の一例を模式的に示す断面図である。 図２は、第２の半導体素子の電極形成面の一例を模式的に示す図である。 図３は、メッキ処理時のバンプ用金属層とリフロー処理後のバンプの一般的な状態を模式的に示す断面図である。 図４は、メッキ処理時のバンプ用金属層とリフロー処理後のバンプの他の状態を模式的に示す断面図である。 図５は、実施の形態によるメッキ処理時のバンプ用金属層とリフロー処理後のバンプの状態を模式的に示す断面図である。 図６は、実施の形態による電子部品の製造方法の手順の一例を模式的に示す断面図である（その１）。 図７は、実施の形態による電子部品の製造方法の手順の一例を模式的に示す断面図である（その２）。
以下に添付図面を参照して、本発明の実施の形態にかかる電子部品とその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる電子部品の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
図１は、電子部品装置の構成の一例を模式的に示す断面図である。ここでは、電子部品装置としてＳｉＰ型の半導体装置である積層型半導体装置１を例に挙げる。積層型半導体装置１は、インタポーザとして機能する配線基板１０上に、電子部品である第１の半導体素子２０と第２の半導体素子３０とが、順に積層された構造を有する。
配線基板１０は半導体素子を搭載することが可能で、かつ配線網を有するものであればよく、樹脂基板、セラミックス基板、ガラス基板などの各種絶縁基板やシリコンなどの半導体基板に内層配線や表面配線による配線網を設けたものなどが用いられる。樹脂基板を適用した配線基板１０としてはプリント配線板が例示される。
配線基板１０の上面側の中央付近には、第１の半導体素子２０が配置され、外周部には、第１の半導体素子２０と電気的に接続するための接続パッド１１が設けられている。また、配線基板１０の下面側には、はんだバンプなどの外部接続端子１２が設けられている。配線基板１０の上面の外周部に設けられた接続パッド１１と、配線基板１０の下面の外部接続端子１２との間は、配線基板１０に設けられた配線網１３によって、それぞれ電気的に接続される。
第１の半導体素子２０は、配線基板１０の上面側の中央付近の素子搭載部に配置され、接着剤層４１によって接着されている。この第１の半導体素子２０の上面には、電極パッド２１が設けられており、電極パッド２１の形成面（電極形成面）を上方に向けて配線基板１０上に搭載されている。この電極パッド２１は、配線基板１０とは異なり、第１の半導体素子２０の上面の略全面に形成されている。そして、この電極パッド２１は、上面の外周部に形成され、配線基板１０と接続される第１のパッド群２１Ａと、上面の中央部に形成され、第２の半導体素子３０と接続される第２のパッド群２１Ｂと、を有する。第１のパッド群２１Ａはワイヤボンディング部を構成するものであり、第２のパッド群２１Ｂはフリップチップ接続部を構成するものである。第１のパッド群２１Ａは導電性ワイヤ４２を介して配線基板１０の接続パッド１１と電気的に接続される。この導電性ワイヤ４２として、一般的なＡｕ線やＣｕ線などの金属細線が用いられる。
第２の半導体素子３０は、第１の半導体素子２０上に配置され、所定の機能を有するように素子が形成されたデバイスチップからなる。第２の半導体素子３０の下面（主面）側には、図示しないパッドが設けられ、このパッド上にバンプ（はんだバンプ）３５が接続されている。このバンプ３５として、Ｃｕ／Ｓｎなどが用いられる。第２の半導体素子３０のバンプ３５の形成位置を、第１の半導体素子２０の上面に形成された第２のパッド群２１Ｂの形成位置に合わせて、フリップチップ接続して、両者を接続している。また、第１の半導体素子２０と第２の半導体素子３０との間の隙間には、アンダーフィル剤として樹脂４３が充填されている。この樹脂４３には、たとえばエポキシ樹脂、フェノール樹脂、シリコーン樹脂などの熱硬化性樹脂が用いられる。
そして、配線基板１０上に積層、配置された第１と第２の半導体素子２０，３０は、たとえばエポキシ樹脂のような封止樹脂４４で導電性ワイヤ４２などとともに封止されており、これらによって積層型半導体装置１が構成されている。
図２は、第２の半導体素子の電極形成面の一例を模式的に示す図であり、（ａ）は第２の半導体素子の電極形成面の一部断面図であり、（ｂ）は裏面図である。この図２では、バンプをリフロー処理した後の様子を示している。なお、これらの図は、模式的に示した図であり、実際のバンプの個数や配置状態を示すものではない。
図２（ａ）に示されるように、第２の半導体素子３０の主面には、アルミニウムなどの導電性材料からなる所定の形状のパッド３１と、パッド形成位置以外の第２の半導体素子３０の主面全体を覆うシリコン窒化膜などからなるパッシベーション膜３２と、が形成される。パッド３１上およびその周囲のパッシベーション膜３２上には、ＴｉとＣｕの積層膜などからなるバリアメタル層３３と、Ｎｉなどからなるバリア層３４と、が順に積層され、バリア層３４上にはＣｕとＳｎなどからなるバンプ（はんだバンプ）３５が形成されている。バリアメタル層３３のＴｉ膜はパッド３１とＣｕ膜との密着性を高める役割を有し、Ｃｕ膜はバリア用金属層を形成するためのメッキ処理時の通電層の役割を有する。また、バリア層３４は、バンプ３５とバリアメタル層３３との間の相互拡散を防止する役割を有する。
ここで、図２（ｂ）に示されるように、第２の半導体素子３０の主面には、多数のバンプ３５が配置されているが、主面の周縁部近傍の領域ＲDに配置されるバンプ３５はたとえば電源用のバンプであり、主面の中央部付近の領域ＲSに配置されるバンプ３５はたとえば信号用のバンプである。電源用のバンプは、通常は第２の半導体素子３０の主面の外周に沿う１〜２列のバンプ３５によって形成される。また、信号用のバンプは、複数のバンプ３５が二次元的に密集したバンプ群によって構成される。
このバンプ３５には、密の配置形態を有する第１のバンプ３５１と疎の配置形態を有する第２のバンプ３５２の２つの配置の種類がある。密の配置形態を有する第１のバンプ３５１とは、ある１つのバンプ３５に注目したときに、その周囲に規則的に他のバンプ３５が配置されているバンプ３５のことをいう。この第１のバンプ３５１として、たとえば図中の信号用のバンプにおける最外周以外のバンプを例示することができ、図中ではハッチングを付して後述する第２のバンプ３５２と区別して示している。また、第１のバンプ３５１は、バンプ３５の径と隣接するバンプ３５との距離の比が、およそ１対１であるバンプ３５として定義することもできる。
一方の疎の配置形態を有する第２のバンプ３５２とは、ある１つのバンプ３５に注目したときに、その周囲に規則的に他のバンプ３５が配置されていないバンプ３５のことをいう。この第２のバンプ３５２として、たとえば図中の信号用バンプにおける最外周のバンプや電源用のバンプを例示することができる。これらの第２のバンプ３５２は、規則的に配置されたバンプのうち最も外側に配置されるバンプである。また、第２のバンプ３５２は、バンプ３５の径と周囲のバンプ３５のうち隣接する少なくとも１つのバンプとの距離の比が１対２以上であるバンプ３５として定義することもできる。
図３は、メッキ処理時のバンプ用金属層とリフロー処理後のバンプの一般的な状態を模式的に示す断面図である。まず、図３（ａ）に示されるように、バリアメタル層３３上に形成されたレジストマスク５１の第１と第２のバンプ形成用開口部５２Ａ，５２Ｂ内にメッキ法によって、バリア層３４とバンプ用金属層３５０が形成される。メッキ処理では、疎の配置形態を有する第２のバンプ形成用開口部５２Ｂには他の部分よりも電界が強くかかるため、ここで形成されるバンプ用金属層３５０の膜厚ｈ２は、第１のバンプ形成用開口部５２Ａでの膜厚ｈ１よりも厚くなっている。つぎに、レジストマスク５１を除去し、バンプ用金属層３５０をマスクとしてパッド３１形成位置付近以外のバリアメタル層３３を除去した後に、リフロー処理することによって、図３（ｂ）に示されるバンプ３５１，３５２が形成される。
ここでは、図３（ａ）に示されるように、密の配置形態を有する第１のバンプ３５１を形成するための第１のバンプ形成用開口部５２Ａの径ｒ１と、疎の配置形態を有する第２のバンプ３５２を形成するための第２のバンプ形成用開口部５２Ｂの径ｒ２とを、同じ大きさに設定している。このような状態で、リフロー処理を行うと、図３（ｂ）に示されるように、バンプ用金属層３５０の膜厚が厚い第２のバンプ３５２の高さＨ２が、第１のバンプ３５１の高さＨ１よりも高くなる。
この図３（ｂ）に示されるような高さの異なるバンプ３５１，３５２を有する電子部品をフリップチップ接続すると、バンプ３５１，３５２の高さの違いによって、高さの低い第１のバンプ３５１が配線基板や他の電子部品のパッドと接続することができないという事態が発生してしまう。
そこで、本発明者らは、レジストマスクのバンプ形成用開口部の径が異なるが、高さ（厚さ）が同じとなるようにバンプ用金属層を形成し、それをリフロー処理する実験を行った。図４は、メッキ処理時のバンプ用金属層とリフロー処理後のバンプの他の状態を模式的に示す断面図である。図４（ａ）に示されるように、各バンプ形成用開口部の径を、１５，１６，１７，１８，１９，２０μｍとし、高さをいずれも１０μｍとしたバンプ用金属層３５０を形成する。そして、これをリフロー処理したところ、図４（ｂ）に示されるように、バンプ形成用開口部の径が小さいほどリフロー処理後のバンプ３５の高さが低くなることを見出した。
ただし、上記のような現象が生じるのは、バンプ用金属層３５０の厚さｈがバンプ形成用開口部の径ｒ未満の場合に限られる。これは、バンプ用金属層３５０の厚さｈがバンプ形成用開口部の径ｒ以上になると、リフロー処理によって表面積が最小の球状に近づくようにより横方向に広がる傾向があるからである。その結果、バンプ形成用開口部の径が大きなバンプ用金属層３５０の方が、リフロー処理後にバンプ形成用開口部の径が小さなバンプ用金属層３５０よりも低くなってしまう可能性があり、図４（ｂ）に示されるような結果が得られるとは限らない場合がある。また、リフロー処理によってバンプが球となるように横方向に広がってしまうと、隣接するバンプとの接触の虞を排除するためのマージンが必要となり、微細化を阻む要因となる。そのため、この実施の形態では、バンプ用金属層３５０の厚さｈをバンプ形成用開口部の径ｒ未満としている。
以上より、バンプ用金属層３５０の厚さｈがバンプ形成用開口部の径ｒ未満である状態を保ちつつ、バンプ形成用開口部の径が小さい方のバンプ用金属層３５０の厚さを、バンプ形成用開口部の径が大きい方のバンプ用金属層３５０の厚さよりも厚くしていけば、リフロー処理後の２つのバンプの高さが等しくなる場合が存在することになる。そこで、この実施の形態では、バンプ用金属層３５０の厚さｈがバンプ形成用開口部の径ｒ未満である条件を満たすとともに、第２のバンプ形成用開口部５２Ｂの開口径を第１のバンプ形成用開口部５２Ａの開口径よりも小さくしている。図５は、実施の形態によるメッキ処理時のバンプ用金属層とリフロー処理後のバンプの状態を模式的に示す断面図である。図５（ａ）に示されるように、疎の配置形態を有する第２のバンプ形成用開口部５２Ｂの開口径ｒ２を、密の配置形態を有する第１のバンプ形成用開口部５２Ａの開口径ｒ１よりも小さくしている。また、メッキ処理時には、上記したように、第２のバンプ形成用開口部５２Ｂには、第１のバンプ形成用開口部５２Ａよりも強い電界がかかるので、形成されるバンプ用金属層３５０の厚さｈ２は、第１のバンプ形成用開口部５２Ａでのバンプ用金属層３５０の厚さｈ１よりも厚くなる。この厚さは、たとえば図３（ａ）での第２のバンプ形成用開口部５２Ｂで形成されるバンプ用金属層３５０の厚さｈ２と同じである。これによって、図３（ａ）の場合の第２のバンプ形成用開口部５２Ｂと比べて、高さｈ２が同じで開口部の径ｒ２が小さくなっているので、リフロー処理後の第２のバンプ３５２の高さは、図５（ｂ）に示されるように、第１のバンプ３５１とほぼ同じ高さとなり、バンプ３５間のばらつきが緩和されるようになる。
つまり、図２において、第２のバンプ３５２のバリアメタル層３３の径を、第１のバンプ３５１のバリアメタル層３３の径よりも小さく形成している。たとえば、第１のバンプ３５１のバリアメタル層３３の径は２０μｍであり、第２のバンプ３５２のバリアメタル層３３の径は１８μｍである。このように、疎の配置形態を有する第２のバンプ３５２のバリアメタル層３３の径を、密の配置形態を有する第１のバンプ３５１のバリアメタル層３３の径よりも小さくすることによって、リフロー処理後の各バンプ３５の高さを略同じ高さに制御することができる。
つぎに、このような電子部品の製造方法について説明する。図６〜図７は、この実施の形態による電子部品の製造方法の手順の一例を模式的に示す断面図である。まず、図示しない電界効果型トランジスタや配線などを形成したシリコン基板などの基板１０１の主面上に、アルミニウム膜を形成し、フォトリソグラフィ技術とエッチング技術によって所定形状のパッド３１を形成する。また、パッド３１が形成された主面上には、ＣＶＤ（Chemical Vapor Deposition）法などの成膜法によってシリコン窒化膜などのパッシベーション膜３２を形成する。そして、フォトリソグラフィ技術とエッチング技術によって、パッド３１の形成位置のみパッシベーション膜３２が除去され、パッド３１の表面が露出される状態となる（図６（ａ））。
ついで、パッド３１とパッシベーション膜３２上に、バリアメタル層３３を形成する（図６（ｂ））。たとえば、バリアメタル層３３として、２００ｎｍのＴｉ膜と３００ｎｍのＣｕ膜を、スパッタ法や蒸着法などの成膜法によって形成する。
その後、バリアメタル層３３上に、レジストを塗布し、フォトリソグラフィ技術によって、バンプ形成位置にバンプ形成用開口部５２Ａ，５２Ｂを設けるように露光、現像を行ってレジストマスク５１を形成する（図６（ｃ））。このとき、第２のバンプ３５２（信号用のバンプ形成領域ＲSの最外周のバンプと電源用のバンプ形成領域ＲDのバンプ）の形成位置に対応する開口部（第２のバンプ形成用開口部）５２Ｂの開口径ｒ２は、第１のバンプ３５１（信号用のバンプ形成領域ＲSのうち最外周以外のバンプ）の形成位置に対応する開口部（第１のバンプ形成用開口部）５２Ａの開口径ｒ１よりも所定の量だけ小さくされる。たとえば、第１のバンプ形成用開口部５２Ａの開口径ｒ１が２０μｍの場合には、第２のバンプ形成用開口部５２Ｂの開口径ｒ２は１８μｍとする。
ついで、たとえば電解メッキ法によって、メッキ処理溶液中でバリアメタル層３３のＣｕ膜に通電し、レジストマスク５１の各バンプ形成用開口部５２Ａ，５２Ｂ内のバリアメタル層３３上にバリア層３４と、バンプとなるバンプ用金属層３５０を順に形成する（図６（ｄ））。ここでは、バリア層３４として５〜６μｍのＮｉ膜を形成し、バンプ用金属層３５０として０．３５〜０．５０μｍのＣｕ膜と６〜７μｍのＳｎ膜を順に形成する。このとき、バリア層３４とバンプ用金属層３５０の膜厚が所定の厚さとなるように、メッキ処理時間が制御される。また、この実施の形態では、バンプ形成用開口部５２Ａ，５２Ｂの径よりも形成するバンプ用金属層３５０の厚さが薄い場合を対象としている。
その後、アッシングなどによってレジストマスク５１を除去し（図６（ｅ））、バンプ用金属層３５０をマスクとして、エッチング法によってバンプ用金属層３５０が形成されていない領域のバリアメタル層３３を除去する（図７（ａ））。
ついで、バンプ用金属層３５０を被覆するように図示しないフラックスを塗布し、窒素リフロー炉で熱処理しバンプ用金属層３５０を溶融してバンプ３５１，３５２を形成する（図７（ｂ））。その後、フラックスをたとえばグリコールエーテル系の有機溶剤で除去することで、基板１０１の主面上に形成されたすべてのバンプ３５１，３５２の高さが揃った電子部品を得ることができる。
その後は、たとえば基板１０１をダイサーでダイシングしてデバイスチップとし、配線基板または他の電子部品と重ねて、加熱しながら圧力を加えることで、フリップチップ接続された電子部品が得られる。
なお、上述した説明では、バリア層３４を電解メッキ法によってレジストマスク５１のバンプ形成用開口部５２Ａ，５２Ｂ内に形成したが、バリアメタル層３３を形成した直後でレジストマスク５１を形成する前に、スパッタ法や蒸着法などの方法でバリア層３４をバリアメタル層３３上に形成してもよい。
さらに、上述した説明では、積層型半導体装置を構成する半導体素子（半導体チップ）を電子部品として例に挙げて説明したが、本発明はこれに限定されるものではなく、メッキ形成されたバンプ用金属層３５０をリフロー処理してバンプ３５を形成する構造の電子部品全般に本発明を適用することができる。
また、上述した説明では、バンプ形成用開口部の径を２段階とした場合を示したが、３段階以上としてもよい。
この実施の形態によれば、疎の配置形態を有する第２のバンプ形成用開口部５２Ｂの開口径ｒ２を、密の配置形態を有する第１のバンプ形成用開口部５２Ａの開口径ｒ１よりも小さくして、メッキ処理によってバンプ用金属層３５０を形成した。これによって、従来では、電界が強くかかる疎の配置形態を有するバンプ形成用開口部で、他の位置よりもバンプ用金属層３５０が厚く形成されてしまうことによって発生していたリフロー処理後のバンプの高さのばらつきを抑えることができる。つまり、電子部品にバンプ３５を形成する際のプロセスに由来するバンプ３５の高さの違いを解消でき、配線基板や他の電子部品との接続において良好なロバスト性を提供できるという効果を有する。また、バンプ用金属層３５０をリフロー処理してバンプ３５とする際に、バンプ３５の横方向への広がりを抑えることができるので、電子部品の微細化にも効果がある。
１…積層型半導体装置、１０…配線基板、１１…接続パッド、１２…外部接続端子、１３…配線網、２０…第１の半導体素子、２１…電極パッド、２１Ａ…第１のパッド群、２１Ｂ…第２のパッド群、３０…第２の半導体素子、３１…パッド、３２…パッシベーション膜、３３…バリアメタル層、３４…バリア層、３５…バンプ、４１…接着剤層、４２…導電性ワイヤ、４３…樹脂、４４…封止樹脂、５１…レジストマスク、５２Ａ…第１のバンプ形成用開口部、５２Ｂ…第２のバンプ形成用開口部、１０１…基板、３５０…バンプ用金属層、３５１…第１のバンプ、３５２…第２のバンプ。

Claims (5)

  1. 配線基板または他の電子部品との間で導電性バンプを介して接続される電子部品の製造方法において、
    導電性材料からなるパッドと、前記パッドの形成位置以外を覆うパッシベーション膜と、が形成された電子部品の主面上に、金属層を形成する第１の工程と、
    前記金属層上にレジストを塗布し、リソグラフィ法によって前記パッドの形成位置に対応する開口部を形成する第２の工程と、
    メッキ法によって、前記開口部内の前記金属層上にバンプ用金属層を形成する第３の工程と、
    前記レジストを除去する第４の工程と、
    前記バンプ用金属層をマスクとして、エッチング法によって前記金属層を除去する第５の工程と、
    リフロー処理によって、前記バンプ用金属層をリフローさせてバンプを形成する第６の工程と、
    を含み、
    前記第２の工程では、周囲に他のバンプが均等に配置されている第１のバンプ形成位置での前記開口部の径よりも、周囲に他のバンプが均等に配置されていない第２のバンプ形成位置での前記開口部の径を小さく形成し、
    前記第３の工程では、前記第２の工程で形成される開口部の径未満の厚さで前記バンプ用金属層を形成することを特徴とする電子部品の製造方法。
  2. 前記バンプが所定の間隔で二次元的に配置されているバンプ群を構成する場合に、前記第２の工程では、最外周のバンプ形成位置を前記第２のバンプ形成位置とし、最外周以外のバンプ形成位置を前記第１のバンプ形成位置として、前記開口部を形成することを特徴とする請求項１に記載の電子部品の製造方法。
  3. 前記バンプが１列または２列に所定の間隔で一方向に配置されているバンプ群を構成する場合に、前記第２の工程では、前記１列または２列に配置されるバンプ形成位置を前記第２のバンプ形成位置として、前記開口部を形成することを特徴とする請求項１または２に記載の電子部品の製造方法。
  4. 配線基板または他の電子部品との間で導電性バンプを介して接続される電子部品の製造方法において、
    中央部に二次元的に配置された第１のバンプ形成領域および周縁部に列状に配置された第２のバンプ形成領域に導電性材料からなるパッドを有し、前記パッドの形成位置以外を覆うようにパッシベーション膜が形成されてなる電子部品の主面上に、金属層を形成する第１の工程と、
    前記金属層上にレジストを塗布し、リソグラフィ法によって前記パッドの形成位置に対応する開口部を形成する第２の工程と、
    メッキ法によって、前記開口部内の前記金属層上にバンプ用金属層を形成する第３の工程と、
    前記レジストを除去する第４の工程と、
    前記バンプ用金属層をマスクとして、エッチング法によって前記金属層を除去する第５の工程と、
    リフロー処理によって、前記バンプ用金属層をリフローさせてバンプを形成する第６の工程と、
    を含み、
    前記第２の工程では、前記第２のバンプ形成領域での前記開口部の径を、前記第１のバンプ形成領域の少なくとも一部の前記開口部の径よりも小さく形成し、
    前記第３の工程では、前記第２の工程で形成される開口部の径未満の厚さで、前記バンプ用金属層を形成することを特徴とする電子部品の製造方法。
  5. 所定の機能を有するように素子がチップ上に形成された電子部品において、
    一方の主面の中央部に二次元的に配置された第１のバンプ形成領域と、前記主面の周縁部に列状に配置された第２のバンプ形成領域と、に形成された導電性材料からなるパッドと、
    前記パッドの形成位置以外を覆うように前記主面上に形成されたパッシベーション膜と、
    前記パッド上に形成された金属層と、
    前記金属層上にメッキ形成された導電性材料からなるバンプと、
    を備え、
    前記第２のバンプ形成領域での前記金属層の径は、前記第１のバンプ形成領域の少なくとも一部の前記金属層の径よりも小さいことを特徴とする電子部品。
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