JP6464762B2

JP6464762B2 - 半導体パッケージ基板、および半導体パッケージと、半導体パッケージ基板の製造方法、および半導体パッケージの製造方法

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Publication number: JP6464762B2
Application number: JP2015006564A
Authority: JP
Inventors: 石井　智之; 智之石井
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2015-01-16
Filing date: 2015-01-16
Publication date: 2019-02-06
Anticipated expiration: 2035-01-16
Also published as: JP2016134417A

Description

本発明は、半導体パッケージに関する。

半導体チップとマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザなどと呼ばれる。

また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。

一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は半導体チップの端子面を基板側の端子面に配置することにより多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。

しかし、フリップチップ実装後には、半導体チップと半導体パッケージ基板ははんだなどの微小な金属のみで保持されており、半導体パッケージが高低温の環境下では半導体チップとパッケージ基板の線膨張係数の差によりはんだバンプに応力が集中し、はんだのクラックや基板の界面剥離が発生し、半導体パッケージの故障に繋がるおそれがある。

そこで従来から、半導体チップと基板の空隙部にアンダーフィルと呼ばれる樹脂を毛細管現象を利用して流し込み、はんだバンプの応力を緩和し、接続信頼性を確保している。

図３は従来の半導体パッケージの構成図である。フリップチップ実装方式を用いた構造の例である。半導体チップ１と半導体パッケージ基板２がはんだバンプ３を介して接合されている。

図４は半導体パッケージ基板の構成図である。半導体パッケージ基板の中心部にはガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材５を形成している。またコア基材の上下に配線パターン６、絶縁樹脂７の順に積層されている。さらに各配線パターン層の導通のため、コア層およびビルドアップ層にスルーホール電極８またはビア９を設けている。

また、最上部または最下部の絶縁樹脂層上にはソルダーレジスト１１が形成され、ソルダーレジストがない部分は電極パッド１０が形成されている。

図５は、半導体パッケージ製造において、従来のアンダーフィル挿入の工程を示す図である。半導体チップ１と半導体パッケージ２基板を互いに接続端子を有する面を向かい合わせる（図５(a)）。次に、はんだが溶融する温度まで加熱し、互いのはんだバンプ３を接合する（図５(b)）。その後アンダーフィル４を一辺から半導体チップと半導体パッケージ基板の間に挿入する（図５(c)）。

図６は従来のアンダーフィル挿入時の浸透の仕方を説明する図である。半導体パッケージ基板２の実装領域１２の下方にアンダーフィル４を配置する。この時アンダーフィルの浸透速度は半導体チップ外周部Ａのほうが半導体チップ直下部Ｂよりも速い。

そのため時間が経過すると半導体外周部のアンダーフィルが先に挿入側と反対側Ｃに達し、その後半導体チップ直下部Ｄに回り込み、半導体チップと半導体パッケージ基板間の空隙内の空気の逃げ場が無くなり、実装領域上部にボイド１３が発生する。

アンダーフィル内にボイドが存在するとはんだバンプに発生する応力を緩和できず、はんだのクラックやパッド部の剥離が発生し、接続信頼性の低下に繋がるおそれがある。

これらの問題の解決案として、半導体パッケージ基板側にアンダーフィルの流れ速度調整の溝を形成することが提案されている（例えば、特許文献１参照）。この方法は半導体パッケージの実装領域付近に溝を形成することにより、アンダーフィル流れ速度を均一にして、ボイドの発生を防止することができる。しかしながら、この方法では半導体チップサイズが大きくなるにつれて、溝の形状が大きくなり、それに伴いアンダーフィルのはみ出し量が増え、配線設計に制約がでるおそれがある。

また、アンダーフィルを挿入後に実装領域外周部には半導体チップ外周部と半導体パッケージ基板間にアンダーフィルの表面にフィレット１４が形成される。しかしながら、高低温環境下ではフィレットと半導体パッケージ基板上のソルダーレジスト間の線膨張係数差により界面に応力が発生し、ソルダーレジストの剥離やソルダーレジスト直下の配線が断線するおそれがある。

特開２００６−３４４８２２号公報

本発明は、以上の事情の下になされ、半導体パッケージ製造の内、アンダーフィル挿入時のボイドの発生を防止し、配線パターン設計の制約を軽減し、さらに高低温環境下においてフィレット部の半導体パッケージ基板の剥離や断線を防止する製造方法を提供することを目的とする。

本発明の一態様は、
パターン配線および絶縁樹脂を積層した半導体パッケージ基板において、半導体チップとの実装面のソルダーレジスト上の実装領域の外周部にアンダーフィルの浸透速度調整部位を有し、前記アンダーフィルの浸透速度調整部位は、高さ１０〜１００μｍの範囲で、幅がアンダーフィル挿入時に形成されるフィレットの幅よりも長い凸状の枠を有することを特徴とする半導体パッケージ基板。

また、本発明の別の一態様は、パターン配線および絶縁樹脂を積層した半導体パッケージ基板において、半導体チップとの実装面のソルダーレジスト上の実装領域の外周部に、高さ１０〜１００μｍの範囲で、幅がアンダーフィル挿入時に形成されるフィレットの幅よりも長い凸状の枠であるアンダーフィルの浸透速度調整部位を有することを特徴とする請求項１記載の半導体パッケージ基板の製造方法。

本発明により、半導体パッケージ製造の内、アンダーフィル挿入時のボイドの発生を防止し、配線パターン設計の制約を軽減し、さらに高低温環境下においてフィレット部の半導体パッケージ基板の剥離や断線を防止することができる。

本発明の実施例における半導体パッケージの製造工程を示す図である。本発明の実施例におけるアンダーフィルの浸透の仕方を説明する図である。従来の半導体パッケージの構造を示す断面図である。従来の半導体パッケージ基板の構造を示す図である。従来の半導体パッケージの製造工程を示す図である。従来のアンダーフィルの浸透の仕方を説明する図である。

以下に本発明による半導体パッケージの製造方法を、その実施の形態に基づいて説明するが、本発明はこれに限定されるわけではない。

図１は本発明における半導体パッケージの製造工程を示す断面図である。半導体パッケージ基板２はコア基材、コア基材の両面に形成されたビア、ランド、その両面に配線パターンを有している（不記載）。なお、コア基材には各配線パターンを接続するために厚み方向にスルーホール電極を有している。また、配線パターン上には絶縁樹脂を積層したビルドアップ層を有している（不記載）。言い換えると、コア基材には少なくとも２層以上の絶縁樹脂が積層され、これら絶縁樹脂の間または絶縁樹脂の表面に配線パターンが形成されている。配線パターンは２層以上であってもよい。

ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂と配線パターンを有する。絶縁樹脂は例えばエポキシ系、ポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターンは例えば銅を用いる。なお、各層の配線パターンはビアにより相互に電気的に接続されている。

さらに、最上層、最下層の配線パターンには電気信号を外部に接続するために電極パッドが形成されている。また、最表面には電極パッド上に開口するようにソルダーレジストが形成される。つまり、ソルダーレジストは、電極パッドが露出する開口部を有する。なお、ソルダーレジストの材料は例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。

その後電極パッド上にはんだバンプを印刷法やはんだボール振込み法などを用いてはんだバンプを形成する。

次にアンダーフィルの浸透速度調整部位１５を形成する。浸透速度調整部位１５とはんだバンプとは、どちらを先に形成してもよい。また、図２は本発明の実施例におけるアンダーフィル挿入時の浸透の仕方の説明図である。半導体パッケージ基板の実装領域１２のソルダーレジスト上に実装領域を取り囲むように枠状の樹脂層を形成する。以下、この枠状の樹脂層を、必要に応じて、浸透速度調整部位と呼ぶこととする。浸透速度調整部位の厚さは実装後のはんだのスタンドオフ、すなわち高さ、の5割以上が好ましく、一般的なはんだのスタンドオフを考慮すると、１０〜１００μｍが好ましい。また浸透速度調整部位を半導体パッケージ基板に垂直に切断した時の、各切断部分の断面形状は矩形が好ましい。

また、浸透速度調整部位の幅は従来のアンダーフィル挿入時に形成されるフィレット幅よりも長くする。さらに浸透速度調整部位の配置場所は半導体パッケージ基板の実装領域の最外周のはんだバンプと接しない程度に近づける(図１(a)参照)。

また、この枠状の樹脂層（浸透速度調整部位１５）の線膨張係数はアンダーフィルよりも小さく、半導体パッケージ基板のソルダーレジストより大きくする。材料としては例えばエポキシ樹脂が挙げられる。

また、アンダーフィル配置位置にはアンダーフィル挿入部が形成できるように浸透速度調整部位の幅は前記半導体チップの下に配置されず、半導体チップと半導体パッケージ基板間にアンダーフィルが十分に浸透できる幅（図１（ｂ）参照）にする。これにより、アンダーフィル配置位置からスムーズにアンダーフィルが周囲に浸透する。

浸透速度調整部位の形成方法としては、予めフォルム材料を枠形状に裁断し、半導体パッケージに接着する。その他の方法としてスクリーン印刷法や写真法を用いてソルダーレジスト上に浸透速度調整部位を形成しても良い。

その後、半導体パッケージ基板上にフラックスを塗布した後フリップチップ実装を行い、半導体チップと電気的に接続される(図１(c)参照)。

次にはんだバンプの空隙にアンダーフィルを挿入する。まず、アンダーフィル樹脂を実装領域１２の下方に配置する(図１(a)参照)。その後毛細管現象によりアンダーフィルははんだバンプの空隙に挿入される。このとき、実装領域の外周付近は浸透速度調節部位１５（枠状の樹脂層）により、半導体チップとの空隙が狭くなっている(図１(c)参照)。

図２（b）に示すように、空隙が狭くなることでアンダーフィルの浸透速度Ａ’は調整部位がない時よりも低下し、実装領域中央部の浸透速度Ｂ’の方が早くなる。そのため、実装領域中央部の方がアンダーフィルを配置位置から対向側に達するまでの時間が早くなりＣ’、中央部が達した後に外周付近に回りこむためＤ’、アンダーフィルの回り込みによるボイドの発生を防止できる。

さらに、実装領域外周付近にはフィレット１４が形成されるが、本発明における半導体パッケージの製造方法ではフィレットが浸透速度調整部位上に形成される(図１(d)参照)。

これにより半導体チップと浸透速度調整部位の距離が半導体チップと半導体パッケージ基板上のソルダーレジスト間よりも短くなるため、フィレットを形成する体積も減少する。よってフィレット長も短くなり、フィレットによるアンダーフィルのはみ出しを軽減することができる。これらの作用により、配線パターン設計の制約を軽減することができる。

ここで、高低温環境下ではフィレットと半導体パッケージ基板上のソルダーレジスト間の線膨張係数差により界面に応力が発生し、ソルダーレジストの剥離やソルダーレジスト直下の配線が断線するおそれがある。

本発明の半導体パッケージの製造方法においては浸透速度調整部位の線膨張係数はアンダーフィルよりも小さく、ソルダーレジストより大きいため、各界面の線膨張係数差を小さくすることで発生する応力を抑制することができる。そのようにしてソルダーレジストの剥離や配線の断線を防止することができる。

以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。

＜実施例＞
半導体パッケージ基板として、コア基材上に絶縁層にフィラーを添加したエポキシ系樹脂を用い、配線層として銅を用い、配線層が３層形成された多層ビルドアッププリント配線板を用いた。また、半導体素子接合部にはんだボール搭載法により、０．１５０ｍｍピッチのはんだバンプを形成している。また、プリント配線板の大きさは４０ｍｍ角、厚さは０．８５ｍｍである。また厚さ０．７２５ｍｍ、０．１５０ｍｍピッチのはんだバンプを有する外形２０ｍｍ角の半導体チップを用意した。

次に半導体パッケージ基板の実装領域の外周付近にエポキシ樹脂を硬化させた幅１ｍｍ、厚さ８０μｍの枠状の浸透速度調整部位を積層した。なお、アンダーフィル配置位置には幅を０．５ｍｍとし、浸透速度調整部位が半導体チップの下に配置されないようにすることで、配置後スムーズに浸透できるようにした。積層方法しては接着剤を浸透速度調整部位裏面に塗布し半導体パッケージ基板のソルダーレジスト上に形成した。

次に、半導体パッケージ基板にディスペンサを用いてフラックスを半導体チップ接続範囲にスプレー塗布した。その後マウンターを用いて半導体チップの端子面を半導体パッケージ基板の実装領域に配置した。

その後、最高温度が２６０℃となるようなリフロー炉を用いて、半導体パッケージ基板と半導体チップを接合した。

その後、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルカリ系溶剤を用いた。

プレベークを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行った。その後、ディスペンサを用いて接合された半導体チップと半導体パッケージ基板の間にナミックス社製のエポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、挿入方法はＩパターンでアンダーフィル配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は１６５℃、２時間とした。

その後、半導体チップを接合し、アンダーフィル樹脂を挿入した状態で超音波映像装置（ＳＡＴ）を用いてアンダーフィル内のボイドの有無の検査を行った。検査の結果、アンダーフィル内にボイドは見られなかった。

また、半導体パッケージに熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、フィレット付近の剥離の有無を観測した。検査の結果、フィレット付近に各層での剥離は見られなかった。

＜比較例＞
また、半導体パッケージ基板に浸透速度調整部位を形成しない基板を用いて、図５に示す従来の半導体パッケージの製造工法で作製した。

作製した半導体パッケージを超音波映像装置（ＳＡＴ）を用いてアンダーフィル内のボイドの有無の検査を行った。検査の結果、アンダーフィル配置位置に対して反対側にボイドが観測された。

また、作製した半導体パッケージに熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、フィレット付近の剥離の有無を観測した。検査の結果、フィレット付近のソルダーレジストの剥離が観測された。

比較例に対して実施例では、本発明の構造を用いることでアンダーフィルの回り込みによるボイドの発生を防止でき、ソルダーレジストの剥離や配線の断線に対する信頼性も確保されたことを確認した。

本実施例によると、半導体パッケージ基板の実装領域外周部にアンダーフィルの浸透速度調整部位を形成することにより、アンダーフィル挿入時に半導体チップ外周部の浸透速度を低減させることで回り込みを防止しアンダーフィルボイドを防止することができる。また、実装領域外周部に浸透速度調整部位を形成することで従来よりもフィレット幅を低減し、配線パターン設計の制約を軽減することができる。また、浸透速度調整部位の幅をアンダーフィル挿入時に形成するフィレット幅よりも長くすることで浸透速度調整部位上にフィレットを形成することができる。さらに、調整部位の線膨張係数をアンダーフィルよりも小さく、ソルダーレジストより大きくすることでフィレットとソルダーレジストの線膨張係数の差を小さくできる。これにより半導体パッケージ基板とフィレット界面に発生する応力を緩和することができ、ソルダーレジストの剥離や配線の断線を抑制することができる。

１…半導体チップ
２…半導体パッケージ基板
３…はんだバンプ
４…アンダーフィル
５…コア基材
６…配線パターン
７…絶縁樹脂
８…スルーホール電極
９…ビア
１０…電極パッド
１１…ソルダーレジスト
１２…実装領域
１３…ボイド
１４…フィレット
１５…浸透速度調整部位

Claims

パターン配線および絶縁樹脂を積層した半導体パッケージ基板において、半導体チップとの実装面のソルダーレジスト上の実装領域の外周部にアンダーフィルの浸透速度調整部位を有し、
前記アンダーフィルの浸透速度調整部位は、前記実装領域を取り囲むように形成された凸状の枠であり、高さ１０〜１００μｍの範囲で、幅がアンダーフィル挿入時に形成されるフィレットの幅よりも長く、なおかつ、前記凸状の枠の一部が半導体チップの下に配置することを特徴とする半導体パッケージ基板。
前記アンダーフィルの浸透速度調整部位におけるアンダーフィル配置位置には、前記凸状の枠は前記半導体チップの下に配置されず、前記アンダーフィル配置位置以外の枠の幅よりも狭いアンダーフィル挿入部を有することを特徴とする請求項１に記載の半導体パッケージ基板。
前記凸状の枠の線膨張係数は前記アンダーフィルの線膨張係数よりも小さく、前記ソル
ダーレジストの線膨張係数より大きいことを特徴とする請求項１及び２に記載の半導体パッケージ基板。
請求項１乃至３の何れか１項に記載の半導体パッケージ基板と、
電極パッドを介して、前記半導体パッケージ基板と接続している前記半導体チップと、前記半導体パッケージ基板と前記半導体チップとの間に挿入されたアンダーフィルを含む、半導体パッケージ。
請求項４に記載の半導体パッケージにおいて、
前記フィレットの長さが最短となる構造、つまり前記アンダーフィルが半導体チップの電極パッド形成面の外周部まで形成されていることを特徴とする半導体パッケージ。
パターン配線および絶縁樹脂を積層した半導体パッケージ基板において、半導体チップとの実装面のソルダーレジスト上の実装領域の外周部に、高さ１０〜１００μｍの範囲で、幅がアンダーフィル挿入時に形成されるフィレットの幅よりも長い凸状の枠であるアンダーフィルの浸透速度調整部位を有することを特徴とする請求項１に記載の半導体パッケージ基板の製造方法。
前記アンダーフィルの浸透速度調整部位におけるアンダーフィル配置位置には、前記凸状の枠は前記半導体チップの下に配置されず、前記アンダーフィル配置位置以外の枠の幅よりも狭いアンダーフィル挿入部を有することを特徴とする請求項２に記載の半導体パッケージ基板の製造方法。
前記半導体パッケージ基板と、
前記電極パッドを介して、前記半導体パッケージ基板と接続している前記半導体チップと、前記半導体パッケージと前記半導体チップとの間に挿入されたアンダーフィルを含む、請求項４または５に記載の半導体パッケージの製造方法。