JP4916241B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4916241B2
JP4916241B2 JP2006205463A JP2006205463A JP4916241B2 JP 4916241 B2 JP4916241 B2 JP 4916241B2 JP 2006205463 A JP2006205463 A JP 2006205463A JP 2006205463 A JP2006205463 A JP 2006205463A JP 4916241 B2 JP4916241 B2 JP 4916241B2
Authority
JP
Japan
Prior art keywords
connection terminal
wiring
solder
wiring board
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006205463A
Other languages
English (en)
Other versions
JP2008034570A (ja
Inventor
勇 青倉
敏行 福田
行俊 太田
啓司 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2006205463A priority Critical patent/JP4916241B2/ja
Priority to US11/826,673 priority patent/US7728429B2/en
Priority to CNA2007101384263A priority patent/CN101114630A/zh
Publication of JP2008034570A publication Critical patent/JP2008034570A/ja
Application granted granted Critical
Publication of JP4916241B2 publication Critical patent/JP4916241B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

本発明は、半導体装置及びその製造方法に関し、特に半田突起電極を形成した半導体素子（以下、ＩＣチップとよぶ）と配線基板とからなる半導体装置及びその製造方法に関するものである。
半導体装置の多機能化、高速化に伴い、外部回路との接続を行うＩＣチップの電極パッド（以下ＩＣパッドとよぶ）の数が増大しており、ＩＣチップの周縁部にＩＣパッドを形成してワイヤを介して外部回路と接続するワイヤボンディング方式では限界となってきている。そこで、ＩＣチップのサイズをできるだけ小さくしながらＩＣパッド数を増大させるために、バンプ（突起電極）を介して外部回路と接続するフリップチップ方式が採用されるようになっている。
しかしＩＣパッド数の多いＩＣチップを電子機器のマザーボード（実装基板）にフリップチップ方式で実装する場合、ＩＣパッドのパッドピッチにマザーボードのランドピッチを合致させる必要があるため、マザーボードに微細配線が形成可能な高価な配線基板を用いなければならず、経済的でない。
そのため、ＩＣパッドのパッドピッチと安価なマザーボードの配線ルールとの中間の配線ルールで作成された樹脂基板（例えば、ビルドアップ配線基板）やセラミック配線基板を中間基板（インターポーザー）として用いることで、配線ルールの緩和を図っている。インターポーザーは、ＩＣチップのＩＣパッド（実際にはその上に形成されたバンプ）とマザーボードの実装ランドとの半田接続部にかかる熱応力、つまりＩＣチップとマザーボードとの線膨張係数の差により生じる熱応力を緩和するという役目も担っている（例えば、特許文献１、特許文献２参照）。
しかし樹脂配線基板においては、アディティブ法と呼ばれるめっき技術を用いて配線を形成しており、ベース基板の平坦度の観点から配線ピッチに限界がある。セラミック配線基板においては、導電ペーストによる印刷法にて配線を形成しているので、微細配線を形成することができない。
そのため、ＩＣパッドのさらなる狭ピッチ化に対応するために、シリコン配線基板を第１のインターポーザーとして用いてＩＣパッドのピッチを広げ、第２のインターポーザー（例えば、樹脂配線基板）に接続することが提案されている。
しかしシリコン配線基板は蒸着等によって配線を形成するため、配線の断面積を大きくすることができず、高速信号あるいは大電流のＩＣチップと外部回路との間のインターポーザーとして用いるには、接続配線の配線抵抗が課題となっている。
これに対処するものとして、出力用信号線等の比較的大電流の流れる配線層上に低融点金属層を一体に形成する構造が提案されている（例えば、特許文献３参照）。図７に示すように、シリコン配線基板１０１のアルミ配線１０２などの選択した配線の上に蒸着プロセスで低融点金属層１０３を形成し、その低融点金属層１０３を溶融させて表面張力により盛り上げて一体化させることで、配線断面積を増大するというものである。図示したように低融点金属層１０３部分の断面形状は半円状となる。
特開平９−６４２３６号公報 特開２００１−１０２４９２号公報 特開昭６１−１９４７４４号公報
しかしながら、配線層上に低融点金属層を一体に形成する上記の構造は、配線の断面積を増大できるものの、狭ピッチ配線の場合には配線自体の幅を狭くする必要があるため、その上に低融点金属層を盛り上げても大きな断面積を持たせることは困難である。
本発明は、上記問題に鑑み、半田突起電極を形成した半導体素子を搭載する配線基板を狭ピッチでも低抵抗な配線を有するものとして半導体装置を構成することを目的とする。
上記課題を解決するために、本発明の半導体装置は、半田突起電極が電極パッド上に形成された半導体素子と、前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子およびその上に形成された半田外部接続電極、および基板面に形成された溝部内に設けられ前記内部接続端子と外部接続端子を接続している導体配線を有した配線基板とを備え、前記導体配線は、半導体素子近傍となる位置に幅広部を有することを特徴とする。
また本発明の半導体装置は、半田突起電極が電極パッド上に形成された半導体素子と、前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子、および基板面に形成された溝部内に設けられ前記内部接続端子に接続している導体配線を有した第１の配線基板と、前記第１の配線基板が搭載された搭載部、前記第１の配線基板の外部接続端子との接続のための第２の内部接続端子、外部機器との接続のための第２の外部接続端子、および前記第２の内部接続端子と前記第２の外部接続端子とを接続している導体部を有した第２の配線基板と、前記第１の配線基板の外部接続端子と前記第２の配線基板の第２の内部接続端子とを接続しているワイヤと、前記半導体素子、前記第１の配線基板、および前記ワイヤを包埋するように前記第２の配線基板上に設けられた封止樹脂とを備え、前記導体配線は、半導体素子近傍となる位置に幅広部を有することを特徴とする。
上記の各構成によれば、導体配線を狭ピッチで配置する場合も溝部の存在によって断面積を大きくできるので、配線抵抗を抑えることができ、より高速信号あるいは大電流を流す半導体素子間あるいは半導体素子・外部回路間の接続が可能となり、信号の遅延が防止できる。また、半導体素子を半田突起電極を介して（つまりフリップチップ方式で）配線基板に接続した後に、一般に行うようにアンダーフィルを注入する際に、半導体素子の周囲へ流れ出すのをこの幅広部によって防止することができる。
本発明の半導体装置の製造方法は、半田突起電極を有する半導体素子および配線基板を準備する工程と、前記配線基板の表面に、前記半導体素子の半田突起電極に対応する配置の内部接続端子から外部機器との接続のための外部接続端子にわたる溝部を形成する工程と、前記溝部内に導体配線を形成する工程と、前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程とを含み、前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程に先立って、前記配線基板の外部接続端子上に半田外部接続電極を搭載する工程を行い、前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程において、前記半田突起電極と半田外部接続電極とを溶融させてその一部を前記溝部に流入させることにより、少なくとも表面層が半田層である前記導体配線を形成する工程を同時に行うことを特徴とする。このようにすることにより、半導体素子を半田突起電極を介して（つまりフリップチップ方式で）実装する際に、半田突起電極および半田外部接続電極がその表面張力により溝部に流れ出すので、その溶融半田を材料として、断面積が大きい導体配線を迅速に形成することが可能となる。高効率、低コストなプロセスとなる。
また本発明の半導体装置の製造方法は、半田突起電極を有する半導体素子および配線基板を準備する工程と、前記配線基板の表面に、前記半導体素子の半田突起電極に対応する配置の内部接続端子から外部機器との接続のための外部接続端子にわたる溝部を形成する工程と、前記溝部内に導体配線を形成する工程と、前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程とを含み、前記溝部内に導体配線を形成する工程は、前記溝部に半田ペーストを印刷法にて供給した後にリフローすることにより行うことを特徴とする。ウエハ全体に一括してハンダを供給することができるので、高効率、低コストなプロセスとなる。
上記の各構成の半導体装置において、前記導体配線を有した配線基板の内部接続端子および外部接続端子はそれぞれ、基板面に形成された凹部に設けられているのが好ましい。このことにより、半田突起電極と配線基板の内部接続端子との位置ずれや、配線基板の外部接続端子と半田外部接続電極との位置ずれを、セルフアライメント効果を利用して防止することができる。もちろん凹部は溝部と同じ深さでも良く、さらには凹部を設けず平面上に第１および外部接続端子を設けてもよい。
前記導体配線を有した配線基板の内部接続端子および外部接続端子が設けられている凹部は、前記導体配線が設けられた溝部と連接し、かつ前記溝部より浅く形成されているのがより好ましい。半田突起電極および半田外部接続電極の半田付け時の溶融半田の流れ出し方向が限定され、溝部に流れ込みやすくなるため、断面積が大きい導体配線を容易に形成することが可能となるからである。
前記半田突起電極と前記半田外部接続電極とは同一の半田材料からなるのが好ましい。同一の温度プロファイルで半田付けが可能となるからである。
前記半田突起電極および前記半田外部接続電極と同一の半田材料によって前記導体配線の少なくとも表面層が形成されていてよい。かかる表面層は、半田突起電極および半田外部接続電極の半田付けと同時に形成することができるので、より安価なプロセスで配線形成が可能となるからである。
前記導体配線の少なくとも表面層は半田層であり、その半田層の下地は、前記溝部を含む基板面に形成される絶縁膜との密着性を確保するための最下層の接着層と、半田濡れ性を確保するための最上層の半田濡れ層とを持った多層構造を有するのが好ましい。前記接着層がＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮからなり、前記半田濡れ層がＡｕ、Ｎｉ、Ｐｔ、Ｃｕからなるものであってよい。
前記導体配線を有した配線基板は、シリコン配線基板であってよい。また前記シリコン配線基板は、シリコン単結晶基板上に半導体回路が形成されている回路形成基板であってよい。回路形成基板であれば、シリコン配線基板に搭載するＩＣチップの回路数を削減できるとともに、レイアウトの自由度が上がり、半導体装置の低コスト化をも図ることができる。
本発明によれば、配線基板に、狭ピッチとした場合も断面積が大きく低抵抗な導体配線を容易に形成することができるので、この配線基板に半導体素子を搭載して構成する半導体装置は、半導体素子間や半導体素子・外部回路間に高速信号あるいは大電流を流すことが可能であり、信号の遅延を防止することができ、低コスト化も実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１（ａ）は本発明の第１の実施の形態にかかる半導体装置の概略全体構成を示す平面図、図１（ｂ）は同半導体装置の図１（ａ）におけるＡ−Ａ線に沿って切断した断面図である。図２（ａ）は同半導体装置の図１（ｂ）におけるＢ部の拡大図、図２（ｂ）は同半導体装置を構成する配線基板の配線部分の平面図、図２（ｃ）は同配線基板の図２（ｂ）におけるＣ-Ｃ線に沿って切断した断面図である。
図１および図２において、半導体装置は、配線基板１とＩＣチップ２、３、４と半田ボール５とを備えている（ＩＣチップの数や配線基板の接続端子数などは理解を容易にするために実際より少なく示している）。
配線基板１は、シリコン基板６の一方の面に、中央領域に設けられた複数の接続端子７と、外周領域に設けられた複数の外部接続端子８と、接続端子７と外部接続端子８とを電気的に接続する導体配線９とを備えた構造である。外部接続端子８上には上記の半田ボール５が形成されている。ここでは配線基板１（以下、シリコン配線基板１という）は、図示したように表層にのみ導体配線９を形成した単層配線構造であるとして説明するが、内部配線をＡｌ層で形成し最上層を導体配線９で形成した多層配線層構造としてもよい。さらにはシリコン配線基板１はシリコン単結晶基板に半導体回路を形成した回路形成基板（つまり半導体素子）としてもよい。このようにすることにより、シリコン配線基板１に搭載するＩＣチップの回路数を削減できるとともに、レイアウトの自由度が上がり、半導体装置の低コスト化をも図ることが可能となる。
詳細には、このシリコン配線基板１においては、シリコン基板６に、例えばフォトリソグラフィプロセスとエッチングプロセスにより、上記の導体配線９に対応する位置に溝部１１が形成され、接続端子７と外部接続端子８のそれぞれに対応する位置に凹部１２が形成されている。そして溝部１１および凹部１２を含む基板面に絶縁膜１３として例えばＳｉＯ２が形成され、絶縁膜１３で覆われた溝部１１と凹部１２内に金属薄膜層１４が形成され、溝部１１内の金属薄膜層１４の上に半田層１５が形成されている。上記の接続端子７および外部接続端子８はこの凹部１２内の金属薄膜層１４を言い、導体配線９は溝部１１内の金属薄膜層１４と半田層１５とを言う。
複数の接続端子７は配線基板１の所定の３領域に配置されていて、各領域にＩＣチップ２、３および４が搭載されている。ＩＣチップ２は、そのＩＣパッド２１（Ａｌ電極）上の保護膜２２（例えばポリイミド）の開口部にアンダーバンプメタル２３が形成され、アンダーバンプメタル２３の上に半田バンプ２４が形成されていて、半田バンプ２４を介して接続端子７に接続されている。ＩＣチップ３およびＩＣチップ４も同様に構成されていて、半田バンプ２４を介して接続端子７に接続されている。
半田層１５は、半田バンプ２４及び半田ボール５と同一の材料からなり、それぞれＳｎ系やＰｂ系などを用いて構成されている。半田層１５の下の金属薄膜層１４は、図示を省略するが、２層構造（あるいはより多層の構造）となっていて、絶縁膜１３との密着性を確保するための接着層を下層に有し、はんだ濡れ性を確保するためのはんだ濡れ層を上層に有している。接着層としては例えばＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮなどを用いることができ、はんだ濡れ層としては例えばＡｕ、Ｎｉ、Ｐｔ、Ｃｕなどを用いることができる。
半田バンプ２４の下のアンダーバンプメタル２３も金属薄膜層１４と同様に２層構造（あるいはより多層の構造）となっていて、ＩＣパッド２１との密着性を確保するための接着層を下層に有し、はんだ濡れ性を確保するためのはんだ濡れ層を上層に有している。接着層として例えばＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮなどを用いることができ、はんだ濡れ層として例えばＡｕ、Ｎｉ、Ｐｔ、Ｃｕなどを用いることができることも、金属薄膜層１４と同様である。
以下、上記の半導体装置の製造方法を図３および図４を用いて説明する。実際には、複数の回路配線をシリコンウエハ上にマトリクス状に形成し、個々に分割することでシリコン配線基板１を作製するのであるが、理解を容易にするために、シリコン配線基板１となる領域のさらに一部分を拡大図示し、上述の構造を形成する工程を説明する。
まず、シリコン基板６の全面にフォトレジスト１６を塗布し、上記の導体配線９と外部接続端子８と接続端子７の部分に相当するパターンを形成し、例えばエッチングプロセスを用いてシリコン基板６に深さ１０〜２０μｍの凹部１２を形成する（図３（ａ））。なおエッチングプロセスでは、ＨＦ＋ＨＮＯ３混酸等を用いたウエットエッチング法やＣＦ４、ＣＨＦ３、Ａｒ等のガスを用いたプラズマエッチングなどのドライエッチング法を用いることができる。
次に、シリコン基板６の全面に再度フォトレジスト１６を塗布し、導体配線９の部分に相当する凹部１２のみを露出させるようにパターンを形成し、前述したエッチングプロセスを用いてさらにエッチングすることで、シリコン基板６に深さ２０〜５０μｍの溝部１１を形成する（図３（ｂ））。
この際に、溝部１１と凹部１２との接合点（破線で囲んだ部分）はテーパー形状とすることが望ましく、それにより後述する溶融半田の流れ込みが容易になる。テーパー形状とするためには、前述した溝部１１のみをエッチングするエッチングプロセスで沸酸、硝酸などのエッチング液を用いて等方性エッチングを行ってもよいし、ＣＦ４を用いた等方性ドライエッチングを行ってもよい。
なお、エッチングプロセスに代えてレーザーを用いてもよく、出力および照射時間をコントロールすることで、エッチングプロセスで形成したのと同様の形状の凹部１２、溝部１１を形成する。
溝部１１の形成が終了したら、ウエハ全面にＳｉＯ２などの絶縁膜(上述の図２（ｃ）参照)を例えばＣＶＤ法で形成し、その上に金属薄膜層１４（接着層および半田濡れ層）を例えばスパッタ法を用いて順次堆積し、フォトレジスト（図示せず）を用いて溝部１１，凹部１２をマスクしたうえで、ウエット法等を用いて金属薄膜層１４をエッチングする。この段階で外部接続端子８および接続端子７が完成する（図３（ｃ））。
この際に、金属薄膜層１４は溶融半田の濡れ性を確保するために用いるものなので、ステップカバレッジ（段差皮膜性）は問題とならず、溝部１１，凹部１２の底面に形成されればよいので、容易に作製することができる。これに対し、従来のＣｕダマシンプロセスを用いる場合を考えると、金属薄膜層１４をシード層として電解めっきを行うことになるため、金属薄膜層１４のステップカバレッジが重要であり、ウエハ全体に金属薄膜層１４を形成するときに溝部１１，凹部１２の底面のみならず側面にも成膜が必要であり、アスペクト比の高い溝部１１に切れ目なく金属薄膜層１４を形成する最適な条件を見出すことは非常に困難である。
金属薄膜層１４のエッチングの終了後に、ウエハ全面にフラックスを塗布し、ＩＣチップ２、３および４をその半田バンプ２４を接続端子７に位置合わせして搭載するとともに、半田ボール５を外部接続端子８に載置する（図４（ａ））。このときには、外部接続端子８および接続端子７は凹部１２を金属薄膜層１４で覆うことで形成されているため表面は凹状であり、フラックスが溜まることになり、その粘着力により半田バンプ２４や半田ボール５の位置ずれが起こりにくい。
次にリフローを行う。それにより、半田バンプ２４と半田ボール５とが溶融し、それぞれの溶融部分で半田付けされると同時に、溶融半田がその表面張力により一部溝部１１へと流れ出す。この溶融半田は半田バンプ２４と半田ボール５の双方から流れるため、また溝部１１内に形成されている金属薄膜層１４は上述のように半田濡れ性のよい金属が表面にあるため、溝部１１がすべて半田で埋まり、金属薄膜層１４と半田層１５とよりなる断面積が大きい導体配線９が迅速に形成される。半田バンプ２４、接続端子７、導体配線９、外部接続端子８、半田ボール５は、同一の組成の半田材料で接続されることとなる（図４（ｂ））。
このときも、外部接続端子８および接続端子７が凹状であることにより、しかもその凹状よりも溝部１１が深いことにより、外部接続端子８および接続端子７が平坦に形成されている場合に比べて溶融半田が溝部１１以外に流れ出すことを防止でき、溶融半田の表面張力によるＩＣチップ２、３、４、半田ボール５のセルフアラインメント効果が優れるという利点もある。半田ボール５および半田バンプ２４が同一の組成の半田材料よりなることから、同一の温度プロファイルで半田付けが可能という利点もある。高効率、低コストなプロセスである。
その後に、洗浄工程を経て、ＩＣチップ２、３および４と配線基板１との間隙にアンダーフィル１７（例えばビスフェノールＦなどの熱硬化性エポキシ樹脂）を注入し、熱硬化させることで半導体装置を完成させる（図４（ｃ））。半田ボール５は実装基板に接続されることになる。
（第２の実施の形態）
図５（ａ）は本発明の第２の実施の形態にかかる半導体装置の一部を示す拡大断面図、図５（ｂ）は同半導体装置の一部の一部切り欠き上面図である。
この半導体装置が上述した第１の実施の形態の半導体装置と相違するのは、シリコン配線基板１に形成された導体配線９の各々に幅広部１８が形成されている点である。導体配線９を形成する際に、この幅広部１８が形成されるように、上述の溝部１１、金属薄膜層１４、半田層１５が形成するのである。
その際に、幅広部１８となる部分の溝部１１の深さや形状を適宜に選定することで（例えば波形、矩形、弧形、弓形が可能）、種々の効果が得られる。図示した幅広部１８は、ＩＣチップ２の近傍にその下面の四辺のそれぞれに沿う方向に延在しており、互いに幾分かの間隔をおきながら前記方向に連なるように並んでいる。ＩＣチップ３、４でも同様である。このことにより次の効果がある。
従来、上述したようにＩＣチップ２と配線基板１との間隙にアンダーフィル１７を注入しているのであるが、その際に、チップ周囲にアンダーフィル１７が流れ出し、フィレット形状をコントロールできないことがあった。それによりＩＣチップ２の四辺のそれぞれのフィレットに差異が出ると、温度サイクル等の信頼性試験において応力集中が起こり、半田バンプ２４の接続信頼性に影響を及ぼす。また流れ出したアンダーフィル１７のブリードなどが外部接続端子８まで到達し、実装不良の原因となる。
本実施の形態の半導体装置では、導体配線９の幅広部１８が上述のように形成されているため、流れ出したアンダーフィル１７は図示したように幅広部１８で堰き止められ、それより外側への流れ出しが阻止されることになり、フィレット形状がＩＣチップ２の四辺で均等になるようにコントロールされる。このことにより、応力集中を回避し、半田バンプ２４の接続信頼性を高めることが可能になる。またアンダーフィル１７が外部接続端子８まで到達することがなくなり、実装不良の発生を抑制できる。
（第３の実施の形態）
図６（ａ）は、本発明の第３の実施の形態にかかる半導体装置の構成を示す平面図、図６（ｂ）は同半導体装置の図６（ａ）におけるＤ−Ｄ線に沿って切断した断面図である。
図６（ａ）（ｂ）において、この半導体装置は、第１の実施の形態において説明したのと同様のシリコン配線基板１にＩＣチップ２、３、４をフリップチップ実装し、さらにこのシリコン配線基板１を樹脂配線基板３１に搭載している。ただしこのシリコン配線基板１は多層配線構造をしており、接続端子７と電気的に接続されたＡｌ外部接続端子８上には、第１の実施の形態で設けられていた半田ボール５は存在しない。
樹脂配線基板３１は、基材３２に、ガラス繊維やケブラー等の有機物からなる繊維にエポキシ樹脂、フェノール樹脂、ポリイミド樹脂等を含浸して硬化させたものや、ＢＴレジンを用いたもの等、種々の基材を用いることができる。樹脂配線基板３１のＩＣチップ搭載面には、ダイパターン３３、複数のランド３４、各ランド３４に接続する貫通導体３５が形成されており、裏面には、貫通導体３５に接続する導体パターン３６が形成されている。これらのそれぞれの表面には例えばＮｉ、Ａｕの金属膜（図示せず）が形成されている。導体パターン３６には半田ボール５が接続されている。
この樹脂配線基板３１のダイパターン３３上に上記のシリコン配線基板１が導電性接着剤（図示せず）により接着され、シリコン配線基板１のＡｌ外部接続端子８と樹脂配線基板３１のランド３４とがワイヤ３７で接続され、樹脂配線基板３１のＩＣチップ搭載側に、シリコン配線基板１、ＩＣチップ２、３、４、およびワイヤ３７を包埋するように封止樹脂３８が設けられている。
つまり、ＩＣチップ２、３、４のＩＣパッドの狭ピッチ化に対応するべく、シリコン配線基板１を第１のインターポーザーとして用いてＩＣパッドのピッチを広げ、第２のインターポーザーである樹脂配線基板３１に接続した構造である。
シリコン配線基板１においては、ＩＣチップ２、３、４間の配線の中で高速信号を送受信する導体配線９は、第１の実施の形態において説明したのと同様に（先の図２（ａ）参照）、溝部１１および金属薄膜層１４が形成された後、溝部１１の金属薄膜層１４上に半田層１５が形成されて構成されている。
ただし半田層１５は、半田ペースト（Ｓｎ系やＰｂ系など）を印刷法にて供給した後にリフローすることにより、形成されている。この方法は、ウエハ全体に一括して半田を供給して導体配線９を形成することができるので、高効率、低コストなプロセスとなる。このようにして形成する導体配線９も、断面積が大きくなり、配線抵抗を下げることができるので、ＩＣチップ２、３、４間の高速信号用の配線として用いて、信号の遅延といった不具合を解消することができる。
本発明の半導体装置およびその製造方法は、配線断面積が大きく低抵抗な導体配線を容易に配線基板に具備させることができ、この配線基板を用いて高信頼性の半導体装置を安価に実現できるもので、種々の電子機器、特に携帯用電子機器分野に有用である。
本発明の第１の実施の形態にかかる半導体装置の構成図 図１の半導体装置の一部拡大図 図１の半導体装置を製造する前半工程を説明する断面図 図１の半導体装置を製造する後半工程を説明する断面図 本発明の第２の実施の形態にかかる半導体装置の構成図 本発明の第３の実施の形態にかかる半導体装置の構成図 従来の半導体装置の配線層の断面図
符号の説明
１ 配線基板（シリコン配線基板）
２，３，４ ＩＣチップ（半導体素子）
５ 半田ボール
７ 接続端子
８ 外部接続端子
９ 導体配線
14 金属薄膜層
15 半田層
18 幅広部
24 半田バンプ
31 樹脂配線基板
33 ダイパターン
34 ランド
35 貫通導体
36 導体パターン
37 ワイヤ
38 封止樹脂

Claims (14)

  1. 半田突起電極が電極パッド上に形成された半導体素子と、
    前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子およびその上に形成された半田外部接続電極、および基板面に形成された溝部内に設けられ前記内部接続端子と外部接続端子を接続している導体配線を有した配線基板と
    を備え、前記導体配線は、半導体素子近傍となる位置に幅広部を有することを特徴とする半導体装置。
  2. 半田突起電極が電極パッド上に形成された半導体素子と、
    前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子、および基板面に形成された溝部内に設けられ前記内部接続端子に接続している導体配線を有した第１の配線基板と、
    前記第１の配線基板が搭載された搭載部、前記第１の配線基板の外部接続端子との接続のための第２の内部接続端子、外部機器との接続のための第２の外部接続端子、および前記第２の内部接続端子と前記第２の外部接続端子とを接続している導体部を有した第２の配線基板と、
    前記第１の配線基板の外部接続端子と前記第２の配線基板の第２の内部接続端子とを接続しているワイヤと、
    前記半導体素子、前記第１の配線基板、および前記ワイヤを包埋するように前記第２の配線基板上に設けられた封止樹脂と
    を備え、前記導体配線は、半導体素子近傍となる位置に幅広部を有することを特徴とする半導体装置。
  3. 前記導体配線を有した配線基板の内部接続端子および外部接続端子はそれぞれ、基板面に形成された凹部に設けられていることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. 前記導体配線を有した配線基板の内部接続端子および外部接続端子が設けられている凹部は、前記導体配線が設けられた溝部と連接し、かつ前記溝部より浅く形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記半田突起電極と前記半田外部接続電極とは同一の半田材料からなることを特徴とする請求項１に記載の半導体装置。
  6. 前記半田突起電極および前記半田外部接続電極と同一の半田材料によって前記導体配線の少なくとも表面層が形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記導体配線の少なくとも表面層は半田層であり、その半田層の下地は、前記溝部を含む基板面に形成される絶縁膜との密着性を確保するための最下層の接着層と、半田濡れ性を確保するための最上層の半田濡れ層とを持った多層構造を有することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  8. 前記接着層がＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮからなり、前記半田濡れ層がＡｕ、Ｎｉ、Ｐｔ、Ｃｕからなることを特徴とする請求項７に記載の半導体装置。
  9. 前記導体配線を有した配線基板は、シリコン配線基板であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  10. 前記シリコン配線基板は、シリコン単結晶基板上に半導体回路が形成されている回路形成基板であることを特徴とする請求項９に記載の半導体装置。
  11. 半田突起電極が電極パッド上に形成された半導体素子と、
    前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子およびその上に形成された半田外部接続電極、および基板面に形成された溝部内に設けられ前記内部接続端子と外部接続端子を接続している導体配線を有した配線基板と
    を備え、前記導体配線を有した配線基板の内部接続端子および外部接続端子はそれぞれ、基板面に形成された凹部に設けられており、前記凹部は、前記導体配線が設けられた溝部と連接し、かつ前記溝部より浅く形成されていることを特徴とする半導体装置。
  12. 半田突起電極が電極パッド上に形成された半導体素子と、
    前記半導体素子の半田突起電極が接続された内部接続端子、外部機器との接続のための外部接続端子、および基板面に形成された溝部内に設けられ前記内部接続端子に接続している導体配線を有した第１の配線基板と、
    前記第１の配線基板が搭載された搭載部、前記第１の配線基板の外部接続端子との接続のための第２の内部接続端子、外部機器との接続のための第２の外部接続端子、および前記第２の内部接続端子と前記第２の外部接続端子とを接続している導体部を有した第２の配線基板と、
    前記第１の配線基板の外部接続端子と前記第２の配線基板の第２の内部接続端子とを接続しているワイヤと、
    前記半導体素子、前記第１の配線基板、および前記ワイヤを包埋するように前記第２の配線基板上に設けられた封止樹脂と
    を備え、前記導体配線を有した配線基板の内部接続端子および外部接続端子はそれぞれ、基板面に形成された凹部に設けられており、前記凹部は、前記導体配線が設けられた溝部と連接し、かつ前記溝部より浅く形成されていることを特徴とする半導体装置。
  13. 半田突起電極を有する半導体素子および配線基板を準備する工程と、
    前記配線基板の表面に、前記半導体素子の半田突起電極に対応する配置の内部接続端子から外部機器との接続のための外部接続端子にわたる溝部を形成する工程と、
    前記溝部内に導体配線を形成する工程と、
    前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程とを含み、
    前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程に先立って、前記配線基板の外部接続端子上に半田外部接続電極を搭載する工程を行い、
    前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程において、前記半田突起電極と半田外部接続電極とを溶融させてその一部を前記溝部に流入させることにより、少なくとも表面層が半田層である前記導体配線を形成する工程を同時に行うことを特徴とする半導体装置の製造方法。
  14. 半田突起電極を有する半導体素子および配線基板を準備する工程と、
    前記配線基板の表面に、前記半導体素子の半田突起電極に対応する配置の内部接続端子から外部機器との接続のための外部接続端子にわたる溝部を形成する工程と、
    前記溝部内に導体配線を形成する工程と、
    前記配線基板上の内部接続端子と前記半導体素子の半田突起電極とを接続させる工程とを含み、
    前記溝部内に導体配線を形成する工程は、前記溝部に半田ペーストを印刷法にて供給した後にリフローすることにより行うことを特徴とする半導体装置の製造方法。
JP2006205463A 2006-07-28 2006-07-28 半導体装置及びその製造方法 Active JP4916241B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006205463A JP4916241B2 (ja) 2006-07-28 2006-07-28 半導体装置及びその製造方法
US11/826,673 US7728429B2 (en) 2006-07-28 2007-07-17 Semiconductor device having recessed connector portions
CNA2007101384263A CN101114630A (zh) 2006-07-28 2007-07-27 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006205463A JP4916241B2 (ja) 2006-07-28 2006-07-28 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008034570A JP2008034570A (ja) 2008-02-14
JP4916241B2 true JP4916241B2 (ja) 2012-04-11

Family

ID=39022859

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006205463A Active JP4916241B2 (ja) 2006-07-28 2006-07-28 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US7728429B2 (ja)
JP (1) JP4916241B2 (ja)
CN (1) CN101114630A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007038514A1 (de) * 2007-08-16 2009-02-19 Robert Bosch Gmbh Elektrische Schaltungsanordnung und Verfahren zur Herstellung einer elektrischen Schaltungsanordnung
JP5106460B2 (ja) * 2009-03-26 2012-12-26 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
WO2010109739A1 (ja) * 2009-03-27 2010-09-30 株式会社アドバンテスト 製造装置、製造方法およびパッケージデバイス
US20100289129A1 (en) * 2009-05-14 2010-11-18 Satya Chinnusamy Copper plate bonding for high performance semiconductor packaging
CN103098191B (zh) * 2010-12-01 2015-08-19 松下电器产业株式会社 电子元器件安装体、电子元器件及基板
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
US9691636B2 (en) * 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US8766460B2 (en) 2012-02-02 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package with interposer frame and method of making the same
JP5983912B2 (ja) * 2012-02-09 2016-09-06 セイコーエプソン株式会社 電子デバイスおよびその製造方法、並びに電子機器
CN103295998B (zh) * 2012-02-28 2015-12-23 台湾积体电路制造股份有限公司 具有中介框架的封装件及其形成方法
JP6331535B2 (ja) * 2014-03-18 2018-05-30 セイコーエプソン株式会社 電子デバイス、電子機器および移動体
JP6451062B2 (ja) * 2014-03-18 2019-01-16 セイコーエプソン株式会社 電子デバイス、電子モジュール、電子機器および移動体
JP6662002B2 (ja) * 2015-11-27 2020-03-11 富士電機株式会社 半導体装置
DE102017212796A1 (de) * 2017-07-26 2019-01-31 Robert Bosch Gmbh Elektrische Baugruppe
JP7353121B2 (ja) * 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61194744A (ja) * 1985-02-25 1986-08-29 Hitachi Ltd 半導体装置
JP2591499B2 (ja) * 1994-10-21 1997-03-19 日本電気株式会社 半導体装置
JP3726318B2 (ja) 1995-08-22 2005-12-14 株式会社日立製作所 チップ サイズ パッケージとその製造方法及びセカンド レヴェル パッケージング
US5872393A (en) * 1995-10-30 1999-02-16 Matsushita Electric Industrial Co., Ltd. RF semiconductor device and a method for manufacturing the same
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JPH11177020A (ja) * 1997-12-11 1999-07-02 Oki Electric Ind Co Ltd 半導体実装構造およびその実装方法
JP3055619B2 (ja) * 1998-04-30 2000-06-26 日本電気株式会社 半導体装置およびその製造方法
JP2001102492A (ja) 1999-09-30 2001-04-13 Kyocera Corp 配線基板およびその実装構造
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
US6507119B2 (en) * 2000-11-30 2003-01-14 Siliconware Precision Industries Co., Ltd. Direct-downset flip-chip package assembly and method of fabricating the same
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
JP2002353398A (ja) * 2001-05-25 2002-12-06 Nec Kyushu Ltd 半導体装置
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
EP1489657A4 (en) * 2002-02-06 2011-06-29 Ibiden Co Ltd SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
JP3922977B2 (ja) * 2002-06-19 2007-05-30 三菱樹脂株式会社 半導体装置内蔵多層配線基板
JP4138529B2 (ja) * 2003-02-24 2008-08-27 浜松ホトニクス株式会社 半導体装置、及びそれを用いた放射線検出器
US7239024B2 (en) * 2003-04-04 2007-07-03 Thomas Joel Massingill Semiconductor package with recess for die
JP4489393B2 (ja) * 2003-08-21 2010-06-23 オリンパス株式会社 半導体装置
WO2005024945A1 (ja) * 2003-09-01 2005-03-17 Fujitsu Limited 集積回路部品及び実装方法
WO2005091367A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 電子回路、半導体装置及び実装基板
JP4558413B2 (ja) * 2004-08-25 2010-10-06 新光電気工業株式会社 基板、半導体装置、基板の製造方法、及び半導体装置の製造方法
JP4759981B2 (ja) * 2004-11-02 2011-08-31 大日本印刷株式会社 電子部品内蔵モジュールの製造方法
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
US7323675B2 (en) * 2005-09-21 2008-01-29 Sigurd Microelectronics Corp. Packaging structure of a light-sensing device with a spacer wall

Also Published As

Publication number Publication date
JP2008034570A (ja) 2008-02-14
CN101114630A (zh) 2008-01-30
US20080087993A1 (en) 2008-04-17
US7728429B2 (en) 2010-06-01

Similar Documents

Publication Publication Date Title
JP4916241B2 (ja) 半導体装置及びその製造方法
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
JP5664392B2 (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
US8810029B2 (en) Solder joint flip chip interconnection
TWI497669B (zh) 形成於半導體基板上之導電凸塊及其製法
TWI591785B (zh) 半導體裝置及其製造方法
TWI544599B (zh) 封裝結構之製法
KR100969441B1 (ko) 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
JP2011142185A (ja) 半導体装置
US6841884B2 (en) Semiconductor device
KR20180114512A (ko) 반도체 장치
US8723319B2 (en) BGA package structure and method for fabricating the same
TWI782950B (zh) 半導體裝置
US20120319289A1 (en) Semiconductor package
JP4494249B2 (ja) 半導体装置
JP2006041401A (ja) 半導体装置及びその製造方法
JP3639272B2 (ja) 半導体装置、半導体装置の製造方法
US10199345B2 (en) Method of fabricating substrate structure
JP2004221600A (ja) 突出した（ｒａｉｓｅｄ）ハンダ・ボール・パッドを備えるボール・グリッド・アレイ・パッケージ構造
JP2006196560A (ja) 半導体装置
CN111403304B (zh) 形成迹线上凸块(bot)组件的方法和半导体结构
KR20210126188A (ko) 반도체 소자
JP2004055660A (ja) 配線基板及び半導体装置
KR20120032762A (ko) 플립칩 패키지 및 이의 제조 방법
JP2006032711A (ja) フリップチップ実装用半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150203

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4916241

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150203

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250