TWI782950B

TWI782950B - 半導體裝置

Info

Publication number: TWI782950B
Application number: TW107104282A
Authority: TW
Inventors: 坂田賢治; 秋葉俊彦; 船矢琢央; 土屋秀昭; 吉田裕一
Original assignee: 日商瑞薩電子股份有限公司
Priority date: 2017-04-10
Filing date: 2018-02-07
Publication date: 2022-11-11
Also published as: JP2018182273A; TW201903991A; JP6901921B2

Abstract

本發明之課題在於提昇半導體裝置之可靠性。本發明之半導體裝置包含配線基板CB、及搭載於配線基板CB上之半導體晶片CP。半導體晶片CP包含焊墊PD、具有使焊墊PD之一部分露出之開口部OP3之絕緣膜PA、及形成於自開口部OP3露出之焊墊PD上之柱狀電極PL。配線基板CB包含端子TE、及具有使端子TE之一部分露出之開口部OP1之抗蝕層SR1。半導體晶片CP之柱狀電極PL與配線基板CB之端子TE係介隔焊料層SD而連接。柱狀電極PL自絕緣膜PA之上表面PA2a起之厚度h₁ 係焊料層SD自抗蝕層SR1之上表面SR1a起之厚度h₂ 之一半以上且厚度h₂ 以下。

Description

半導體裝置

本發明係關於一種半導體裝置、例如較佳地利用於將半導體晶片覆晶連接於配線基板上之半導體裝置者。

可於配線基板上覆晶連接半導體晶片，製造半導體裝置。於日本專利特開2013-211511號公報(專利文獻1)中，記載有關於如下半導體裝置之技術：該半導體裝置係介隔焊料，將形成於半導體晶片之電極墊上之Cu柱與配線基板之連接端子連接於非專利文獻1中，記載有關於焊料接合部之電遷移之技術。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2013-211511號公報 [非專利文獻] [非專利文獻1]P. Liu, A. Overson, and D. Goyal, “Key Parameters for Fast Ni Dissolution during Electromigration of Sn0.7Cu Solder Joint” 2015 Electronic Components & Technology Conference, pp.99-105, 2015.

[發明所欲解決之問題] 期待於將半導體晶片覆晶連接於配線基板上之半導體裝置中，提昇可靠性。其他問題與新穎之特徵將根據本說明書之記述及隨附圖式闡明。 [解決問題之技術手段] 根據一實施形態，半導體裝置包含配線基板、及搭載於上述配線基板上之半導體晶片。上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其具有使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上。上述配線基板包含：端子；及第3絕緣膜，其具有使上述端子之一部分露出之第2開口部。上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔焊料層而連接。上述柱狀電極自上述第2絕緣膜之第1主面起之第1厚度係上述焊料層自上述第3絕緣膜之第2主面起之第2厚度之一半以上且上述第2厚度以下。 [發明效果] 根據一實施形態，可提昇半導體裝置之可靠性。

於以下之實施形態中，出於方便上之需要，有時分割為複數個章節或實施形態進行說明，但除特別明示之情形以外，其等並非互不相關，一者存在於另一者之一部分或全部之變化例、詳細、補充說明等關係中。又，於以下之實施形態中，當提及要素之數量等(包含個數、數值、量、範圍等)時，除特別明示之情形及原理上明顯限定為特定數量之情形等以外，並不限定於該特定數量，亦可為特定數量以上或以下。進而，於以下之實施形態中，毋庸置疑，其構成要素(亦包含要素步驟等)，除特別明示之情形及認為原理上明顯必需之情形等以外，並非為必需者。同樣地，於以下之實施形態中，當提及構成要素等之形狀、位置關係等時，除特別明示之情形及認為原理上明顯並非如此之情形等以外，包含實質上與該形狀等近似或類似者。此情況對於上述數值及範圍亦相同。以下，基於圖式對實施形態詳細地進行說明。再者，於用以對實施形態進行說明之所有圖中，對具有同一功能之構件標註同一符號，且省略其重複說明。又，於以下之實施形態中，除特殊需要時以外，原則上不重複同一或同樣之部分之說明。又，於實施形態所使用之圖式中，即便剖視圖，亦存在為了便於觀察圖式而省略影線之情形。又，即便俯視圖，亦存在為便於觀察圖式而標註影線之情形。 (實施形態) ＜關於半導體晶片之整體構造＞圖1係本實施形態之半導體晶片CP之整體俯視圖，表示有半導體晶片CP中之柱狀電極PL之佈局例。圖2係半導體晶片CP之概念剖視圖，圖1之A1-A1線上之半導體晶片CP之剖視圖與圖2大致對應。本實施形態之半導體晶片CP具有作為一主面之上表面、及作為與上表面為相反側之主面之背面(下表面)，於圖1中，表示有半導體晶片CP之上表面。再者，於半導體晶片CP中，將形成有焊墊PD或焊墊PD上之柱狀電極PL之側之主面稱為半導體晶片CP之上表面，將與上表面為相反側之主面稱為半導體晶片CP之背面。如圖1及圖2所示，半導體晶片CP於上表面側包含複數個焊墊(焊墊電極、電極墊、接合墊)PD、及分別形成於複數個焊墊PD上之複數個柱狀電極(Cu柱、柱狀電極)PL。各柱狀電極PL自半導體晶片CP之上表面突出。因此，亦可將柱狀電極PL視為突起電極。複數個柱狀電極PL係分別形成於半導體晶片CP之複數個焊墊PD上，因此於俯視下，半導體晶片CP中之焊墊PD之排列與柱狀電極PL之排列相同。即，焊墊PD與形成於其上之柱狀電極PL成對。焊墊PD及形成於其上之柱狀電極PL作為半導體晶片CP之外部連接用端子發揮功能。於各柱狀電極PL之前端面(上表面)上，形成有下述焊料層SD1，但於圖2中省略焊料層SD1之圖示。再者，於柱狀電極PL中，與連接於焊墊PD之側為相反側之面(主面)為柱狀電極PL之前端面(上表面)。作為另一形態，亦存在半導體晶片CP之複數個焊墊PD不僅包含於其上形成有柱狀電極PL之焊墊(PD)，亦包含於其上未形成柱狀電極PL之焊墊(PD)的情形。於該情形時，於其上未形成柱狀電極PL之焊墊(PD)整體被下述絕緣膜PA覆蓋。即，亦可根據電性特性(接地特性等)，對於半導體晶片CP所包含之複數個焊墊PD中之一部分之焊墊，以下述絕緣膜PA將其整體覆蓋，藉此，設為不與下述配線基板CB之端子TE電性連接之焊墊。半導體晶片CP之平面形狀為四邊形狀，更特定而言為矩形狀，但亦可使矩形之角帶有弧度。於圖1之情形時，於半導體晶片CP之上表面(上表面之大致整體)，複數個柱狀電極PL排列為陣列狀(矩陣狀)。即，於圖1之情形時，複數個柱狀電極PL於半導體晶片CP之上表面以面陣列配置設置。又，於柱狀電極PL之排列(陣列狀之排列)中，亦可藉由每行錯開1/2間距排列將複數個柱狀電極PL以所謂錯位排列進行排列，將該情形(錯位排列之情形)表示於圖3中。圖3亦與圖1同樣為半導體晶片CP之整體俯視圖，表示半導體晶片CP中之柱狀電極PL之另一佈局例。＜半導體裝置之構造＞圖4及圖5係表示本實施形態之半導體裝置PKG之俯視圖，圖4表示半導體裝置PKG之頂視圖，圖5表示半導體裝置PKG之底視圖。圖6係表示本實施形態之半導體裝置PKG之剖視圖，圖4及圖5之A2-A2線上之半導體裝置PKG之剖視圖與圖6大致對應。圖7係本實施形態之半導體裝置PKG之主要部分剖視圖，表示圖6中之以虛線包圍之區域RG1之放大圖。即，圖7對應於半導體晶片CP之柱狀電極PL與配線基板CB之端子TE之接合部附近之區域之放大圖。圖8係半導體裝置PKG中使用之配線基板CB之頂視圖，圖9係配線基板CB之底視圖，圖10係配線基板CB之剖視圖，圖11係配線基板CB之主要部分剖視圖。圖8及圖9之A3-A3線上之配線基板CB之剖視圖與圖10大致對應。於圖8中，以虛線表示之區域CY係對應於搭載半導體晶片CP之區域(晶片搭載區域)。又，圖11係對應於圖10中之以虛線包圍之區域RG2之放大圖。再者，圖6與圖10為相同截面，圖7與圖11為相同截面。圖4～圖7所示之本實施形態之半導體裝置PKG係包含半導體晶片CP之半導體封裝形態之半導體裝置。如圖4～圖7所示，本實施形態之半導體裝置(半導體封裝)PKG包含配線基板CB、搭載(配置)於配線基板CB之上表面CBa上之半導體晶片CP、將半導體晶片CP與配線基板CB之間填滿之樹脂部(底部填充樹脂)UFR、設置於配線基板CB之下表面CBb之複數個焊料球(外部端子、凸塊電極、焊料凸塊)BL。於半導體裝置PKG中，半導體晶片CP係覆晶安裝於配線基板CB之上表面CBa。即，半導體晶片CP係以半導體晶片CP之背面側向上方，半導體晶片CP之上表面與配線基板CB之上表面CBa對向之朝向，介隔複數個柱狀電極PL，搭載(安裝)於配線基板CB之上表面CBa上。因此，半導體晶片CP係倒裝接合於配線基板CB之上表面CBa。半導體晶片CP之上表面之複數個柱狀電極PL係分別介隔焊料層(焊材、焊料部)SD，接合於配線基板CB之上表面CBa之複數個端子(焊盤、導電性焊盤、接合引線、接合指、基板側端子、電極)TE。即，於柱狀電極PL與端子TE之間，介置有包含焊料(焊材)之焊料層SD，且利用該焊料層SD將柱狀電極PL與端子TE接合而電性連接。因此，半導體晶片CP之上表面之複數個柱狀電極PL係分別介隔焊料層SD而電性且機械連接於配線基板CB之上表面CBa之複數個端子TE。因此，半導體晶片CP之複數個焊墊PD係介隔柱狀電極PL及焊料層SD而分別電性連接於配線基板CB之上表面CBa之複數個端子TE。藉此，形成於半導體晶片CP之半導體積體電路係介隔焊墊PD及柱狀電極PL而電性連接於配線基板CB之上表面CBa之端子TE。再者，於本申請案中，當提及焊料或焊材時，並不限定於包含錫與鉛之合金，亦包含無鉛焊料(lead-free solder alloy)。覆晶連接所使用之無鉛焊料(lead-free solder alloy)較佳使用相對於錫包含銀、鋅、銅、鎳、鉍、銻之任一種以上之元素之合金。於半導體裝置PKG中，於半導體晶片CP與配線基板CB之上表面CBa之間，填充有作為底部填充樹脂之樹脂部UFR。藉由樹脂部UFR而可將半導體晶片CP之柱狀電極PL與配線基板CB之端子TE之連接部密封保護。又，可藉由樹脂部UFR而緩衝因半導體晶片CP與配線基板CB之熱膨脹率之差導致之負擔施加於柱狀電極PL與端子TE之連接部。藉此，可提昇半導體裝置PKG之可靠性。樹脂部UFR例如包含環氧樹脂或聚矽氧樹脂等樹脂材料(例如熱固性樹脂材料)，亦可含有填充劑(二氧化矽等)。配線基板(封裝基板)CB係與其厚度交叉之平面形狀為矩形(四邊形)，且具有作為一主面之上表面CBa、及作為與上表面CBa為相反側之主面之下表面CBb。於配線基板CB之上表面CBa中之晶片搭載區域(搭載半導體晶片CP之區域)，以與半導體晶片CP之上表面之柱狀電極PL之排列相對應之排列，排列有複數個端子TE。即，當於配線基板CB之上表面CBa之晶片搭載區域(CY)搭載半導體晶片CP時，以使半導體晶片CP之複數個柱狀電極PL與配線基板CB之複數個端子TE分別對向之方式，於配線基板CB之上表面CBa之晶片搭載區域排列複數個端子TE。因此，配線基板CB之上表面CBa之晶片搭載區域(CY)中之端子TE之排列方式與半導體晶片CP之上表面之柱狀電極PL之排列相同。因此，當如上述圖1所示，於半導體晶片CP之上表面複數個柱狀電極PL排列為陣列狀時，如圖8，於配線基板CB之上表面CBa之晶片搭載區域(CY)，複數個端子TE排列為陣列狀。又，當如上述圖3所示，於半導體晶片CP之上表面複數個柱狀電極PL係以錯位排列進行排列時，如圖12，於配線基板CB之上表面CBa之晶片搭載區域(CY)，複數個端子TE亦以錯位排列進行排列。圖12亦與圖8同樣為配線基板之頂視圖，表示有搭載上述圖3之半導體晶片之情形時之配線基板CB中之端子TE之佈局例。再者，配線基板CB之上表面CBa之晶片搭載區域係對應於在將半導體晶片CP搭載於配線基板CB之上表面CBa上之後之階段中，配線基板CB之上表面CBa中搭載有半導體晶片CP之區域、即配線基板CB之上表面CBa中俯視下與半導體晶片CP重疊之區域。又，配線基板CB之上表面CBa之晶片搭載區域係對應於在將半導體晶片CP搭載於配線基板CB之上表面CBa上之前之階段中，配線基板CB之上表面CBa中隨後預定搭載半導體晶片CP之區域(晶片預搭載區域)。因此，配線基板CB之上表面CBa之晶片搭載區域於半導體晶片CP之搭載前與搭載後表示相同之區域。即，配線基板CB之上表面CBa中當搭載半導體晶片CP時與半導體晶片CP於俯視下重疊之區域無論於半導體晶片CP之搭載前或搭載後均為晶片搭載區域。此處，俯視係指以與配線基板CB之上表面CBa平行之平面觀察之情形。又，於下述圖14中，表示有半導體裝置PKG之製造所使用之配線基板CB。於下述圖14之配線基板CB中，於配線基板CB之上表面CBa之端子TE上形成有焊料層SD2，但於圖4～圖7所示之製造後之半導體裝置PKG中，該配線基板CB之端子TE上之焊料層SD2與形成於安裝前之半導體晶片CP之柱狀電極PL上之焊料層SD1藉由熔融、再固化而一體化，成為焊料層SD。於半導體裝置PKG中，半導體晶片CP之柱狀電極PL係介隔焊料層SD接合並固定於配線基板CB之端子TE。又，於半導體裝置PKG中，於配線基板CB之下表面CBb，形成有複數個用以連接焊料球BL之導電性之焊盤(電極、焊墊、端子)LA。配線基板CB例如係將複數層絕緣體層(介電層)與複數層導體層(配線層、導體圖案層)積層一體化而成之多層配線基板(多層基板)。配線基板CB之上表面CBa之端子TE經由配線基板CB之配線及形成於配線基板CB之通孔之內部之通孔配線等而電性連接於配線基板CB之下表面CBb之焊盤LA。再者，於圖6、圖7及圖10中，為了簡化圖式，除配線基板CB之上表面CBa之端子TE與配線基板CB之下表面CBb之焊盤LA、配線基板CB之上表面CBa側之抗蝕層SR1、及配線基板CB之下表面CBb側之抗蝕層SR2以外，不將構成配線基板CB之複數層絕緣體層及配線層分為單獨之層而一體化地表示為基材層(基底層)BS。因此，於圖6、圖7及圖10中，於構成配線基板CB之基材層BS之上表面上形成有端子TE，於基材層BS之下表面上形成有焊盤LA，但該基材層BS實際上具有包含複數層絕緣體層及介置於該複數層絕緣體層彼此間之配線層的積層構造。即，配線基板CB包含複數層導體層(配線層、導體圖案層)，但於該複數層導體層中之最上層之導體層形成有複數個端子TE，且於該複數層導體層中之最下層之導體層形成有複數個焊盤LA。於配線基板CB之最上層，形成有作為絕緣膜(絕緣層)之抗蝕層(焊料抗蝕層、阻焊層)SR1，端子TE自抗蝕層SR1之開口部OP1露出。即，抗蝕層SR1係配線基板CB之最上層之膜(絕緣膜)。又，於配線基板CB之最下層，形成有作為絕緣膜(絕緣層)之抗蝕層(焊料抗蝕層、阻焊層)SR2，焊盤LA自抗蝕層SR2之開口部OP2露出。抗蝕層SR1、SR2均為作為阻焊層發揮功能之絕緣膜。即，於構成配線基板CB之基材層BS之上表面上，形成有包含複數個端子TE之導體層，且以覆蓋該導體層之方式，於基材層BS之上表面上形成有抗蝕層SR1，該抗蝕層SR1構成配線基板CB之最上層，但各端子TE自抗蝕層SR1之開口部OP1露出。再者，於俯視下，開口部OP1係內含於端子TE，開口部OP1之平面尺寸(平面面積)小於端子TE之平面尺寸(平面面積)。因此，各端子TE之外周部係以抗蝕層SR1覆蓋，各端子TE之中央附近未被抗蝕層SR1覆蓋而自抗蝕層SR1之開口部OP1露出。配線基板CB之上表面CBa係主要由配線基板CB之抗蝕層SR1之上表面SR1a構成。再者，抗蝕層SR1之上表面SR1a係與基材層BS為相反側之面(主面)。因此，抗蝕層SR1之上表面SR1a係以於配線基板CB上搭載有半導體晶片CP之狀態下與半導體晶片CP對向之側之主面。端子TE包含銅(Cu)層TE1及銅層TE1上之鎳(Ni)層TE2之積層膜。鎳層TE2係藉由鍍覆法而形成之鍍層(鍍鎳層)，且形成於自抗蝕層SR1之開口部OP1露出之部分之銅層TE1上。其原因在於：當製造配線基板CB時，於形成具有開口部OP1之抗蝕層SR1後，於自開口部OP1露出之部分之銅層TE1上形成成為鎳層TE2之鍍鎳層。因此，於各端子TE中，鎳層TE2並非形成於銅層TE1之上表面整體，而形成於自開口部OP1露出之部分之銅層TE1上，於被抗蝕層SR1覆蓋之部分之銅層TE1上未形成鎳層TE2。因此，各端子TE之未被抗蝕層SR1覆蓋而自開口部OP1露出之部分具有銅層TE1及其上之鎳層TE2之積層構造，且以抗蝕層SR1覆蓋之部分包含銅層TE1。又，於構成配線基板CB之基材層BS之下表面上，形成有包含複數個焊盤LA之導體層，以覆蓋該導體層之方式，於基材層BS之下表面上形成有抗蝕層SR2，該抗蝕層SR2構成配線基板CB之最下層，但各焊盤LA自抗蝕層SR2之開口部OP2露出。再者，於俯視下，開口部OP2係內含於焊盤LA，開口部OP2之平面尺寸(平面面積)小於焊盤LA之平面尺寸(平面面積)。因此，各焊盤LA之外周部係以抗蝕層SR2覆蓋，各焊盤LA之中央附近未被抗蝕層SR2覆蓋而自抗蝕層SR2之開口部OP2露出。於配線基板CB中，抗蝕層SR1之開口部OP1係以與端子TE之排列相同排列設置於晶片搭載區域，因此，以與半導體晶片CP之端子TE之排列相同排列設置於晶片搭載區域。因此，於配線基板CB之晶片搭載區域，形成有複數層抗蝕層SR1之開口部OP1，自1個開口部OP1露出1個端子TE。於配線基板CB之下表面CBb，焊盤LA排列為陣列狀(面陣列狀)。於各焊盤LA，連接(形成)有焊料球BL作為突起電極。因此，於半導體裝置PKG中，成為於配線基板CB之下表面CBb呈陣列狀地配置有複數個焊料球BL之狀態，該等複數個焊料球BL可作為半導體裝置PKG之外部端子(外部連接用端子)而發揮功能。半導體晶片CP之各柱狀電極PL係介隔焊料層SD而電性連接於CB之上表面CBa之各端子TE，進而，經由配線基板CB之配線或通孔配線而電性連接於配線基板CB之下表面CBb之焊盤LA及連接在焊盤LA的焊料球BL。又，配置於配線基板CB之下表面CBb之複數個焊料球BL亦可包含未電性連接於半導體晶片CP之柱狀電極PL之焊料球，亦可將其用於散熱用途。＜關於半導體裝置之製造步驟＞其次，對本實施形態之半導體裝置PKG之製造步驟進行說明。圖13係表示本實施形態之半導體裝置PKG之製造步驟之製程流程圖。圖14～圖19係表示本實施形態之半導體裝置之製造步驟之剖視圖。於圖14～圖16、圖18及圖19中，表示與上述圖3相對應之截面。又，圖17係將圖16之一部分放大表示之局部放大剖視圖，表示以中之虛線包圍之區域RG3之放大圖。當製造半導體裝置PKG時，首先，準備(預備)半導體晶片CP與配線基板CB(圖13之步驟S1、S2)。半導體晶片CP表示於上述圖1～圖3，如上所述，半導體晶片CP包含複數個焊墊PD、及分別形成於複數個焊墊PD上之複數個柱狀電極PL。又，配線基板CB表示於上述圖8～圖11，如上所述，配線基板CB包含形成於上表面CBa之晶片搭載區域之複數個端子TE、及形成於下表面CBb之複數個焊盤LA。配線基板CB可藉由各種製法而製作。例如可使用增層法、減成法、印刷法、片材積層法、半加成法、或加成法等而製作配線基板CB。可先於步驟S1中準備半導體晶片CP後，於步驟S2中準備配線基板CB，或先於步驟S2中準備配線基板CB後，於步驟S1中準備半導體晶片CP，或同時進行步驟S1與步驟S2，同時準備配線基板CB與半導體晶片CP。於半導體裝置PKG之製造中使用之配線基板CB，如圖14所示，於配線基板CB之上表面CBa之端子TE上形成有包含焊料(焊材)之焊料層(焊材、焊料部)SD2。即，於步驟S2中準備(製造)於端子TE上形成有焊料層SD2之配線基板CB。作為另一形態，亦可於步驟S2中，準備於端子TE上未形成焊料層SD2之配線基板CB後，於進行下述步驟S3之覆晶安裝步驟前，於配線基板CB之端子TE上形成焊料層SD2。焊料層SD2係形成於自抗蝕層SR1之開口部OP1露出之部分之端子TE，因此，形成於構成端子TE之鎳層TE2上。焊料層SD2例如可使用鍍覆法形成。又，於半導體裝置PKG之製造中使用之半導體晶片CP中，亦如下述圖15、圖20、圖22、圖35及圖36所示，於半導體晶片CP之複數個柱狀電極PL各自之前端面上形成有焊料層SD1。即，於步驟S1中準備(製造)於柱狀電極PL上形成有焊料層SD1之半導體晶片CP。其次，進行覆晶連接步驟(圖13之步驟S3)。具體而言，步驟S3可如下所述地進行。即，如圖15所示，以半導體晶片CP之上表面與配線基板CB之上表面CBa對向之朝向，於配線基板CB之上表面CBa之晶片預搭載區域之上方，配置以工具(未圖示)保持之半導體晶片CP。繼之，使以工具保持之半導體晶片CP接近配線基板CB之上表面CBa，使半導體晶片CP之柱狀電極PL之前端面之焊料層SD1接觸配線基板CB之端子TE上之焊料層SD2。此時，以半導體晶片CP之複數個柱狀電極PL與配線基板CB之複數個端子TE分別對向之方式，使半導體晶片CP相對於配線基板CB對位。又，此時，亦可將焊料層SD1或焊料層SD2之至少一者預先加熱至接觸後變形之程度之硬度。其次，將焊料層SD1及焊料層SD2加熱至熔點以上。於以使焊材層D1與焊料層SD2接觸之狀態進行加熱之情形時，若加熱半導體晶片CP，則藉由來自焊料層SD1之熱傳遞而亦可將焊料層SD2加熱。當焊料層SD1及焊料層SD2分別熔融時，構成焊料層SD1之焊材與構成焊料層SD2之焊材熔融而一體化。其後，藉由使熔融焊料冷卻固化，而形成將柱狀電極PL與端子TE連接之焊料層SD。焊料SD包含熔融而再固化之焊料層SD1、SD2。焊料層SD介置於半導體晶片CP之柱狀電極PL與配線基板CB之端子TE之間，將半導體晶片CP之柱狀電極PL與配線基板CB之端子TE電性且機械性連接。於圖16中表示該階段。又，當焊料層SD1與焊料層SD2熔融而一體化時，一體化之熔融焊料藉由表面張力而以成為物理上穩定之形狀之方式變形，即成為類似球形之形狀。因此，該熔融焊料固化而形成之焊料層SD於配線基板CB之抗蝕層SR1與柱狀電極PL之前端面之間之高度位置成為類似球形之形狀(參照圖17)。以此方式，進行覆晶連接步驟，將半導體晶片CP搭載於配線基板CB之上表面CBa上，並且將半導體晶片CP之複數個柱狀電極PL分別介隔焊料層SD接合於配線基板CB之複數個端子TE。藉此，將半導體晶片CP固定於配線基板CB。又，覆晶連接時，為去除連接部之金屬氧化膜，而可較佳地使用助焊劑。例如，於在配線基板CB上搭載半導體晶片CP前，預先對配線基板CB之上表面CBa上(尤其是端子TE上)供給助焊劑。其後，於配線基板CB上配置半導體晶片CP後，進行回流焊步驟(使焊料層SD1、SD2熔融，形成焊料層SD之加熱步驟)後，進行洗淨處理即可。其次，如圖18所示，形成作為將半導體晶片CP與配線基板CB之間填滿之底部填充樹脂之樹脂部UFR(圖13之步驟S4)。步驟S4例如可如下所述地進行。即，對半導體晶片CP與配線基板CB之上表面CBa之間供給(填充、注入)液狀或膏狀之樹脂材料。該樹脂材料亦可含有熱固性樹脂材料，進而含有填充劑(二氧化矽粒子等)。供給至半導體晶片CP與配線基板CB之上表面CBa之間之樹脂材料藉由毛細管現象而向半導體晶片CP與配線基板CB之上表面CBa之間之空間擴散。繼之，藉由以加熱等使該樹脂材料硬化，而可形成包含經硬化之樹脂材料之樹脂部UFR。作為另一形態，亦可於在配線基板CB上配置半導體晶片CP前(即進行上述步驟S3前)，於配線基板CB之上表面CBa之晶片預搭載區域預先塗佈液狀或膏狀之上述樹脂材料，其後，以覆晶連接將半導體晶片CP之柱狀電極PL連接於配線基板CB之端子TE後，使該樹脂材料硬化而形成樹脂部UFR。於該情形時，於步驟S4中，無須進行對半導體晶片CP與配線基板CB之上表面CBa之間供給樹脂材料之步驟，成為進行藉由加熱而使已經存在於半導體晶片CP與配線基板CB之上表面CBa之間之樹脂材料硬化的步驟。其次，如圖19所示，於配線基板CB之下表面CBb之焊盤LA連接(接合、形成)焊料球BL(圖13之步驟S5)。於步驟S5之焊料球BL連接步驟中，例如可使配線基板CB之下表面CBb朝向上方，於配線基板CB之下表面CBb之複數個焊盤LA上分別配置(搭載)焊料球BL並以助焊劑等暫時固定，進行回焊處理(回流焊處理、熱處理)使焊料熔融，從而將焊料球BL與配線基板CB之下表面CBb之焊盤LA接合。其後，亦可視需要進行洗淨步驟，去除附著於焊料球BL之表面之助焊劑等。以此方式，接合(形成)作為半導體裝置PKG之外部端子(外部連接用端子)之焊料球BL。再者，於本實施形態中，對接合焊料球BL作為半導體裝置PKG之外部端子之情形進行說明，但並不限定於此，例如亦可代替焊料球BL而藉由印刷法等對焊盤LA上供給焊料，形成半導體裝置PKG之包含焊料之外部端子(凸塊電極、焊料凸塊)。於該情形時，可對配線基板CB之下表面CBb之複數個焊盤LA上分別供給焊料後，進行回流焊處理，於複數個焊盤LA上分別形成包含焊料之外部端子(凸塊電極、焊料凸塊)。又，亦可實施鍍覆處理等而於各焊盤LA上形成外部端子(凸塊電極)。以此方式，於步驟S5中，於配線基板CB之下表面CBb之複數個焊盤LA分別形成外部連接用端子(此處為焊料球BL)。以此方式，製造半導體裝置PKG。又，作為作為另一形態，亦可使用多片式配線基板作為半導體裝置PKG之製造中使用之配線基板。於該情形時，於上述步驟S2中，準備將複數個上述配線基板CB陣列狀一體地相連而成之配線基板母體作為多片式配線基板。該配線基板母體具有複數個半導體裝置區域，且各個半導體裝置區域與自其獲得1個半導體裝置PKG之區域相對應。繼之，於上述步驟S3中，對配線基板母體之複數個半導體裝置區域進行覆晶連接步驟，於上述步驟S4中，對配線基板母體之複數個半導體裝置區域進行樹脂部UFR形成步驟，於上述步驟S5中，對配線基板母體之複數個半導體裝置區域進行焊料球之連接步驟。其後，藉由切斷配線基板母體，分割為各半導體裝置區域，而可自各個半導體裝置區域製造半導體裝置PKG。＜關於半導體晶片之構造＞圖20係本實施形態之半導體晶片CP之主要部分剖視圖，表示橫切焊墊PD與形成於其上之柱狀電極PL之截面。又，圖21係本實施形態之半導體晶片CP之主要部分俯視圖，表示焊墊PD形成區域附近俯視圖。於圖21中，表示焊墊PD、柱狀電極PL、開口部OP3a、開口部OP3b、及開口部SH之平面位置。再者，圖20與圖21之A4-A4線之位置上之剖視圖大致對應。又，下述圖22與圖21之A5-A5線之位置上之剖視圖大致對應。又，於圖20中，省略較層間絕緣膜IL6更向下之構造之圖示，但於下述圖22中，亦圖示有較層間絕緣膜IL6更向下之構造。如圖20所示，焊墊PD係形成於層間絕緣膜IL6上，於層間絕緣膜IL6上，以覆蓋焊墊PD之一部分之方式形成有絕緣膜PA，焊墊PD之一部分自設置於絕緣膜PA之開口部OP3露出。即，雖然焊墊PD自開口部OP3露出，但於俯視下不與開口部OP3重疊之部分之焊墊PD係以絕緣膜PA覆蓋。具體而言，焊墊PD之中央部未被絕緣膜PA覆蓋，焊墊PD之外周部係以絕緣膜PA覆蓋。絕緣膜PA為半導體晶片CP之最上層之膜(絕緣膜)，尤其，構成絕緣膜PA之樹脂膜PA2為半導體晶片之CP最上層之膜(絕緣膜)。絕緣膜PA可作為半導體晶片CP之表面保護膜而發揮功能。又，絕緣膜PA(尤其是絕緣膜PA1)亦可視為鈍化膜。絕緣膜PA包含絕緣膜PA1及絕緣膜PA1上之樹脂膜(有機系絕緣膜)PA2之積層膜。絕緣膜PA1係作為鈍化膜發揮功能之絕緣膜，且包含無機絕緣膜。作為絕緣膜PA，可較佳使用氮化矽膜或氮氧化矽膜。氮化矽膜或氮氧化矽膜為吸濕性較低之絕緣膜，因此藉由使用氮化矽膜或氮氧化矽膜作為絕緣膜PA1，而可實現半導體晶片CP之耐濕性提昇。樹脂膜PA2較佳為聚醯亞胺膜(聚醯亞胺樹脂膜)。聚醯亞胺(polyimide)膜係重複單元中包含醯亞胺鍵之高分子，係有機絕緣膜之一種。藉由將半導體晶片CP之最上層(最表面)之膜設為樹脂膜PA2，而可獲得容易處理半導體晶片CP(容易進行操作)等優點。絕緣膜PA1與樹脂膜PA2分別為絕緣膜，因此絕緣膜PA亦可視為積層複數層絕緣膜(具體而言為絕緣膜PA1與樹脂膜PA2之2層絕緣膜)而成的積層絕緣膜。再者，於本申請案中，積層絕緣膜意為積層複數層絕緣膜而成之積層膜。絕緣膜PA具有使焊墊PD之至少一部分露出之開口部OP3，但由於絕緣膜PA為絕緣膜PA1與樹脂膜PA2之積層膜，因此絕緣膜PA之開口部OP3藉由樹脂膜PA2之開口部OP3b及絕緣膜PA1之開口部OP3a而形成。開口部OP3a係貫通絕緣膜PA1，且於俯視下，內含於焊墊PD。因此，開口部OP3a之平面尺寸(平面面積)小於焊墊PD之平面尺寸(平面面積)，焊墊PD包含與開口部OP3a重疊之區域、及不與開口部OP3a重疊之區域，具體而言，焊墊PD之中央部未被絕緣膜PA1覆蓋，自絕緣膜PA1之開口部OP3a露出，而焊墊PD之外周部係以絕緣膜PA1覆蓋。開口部OP3b貫通樹脂膜PA2，於俯視下，內含於焊墊PD。因此，開口部OP3b之平面尺寸(平面面積)小於焊墊PD之平面尺寸(平面面積)，焊墊PD包含與開口部OP3b重疊之區域、及不與開口部OP3b重疊之區域，具體而言，焊墊PD之中央部未被樹脂膜PA2覆蓋，自樹脂膜PA2之開口部OP3b露出，而焊墊PD之外周部係以樹脂膜PA2覆蓋。於俯視下，開口部OP3a與開口部OP3b至少一部分重疊，開口部OP3a與開口部OP3b之重疊區域位於焊墊PD上，焊墊PD自開口部OP3a與開口部OP3b之重疊區域露出。較佳為樹脂膜PA2之開口部OP3b於俯視下內含於絕緣膜PA1之開口部OP3a。於該情形時，開口部OP3b之平面尺寸(平面面積)小於開口部OP3a之平面尺寸(平面面積)，於俯視下，開口部OP3b整體與開口部OP3a重疊，而開口部OP3a包含與開口部OP3b重疊之區域、及不與開口部OP3b重疊之區域。若開口部OP3b於俯視下內含於開口部OP3a，則絕緣膜PA之開口部OP3與樹脂膜PA2之開口部OP3b實質上一致，絕緣膜PA之開口部OP3之內壁(側壁)係藉由樹脂膜PA2之開口部OP3b之內壁(側壁)而形成。若開口部OP3b於俯視下內含於開口部OP3a，則於俯視下，於開口部OP3b之內側之區域，於焊墊PD上既未形成絕緣膜PA1亦未形成樹脂膜PA2，焊墊PD之上表面露出。又，若開口部OP3b於俯視下內含於開口部OP3a，則於開口部OP3a之內側且開口部OP3b之外側之區域，成為於焊墊PD上未形成絕緣膜PA1但形成有樹脂膜PA2之狀態，於開口部OP3a之外側之區域，成為於焊墊PD上形成有絕緣膜PA1與絕緣膜PA1上之樹脂膜PA2之積層膜之狀態。較佳為開口部OP3b於俯視下內含於開口部OP3a之原因如下所述。即，若開口部OP3b於俯視下內含於開口部OP3a，則絕緣膜PA之開口部OP3之內壁包含樹脂膜PA2之開口部OP3b之內壁，因此柱狀電極PL與樹脂膜PA2相接但不與絕緣膜PA1相接。絕緣膜PA1硬度相對較高，而與絕緣膜PA1相比，樹脂膜PA2較柔軟。藉由使柱狀電極PL形成於焊墊PD上，但使該柱狀電極PL與柔軟之樹脂膜PA2相接且不與較硬之絕緣膜PA1相接，而容易藉由柔軟之樹脂膜PA2緩和施加(作用)於柱狀電極PL之應力。與可藉由樹脂膜PA2緩和應力相應地，可抑制施加(作用)於柱狀電極PL之應力施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)。因此，若開口部OP3b於俯視下內含於開口部OP3a，則可減少自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力。再者，於所製造之半導體裝置PKG中，半導體晶片CP係以半導體晶片CP之上表面與配線基板CB之上表面CBa對向之朝向、即以倒裝搭載於配線基板CB之上表面CBa上。然而，於提及半導體晶片CP內之構成要素(例如層間絕緣膜等)之情形時，無論為將半導體晶片CP搭載於配線基板CB上之前或之後，均將半導體晶片CP之上表面側設為上方，將半導體晶片CP之背面側設為下方而進行說明。因此，可謂無論於配線基板CB上搭載半導體晶片CP前或於配線基板CB上搭載半導體晶片CP後，於半導體晶片CP中，層間絕緣膜(IL～IL6)並非位於柱狀電極PL之上方，而是位於柱狀電極PL之下方。開口部OP3a、OP3b各自之平面形狀較佳為圓形狀。又，焊墊PD之平面形狀例如為四邊形狀(更特定而言為矩形狀)，作為另一形態，亦可將焊墊PD之平面形狀設為圓形狀。焊墊PD較佳為以鋁為主體之鋁焊墊。再者，作為鋁焊墊所使用之鋁膜，不僅可使用純鋁膜，還可較佳使用Al(鋁)與Si(矽)之化合物膜或合金膜、或Al(鋁)與Cu(銅)之化合物膜或合金膜、或Al(鋁)、Si(矽)及Cu(銅)之化合物膜或合金膜等。鋁焊墊所使用之鋁膜中Al(鋁)之組成比(含有率)大於50原子%(即富Al)，若為98原子%以上則更佳。於自絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)露出之焊墊PD上，形成有柱狀電極PL。如圖35所示，柱狀電極PL包含晶種層SE及晶種層SE上之銅(Cu)層CL。與銅(Cu)層CL之厚度相比，晶種層SE之厚度較薄，柱狀電極PL主要藉由銅(Cu)層CL形成。又，如下述圖36，亦存在柱狀電極PL包含晶種層SE、晶種層SE上之銅(Cu)層CL、及銅(Cu)層CL上之鎳(Ni)層NL之情形。晶種層SE包含單層或複數層金屬層，例如包含鉻(Cr)層及該鉻(Cr)層上之銅(Cu)層之積層膜。於柱狀電極PL之前端面(上表面)上，形成有焊料層SD1。再者，柱狀電極PL之前端面(上表面)對應於與焊墊PD側為相反側之面。於俯視下，柱狀電極PL之平面尺寸(平面面積)大於絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)之平面尺寸(平面面積)，柱狀電極PL於俯視下內含絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)(參照圖21)。因此，於俯視下，柱狀電極PL之一部分(外周部分)與絕緣膜PA(樹脂膜PA2)重疊。即，柱狀電極PL係形成於自絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)露出之焊墊PD上，但柱狀電極PL之一部分(外周部分)位於(騎上至)絕緣膜PA(樹脂膜PA2)上。柱狀電極PL為具備柱型之立體形狀之柱狀電極。於本實施形態中，柱狀電極PL之平面形狀為圓形狀，柱狀電極PL具有圓柱形狀。柱狀電極PL之前端面(上表面)大致平坦。柱狀電極PL之前端面(上表面)與焊墊PD之上表面大致平行，且，柱狀電極PL之前端面(上表面)與焊墊PD之上表面與構成半導體晶片CP之半導體基板SB之主面大致平行。再者，焊墊PD之上表面對應於與層間絕緣膜IL6為相反側之面。形成於柱狀電極PL之前端面上之焊料層SD1具有圓頂形狀。其原因在於：如下所述，雖然焊料層SD1最初作為焊料鍍層形成，但其後使該焊料鍍層熔融並再固化。柱狀電極PL之前端面較絕緣膜PA之上表面(主面)PA2a更突出。再者，絕緣膜PA之上表面PA2a與樹脂膜PA2之上表面相同，絕緣膜PA之上表面PA2a與樹脂膜PA2之上表面意指同一面。因此，絕緣膜PA之上表面PA2a係於在配線基板CB上搭載有半導體晶片CP之狀態下與配線基板CB對向之側之主面。因此，柱狀電極PL一體地包含嵌入絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)內之部分、及自絕緣膜PA之上表面PA2a突出之部分。而且，柱狀電極PL中，自絕緣膜PA之上表面PA2a突出之部分之平面尺寸(平面面積)大於絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)之平面尺寸(平面面積)。即，柱狀電極PL中，嵌入絕緣膜PA之開口部OP3內之部分雖具有與絕緣膜PA之開口部OP3一致之形狀，但柱狀電極PL中自絕緣膜PA之上表面PA2a突出之部分於俯視下內含絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)。因此，柱狀電極PL中自絕緣膜PA之上表面PA2a突出之部分之外周部位置(騎上至)絕緣膜PA之上表面PA2a上。於俯視下與柱狀電極PL重疊之部分之絕緣膜PA之上表面PA2a與柱狀電極PL(更特定而言為構成柱狀電極PL之晶種層SE)相接。又，絕緣膜PA之開口部OP3之側壁(即樹脂膜PA2之開口部OP3b)亦與柱狀電極PL(更特定而言為構成柱狀電極PL之晶種層SE)相接。絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)之平面形狀為圓形狀，反映於此，柱狀電極PL中嵌入絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)內之部分之平面形狀為圓形狀。因此，柱狀電極PL中嵌入絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)內之部分之立體形狀為圓柱狀。又，形成柱狀電極PL時使用之下述光抗蝕層RP1之開口部OP4之平面形狀為圓形狀，反映於此，柱狀電極PL中自絕緣膜PA之上表面PA2a突出之部分之平面形狀圓形狀。因此，柱狀電極PL中自絕緣膜PA之上表面PA2a突出之部分之立體形狀為圓柱狀。以此方式，於半導體晶片CP之複數個焊墊PD上分別形成(接合)複數個柱狀電極PL，且於複數個柱狀電極PL各自之前端面上形成有焊料層SD1。其次，參照圖22，對包含較層間絕緣膜IL6以下之構造之半導體晶片CP之截面構造進行說明。圖22為本實施形態之半導體晶片CP之主要部分剖視圖，表示包含較上述圖20所示之層間絕緣膜IL6更向下之構造之半導體晶片CP之截面。本實施形態之半導體晶片CP係於半導體基板SB之主面形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)等半導體元件，且於該半導體基板SB上形成有包含複數層配線層之配線構造(多層配線構造)。以下，對本實施形態之半導體晶片CP之構成例具體地進行說明。如圖22所示，於構成本實施形態之半導體晶片CP之包含單晶矽等之半導體基板SB，形成有MISFET等半導體元件。於半導體基板SB形成有複數個MISFET，但於圖22中，表示其中2個MISFET(此處為n通道型MISFETQn與p通道型MISFETQp)作為代表。於半導體基板SB之主面，藉由STI(Shallow Trench Isolation，淺槽隔離)法等而形成有元件分離區域ST，於半導體基板SB中，於藉由該元件分離區域ST而規定之活性區域形成有MISFET(Qn、Qp)。例如，於半導體基板SB形成有p型井PW及n型井NW，於p型井PW上介隔閘極絕緣膜GF而形成有閘極電極G1，於n型井NW上介隔閘極絕緣膜GF而形成有閘極電極G2。又，於p型井PW內，形成有源極-汲極用n型半導體區域NS，於n型井NW內，形成有源極-汲極用p型半導體區域PS。藉由閘極電極G1、該閘極電極G1之下之閘極絕緣膜GF、及閘極電極G1之兩側之n型半導體區域NS(源極-汲極區域)而形成n通道型MISFETQn。又，藉由閘極電極G2、該閘極電極G2之下之閘極絕緣膜GF、及閘極電極G2之兩側之p型半導體區域PS(源極-汲極區域)而形成p通道型MISFETQp。再者，此處，作為形成於半導體基板SB之半導體元件，列舉MISFET為例進行了說明，但除此以外，亦可形成電容元件、電阻元件、記憶體元件、或其他構成之電晶體等。又，此處，作為半導體基板SB，列舉單晶矽基板為例進行了說明，但作為另一形態，亦可使用SOI(Silicon On Insulator，矽絕緣體)基板等作為半導體基板SB。於半導體基板SB上，形成有包含複數層層間絕緣膜與複數層配線層之配線構造(多層配線構造)。即，於半導體基板SB上，形成有複數層層間絕緣膜IL1、IL2、IL3、IL4、IL5，於該複數層層間絕緣膜IL1、IL2、IL3、IL4、IL5，形成有插塞V1、導通孔部V2、V3、V4及配線M1、M2、M3、M4。而且，於層間絕緣膜IL5上形成有層間絕緣膜IL6，於該層間絕緣膜IL6上形成有焊墊PD。再者，於層間絕緣膜IL6上，亦可形成與焊墊PD同層之配線(未圖示)。具體而言，於半導體基板SB上，以覆蓋上述MISFET(Qn、Qp)之方式，形成有層間絕緣膜IL1，於該層間絕緣膜IL1嵌入有插塞V1，於嵌入有插塞V1之層間絕緣膜IL1上形成有層間絕緣膜IL2，於該層間絕緣膜IL2嵌入有配線M1。而且，於嵌入有配線M1之層間絕緣膜IL2上形成有層間絕緣膜IL3，於該層間絕緣膜IL3嵌入有配線M2，於嵌入有配線M2之層間絕緣膜IL3上形成有層間絕緣膜IL4，於該層間絕緣膜IL4嵌入有配線M3。而且，於嵌入有配線M3之層間絕緣膜IL4上形成有層間絕緣膜IL5，於該層間絕緣膜IL5嵌入有配線M4，於嵌入有配線M4之層間絕緣膜IL5上形成有層間絕緣膜IL6，於該層間絕緣膜IL6上形成有焊墊PD。層間絕緣膜IL1～IL6之各者可設為單層之絕緣膜或複數層絕緣膜之積層膜。而且，於層間絕緣膜IL6上，以覆蓋焊墊PD之方式形成有有絕緣膜PA，於該絕緣膜PA，形成有使焊墊PD之一部分露出之開口部OP3。而且，於自絕緣膜PA之開口部OP3(即樹脂膜PA2之開口部OP3b)露出之焊墊PD上形成有柱狀電極PL。插塞V1包含導電體，配置於配線M1之下。插塞V1將配線M1與形成於半導體基板SB之各種半導體區域及閘極電極G1、G2等電性連接。導通孔部V2包含導電體，與配線M2一體地形成，配置於配線M2與配線M1之間，將配線M2與配線M1電性連接。即，於層間絕緣膜IL3，藉由使用雙金屬鑲嵌法而嵌入有配線M2、及與配線M2一體形成之導通孔部V2。作為另一形態，亦可藉由使用單金屬鑲嵌法而分別形成導通孔部V2及配線M2，對於導通孔部V3、V4、V5亦相同。導通孔部V3包含導電體，與配線M3一體地形成，配置於配線M3與配線M2之間，將配線M3與配線M2電性連接。即，於層間絕緣膜IL4，藉由使用雙金屬鑲嵌法而嵌入有配線M3、及與配線M3一體形成之導通孔部V3。導通孔部V4包含導電體，與配線M4一體地形成，配置於配線M4與配線M3之間，將配線M4與配線M3電性連接。即，於層間絕緣膜IL5，藉由使用雙金屬鑲嵌法而嵌入有配線M4、及與配線M4一體形成之導通孔部V4。又，此處，配線M1、M2、M3、M4係作為以金屬鑲嵌法形成之金屬鑲嵌配線(嵌入配線)圖示及說明，但並不限定於金屬鑲嵌配線，亦可進行圖案化而形成配線用導電體膜，例如亦可設為鋁配線。於層間絕緣膜IL6，在俯視下與焊墊PD重疊之位置形成有開口部(穿通孔、貫通孔)SH，於開口部SH內，形成(嵌入)有導通孔部V5。導通孔部V5包含導電體，配置於焊墊PD與配線M4之間，將焊墊PD與配線M4電性連接。即，於層間絕緣膜IL6，藉由使用單層金屬鑲嵌法而嵌入有導通孔部V5。再者，於本實施形態中，分別形成導通孔部V5與焊墊PD，作為另一形態，亦可將導通孔部V5與焊墊PD一體地形成。於將導通孔部V5與焊墊PD一體地形成之情形時，藉由將焊墊PD之一部分嵌入於層間絕緣膜IL6之開口部SH內而形成導通孔部V5。對於焊墊PD、絕緣膜PA(包含開口部OP3a、OP3b)及柱狀電極PL之構成，如參照上述圖20及圖21所說明，因而此處省略其重複之說明。又，於上述圖7中，標註符號CPB之區域對應於圖22中較層間絕緣膜IL6以下之區域(配線構造形成區域)。又，半導體晶片CP之配線構造(多層配線構造)包含複數層配線層、及複數層層間絕緣膜(IL1～IL6)，較佳為該配線構造所包含之複數層層間絕緣膜(IL1～IL6)中之1層以上使用低介電常數絕緣膜。藉由使用低介電常數絕緣膜，而可降低配線間之寄生電容。尤其，若層間絕緣膜IL2、IL3、IL4、IL5使用低介電常數絕緣膜，則於配線M1、M2、M3、M4，可確實地減少同層之配線間及上下之配線間之寄生電容。再者，低介電常數絕緣膜係指具有較氧化矽之介電常數(相對介電常數)更低介電常數(相對介電常數)之絕緣膜，亦可稱為低介電常數膜或Low-k膜。＜關於半導體晶片之製造步驟＞參照圖23～圖36對本實施形態之半導體晶片CP之製造步驟進行說明。圖23～圖36係本實施形態之半導體晶片CP之製造步驟中之主要部分剖視圖。首先，如圖23所示，準備(預備)例如具有1～10 Ωcm左右之比電阻之p型之包含單晶矽等之半導體基板(半導體晶圓)SB。於該階段，半導體基板SB為半導體晶圓之狀態。其次，於半導體基板SB使用STI法而形成元件分離區域ST，使用離子布植法形成p型井PW及n型井NW，於p型井PW及n型井NW上介隔閘極絕緣膜GF而形成閘極電極G1、G2，使用離子布植法形成n型半導體區域NS及p型半導體區域PS。藉此，於半導體基板SB形成n通道型MISFETQn與p通道型MISFETQp。其次，於半導體基板SB上，以覆蓋MISFETQn、Qp之方式形成層間絕緣膜IL1，使用光微影技術及乾式蝕刻技術而於層間絕緣膜IL1形成接觸孔，於該接觸孔內嵌入導電膜，藉此形成插塞V1。其次，於嵌入有插塞V1之層間絕緣膜IL1上形成層間絕緣膜IL2後，於層間絕緣膜IL2使用單金屬鑲嵌技術嵌入配線M1。繼之，於嵌入有配線M1之層間絕緣膜IL2上形成層間絕緣膜IL3後，於層間絕緣膜IL3使用雙金屬鑲嵌技術嵌入配線M2及導通孔部V2。繼之，於嵌入有配線M2之層間絕緣膜IL3上形成層間絕緣膜IL4後，於層間絕緣膜IL4使用雙金屬鑲嵌技術嵌入配線M3及導通孔部V3。繼之，於嵌入有配線M3之層間絕緣膜IL4上形成層間絕緣膜IL5後，於層間絕緣膜IL5使用雙金屬鑲嵌技術嵌入配線M4及導通孔部V4。其次，於嵌入有配線M4之層間絕緣膜IL5上，形成層間絕緣膜IL6。繼之，使用光微影技術及蝕刻技術，於層間絕緣膜IL6形成開口部SH。當於層間絕緣膜IL6形成開口部SH時，於開口部SH之底部，露出配線M4之上表面。其次，於層間絕緣膜IL6上，以填埋開口部SH內之方式形成導通孔部V5用導電膜後，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法或回蝕法等去除開口部SH之外部之導電膜(導通孔部V5用導電膜)，於開口部SH內殘留導電膜(導通孔部V5用導電膜)。藉此，可形成包含嵌入於開口部SH內之導電膜(導通孔部V5用導電膜)之導通孔部V5。於圖23中，表示半導體基板SB至層間絕緣膜IL6之積層構造，為了簡化圖式，以下之圖24～圖36省略較層間絕緣膜IL6以下之構造之圖示。再者，圖23表示與上述圖22對應之截面區域，而圖24～圖36表示與上述圖20對應之截面區域，因此於圖24～圖36中未圖示開口部SH及導通孔部V5。其次，如圖24所示，於嵌入有導通孔部V5之層間絕緣膜IL6上形成焊墊PD。例如，於嵌入有導通孔部V5之層間絕緣膜IL6上，形成焊墊PD用導電膜後，使用光微影技術及蝕刻技術將該導電膜圖案化，藉此可形成焊墊PD。又，亦可當將焊墊PD用導電膜圖案化時，不僅形成焊墊PD，還形成與焊墊PD同層之配線。作為焊墊PD用導電膜，可使用如上述之鋁膜。焊墊PD之厚度可設為例如2～3 μm左右。又，此處，對分別形成導通孔部V5與焊墊PD之情形進行了圖示及說明，作為另一形態，亦可將導通孔部V5與焊墊PD一體地形成。於該情形時，於未形成導通孔部V5之狀態下，於包含開口部SH內之層間絕緣膜IL6上形成焊墊PD用導電膜後，使用光微影技術及蝕刻技術將該導電膜圖案化，藉此形成焊墊PD。藉此，一體地形成焊墊PD與導通孔部V5。其次，如圖25所示，於層間絕緣膜IL6上，以覆蓋焊墊PD之方式，形成絕緣膜PA1。絕緣膜PA1較佳為包含氮化矽膜或氮氧化矽膜，可使用CVD(Chemical Vapor Deposition：化學氣相沈積)法等形成。作為絕緣膜PA1之成膜法，尤其較佳為HDP(High Density Plasma：高密度電漿)-CVD法。絕緣膜PA1之厚度(形成膜厚)例如可設為0.1～2 μm左右。當成膜絕緣膜PA1時，焊墊PD係以絕緣膜PA1覆蓋，因此成為未露出之狀態。其次，如圖26所示，於絕緣膜PA1形成開口部OP3a。開口部OP3a係藉由選擇性地去除焊墊PD上之絕緣膜PA1而形成，且係以開口部OP3a於俯視下內含於焊墊PD之方式形成。例如，於成膜絕緣膜PA1後，於絕緣膜PA1上，使用光微影技術而形成光阻圖案(未圖示)，將該光阻圖案用作蝕刻遮罩，對絕緣膜PA1進行蝕刻(乾式蝕刻)，藉此可於絕緣膜PA1形成開口部OP3a。開口部OP3a係以貫通絕緣膜PA1之方式形成，自開口部OP3a露出焊墊PD之至少一部分。又，亦存在作為焊墊PD用導電膜，使用自下起依序為障壁導體膜(例如鈦膜、氮化鈦膜、或該等之積層膜)、鋁膜、障壁導體膜(例如鈦膜、氮化鈦膜、或該等之積層膜)之積層膜，將該積層膜圖案化而形成焊墊PD的情形。於該情形時，較佳為當於絕緣膜PA1形成開口部OP3a時，亦藉由蝕刻去除於開口部OP3a之底部露出之障壁導體膜(上層側之障壁導體膜)，使構成焊墊PD之鋁膜自開口部OP3a露出。其次，如圖27所示，於包含自開口部OP3a露出之焊墊PD上之絕緣膜PA1上，形成樹脂膜PA2。樹脂膜PA2係形成於半導體基板SB之主面整個面，因此係形成於絕緣膜PA1上、及自絕緣膜PA1之開口部OP3a露出之焊墊PD上。於成膜樹脂膜PA2前之階段，焊墊PD已經自絕緣膜PA1之開口部OP3a露出，因此當成膜樹脂膜PA2時，自絕緣膜PA1之開口部OP3a露出之焊墊PD被樹脂膜PA2覆蓋，從而成為不露出之狀態。作為樹脂膜PA2，可較佳使用聚醯亞胺膜等。樹脂膜PA2例如可藉由塗佈法形成。樹脂膜PA2之厚度(形成膜厚)大於絕緣膜PA1之厚度(形成膜厚)，例如可設為5 μm左右。其次，如圖28所示，於樹脂膜PA2形成開口部OP3b。開口部OP3b例如可如下所述地形成。即，藉由將樹脂膜PA2形成為感光性樹脂膜，並對該包含感光性樹脂之樹脂膜PA2進行曝光、顯影，而選擇性地去除成為開口部OP3b之部分之樹脂膜PA2，藉此於樹脂膜PA2形成開口部OP3b。其後，實施熱處理，使樹脂膜PA2硬化。開口部OP3b係以貫通樹脂膜PA2之方式形成，且自開口部OP3b露出焊墊PD之至少一部分。又，作為另一形態，亦可將使用光微影技術形成於樹脂膜PA2上之光抗蝕層用作蝕刻遮罩，對樹脂膜PA2進行乾式蝕刻，藉此於樹脂膜PA2形成開口部OP3b，於該情形時樹脂膜PA2亦可並非感光性樹脂膜。樹脂膜PA2之開口部OP3b係以於俯視下內含於絕緣膜PA1之開口部OP3a之方式形成。因此，當於樹脂膜PA2形成開口部OP3b時，絕緣膜PA1之開口部OP3a之內壁成為被樹脂膜PA2覆蓋之狀態。以此方式，形成具有使焊墊PD之至少一部分露出之開口部OP3之絕緣膜PA。絕緣膜PA包含絕緣膜PA1及樹脂膜PA2。樹脂膜PA2之開口部OP3b於俯視下內含於絕緣膜PA1之開口部OP3a，因此絕緣膜PA之開口部OP3與樹脂膜PA2之開口部OP3b實質上一致，絕緣膜PA之開口部OP3之內壁(側壁)係包含樹脂膜PA2之開口部OP3b之內壁(側壁)。其次，如圖29所示，於包含開口部OP3(OP3b)之側壁上、及自開口部OP3(OP3b)露出之焊墊PD上之絕緣膜PA(樹脂膜PA2)上，形成晶種層(晶種膜)SE。當形成晶種層SE時，自開口部OP3(OP3b)露出之焊墊PD之上表面被晶種層SE覆蓋，成為與該晶種層SE相接之狀態。晶種層SE包含單層或複數層之金屬層，可使用濺鍍法等形成。例如可將鉻(Cr)層與該鉻(Cr)層上之銅(Cu)層之積層膜用作晶種層SE，於該情形時，鉻(Cr)層之厚度可設為例如0.1 μm左右，銅(Cu)層之厚度可設為例如0.2 μm左右。又，晶種層SE中之下層側之鉻(Cr)層可作為障壁導體層而發揮功能，例如具有防止銅之擴散之功能、及提昇柱狀電極PL與絕緣膜PA(樹脂膜PA2)之接著性(密接性)之功能，但並不限定於鉻(Cr)層。亦可代替鉻(Cr)層，使用例如鈦(Ti)層、鈦鎢(TiW)層、氮化鈦(TiN)層或鎢(W)層等。其次，如圖30所示，於晶種層SE上使用光微影技術而形成光抗蝕層(光阻圖案)RP1。光抗蝕層RP1於柱狀電極PL預定形成區域具有開口部OP4。於俯視下，光抗蝕層RP1之開口部OP4係內含於焊墊PD。又，光抗蝕層RP1之開口部OP4之平面尺寸(平面面積)大於樹脂膜PA2之開口部OP3b之平面尺寸(平面面積)，於俯視下，光抗蝕層RP1之開口部OP4內含樹脂膜PA2之開口部OP3b。因此，樹脂膜PA2之開口部OP3b之側壁(內壁)於俯視下位於光抗蝕層RP1之開口部OP4之內側。因此，不僅位於焊墊PD上之部分之晶種層SE，位於樹脂膜PA2上之部分之晶種層SE亦自光抗蝕層RP1之開口部OP4露出。其次，如圖31所示，使用鍍覆法，於自光抗蝕層RP1之開口部OP4露出之晶種層SE上形成銅(Cu)層CL。銅(Cu)層CL為銅(Cu)鍍層。作為用以形成銅(Cu)層CL之鍍覆法，較佳為使用電鍍法。由於銅層CL係以鍍覆法形成，因而係選擇性地形成於自光抗蝕層RP1之開口部OP4露出之部分之晶種層SE上。因此，銅(Cu)層CL係選擇性地形成於光抗蝕層RP1之開口部OP4內。柱狀電極PL係主要藉由該銅(Cu)層CL形成。因此，柱狀電極PL為以銅為主體之Cu柱(Cu柱狀電極)。於使用電鍍法形成銅(Cu)層CL之情形時，晶種層SE可作為供電用導體層而發揮功能。銅層CL以銅(Cu)為主成分，銅(Cu)之含有率較佳為99原子%以上。其次，如圖32所示，使用鍍覆法，於銅(Cu)層CL上形成焊料層(焊材、焊料部)SD1。焊料層SD1包含焊料(焊材)。焊料層SD1係以鍍覆法形成之焊料鍍層。作為用以形成焊料層SD1之鍍覆法，較佳為使用電鍍法。銅(Cu)層CL與其上之焊料層SD1係選擇性地形成於光抗蝕層RP1之開口部OP4內。其次，如圖33所示，去除光抗蝕層RP1。繼之，如圖34所示，藉由蝕刻等而去除未被銅(Cu)層CL覆蓋而露出之部分之晶種層SE。藉此，將未被銅(Cu)層CL覆蓋而露出之部分之晶種層SE去除，但以銅(Cu)層CL覆蓋之部分之晶種層SE、即位於銅(Cu)層CL之下之部分之晶種層SE未被去除而殘存。以此方式，如圖34所示，可形成柱狀電極PL。柱狀電極PL係藉由銅(Cu)層CL及銅(Cu)層CL之下之晶種層SE而形成。換言之，柱狀電極PL包含晶種層SE、及晶種層SE上之銅(Cu)層CL。與銅(Cu)層CL之厚度相比，晶種層SE之厚度較薄，因此柱狀電極PL係主要藉由銅(Cu)層CL形成。於柱狀電極PL之前端面(上表面)上形成有焊料層SD1。銅(Cu)層CL係選擇性地成長於自光抗蝕層RP1之開口部OP4露出之晶種層SE上，因此銅(Cu)層CL之側面係藉由光抗蝕層RP1之開口部OP4之側壁(內壁)而規定，銅(Cu)層CL之外形形狀成為與光抗蝕層RP1之開口部OP4之形狀一致。即，銅(Cu)層CL之平面形狀成為與光抗蝕層RP1之開口部OP4之平面形狀對應。因此，藉由將光抗蝕層RP1之開口部OP4之形狀(平面形狀)設定為所期望之形狀，而可將銅(Cu)層CL形成為所期望之形狀，因此，可將柱狀電極PL形成為所期望之形狀。藉由利用選擇性地形成於光抗蝕層RP1之開口部OP4內之金屬層(此處為銅層CL)來形成柱狀電極PL，而使柱狀電極PL成為具備柱型之立體形狀之柱狀電極。於本實施形態中，藉由將光抗蝕層RP1之開口部OP4之平面形狀設為圓形狀，而可將柱狀電極PL之平面形狀設為圓形狀，從而可將柱狀電極PL設為圓柱形狀。於該階段，焊料層SD1之形狀與柱狀電極PL之形狀大致一致，於柱狀電極PL為圓柱形狀之情形時，焊料層SD1亦成為圓柱形狀。其後，藉由實施熱處理(加熱處理)，而使焊料層SD1暫時熔融後再固化。藉此，焊料層SD1之形狀因熔融焊料之表面張力之影響而變形，如圖35所示，焊料層SD1成為圓頂形狀。若以此種方式實施熱處理，則可將柱狀電極PL之前端面與焊料層SD1牢固地接合。又，如圖35所示地將焊料層SD1設為圓頂形狀使焊料層SD1穩定，因此可抑制焊料層SD1自柱狀電極PL之脫落及損傷。以此方式(藉由圖29～圖35之步驟)，獲得於複數個焊墊PD上分別形成(接合)複數個柱狀電極PL，且於複數個柱狀電極PL之各者之前端面上形成焊料層SD1的構造。又，此處，對形成銅(Cu)層CL後，於銅(Cu)層CL上形成焊料層SD1之情形進行了說明。作為另一形態，亦可形成銅(Cu)層CL後，於形成焊料層SD1前，於銅(Cu)層CL上以鍍覆法(電鍍法)形成鎳(Ni)層，於該鎳(Ni)層上形成焊料層SD1。於該情形時，成為鎳層(鍍鎳層)介置於銅(Cu)層CL與焊料層SD1之間(參照圖36)。於圖36中表示該情形，柱狀電極PL係藉由晶種層SE、晶種層SE上之銅(Cu)層CL、及銅(Cu)層CL上之鎳(Ni)層NL而形成。再者，圖36表示與圖35相同步驟階段，不過對應於形成銅(Cu)層CL後且形成焊料層SD1前於銅(Cu)層CL上形成鎳(Ni)層NL的情形。再者，於形成鎳層(鍍鎳層)NL之情形時，鎳層NL之厚度薄於銅(Cu)層CL，例如為3 μm左右，柱狀電極PL之厚度之主體包含銅(Cu)層CL。其後，視需要對半導體基板SB之背面側進行研削或研磨而使半導體基板SB之厚度變薄後，將半導體基板SB與半導體基板SB上之積層構造體一併切斷(切割)。此時，半導體基板SB與半導體基板SB上之積層構造體係藉由切割刀片(未圖示)而沿劃線區域被切斷(切割)。藉此，自半導體基板SB(半導體晶圓)之各晶片區域取得半導體晶片。以此方式，可製造半導體晶片CP。＜關於研究之經過＞於在配線基板上覆晶連接半導體晶片之半導體裝置中，藉由將半導體晶片之複數個焊料凸塊連接於配線基板之複數個端子，而可進行覆晶連接。然而，近年來，伴隨半導體晶片之端子數之增加及半導體晶片之小型化，而半導體晶片中之焊料凸塊之間隔正不斷變窄。因此，本發明者正在研究藉由先於半導體晶片之複數個焊墊上分別形成複數個柱狀電極後，將半導體晶片之複數個柱狀電極介隔焊料連接於配線基板之複數個端子，從而進行覆晶連接。藉由採用以焊料連接半導體晶片之柱狀電極與配線基板之端子之構造，而半導體晶片與配線基板之間之間隔因使用柱狀電極變得容易變大，因此即便柱狀電極之鄰接間隔隨著半導體晶片之端子數之增加及半導體晶片之小型化而變小，亦容易對半導體晶片與配線基板之間填充底部填充樹脂。又，因使用柱狀電極，而可抑制各焊料連接部之焊料量，因此即便柱狀電極之鄰接間隔伴隨半導體晶片之端子數之增加及半導體晶片之小型化而變小，亦容易防止焊料連接部彼此接觸而短路。因此，為了響應半導體晶片之端子數之增加及半導體晶片之小型化之要求，較理想為採用以焊料連接半導體晶片之柱狀電極與配線基板之端子之構造。又，半導體晶片具有包含複數層配線層之配線構造(多層配線構造)，藉由利用形成於該配線構造之配線將形成於半導體晶片內之元件接線，而形成半導體積體電路。伴隨半導體晶片之小型化之要求，半導體晶片內之配線之微細化亦不斷發展，但伴隨於此，配線間之距離(間隔)亦不斷變小。若配線間之距離變小，則擔心接近之配線間之電容(寄生電容)變大，於配線中傳送之信號之傳送速度降低，從而導致信號延遲及消耗電力之增加。因此，較理想為藉由使用低介電常數絕緣膜作為構成配線構造之層間絕緣膜，而降低接近之配線間之電容(寄生電容)。然而，雖然低介電常數絕緣膜之介電常數低於氧化矽膜，但低介電常數絕緣膜與氧化矽膜相比強度較低。本發明者藉由試驗及模擬，對採用以焊料連接半導體晶片之柱狀電極與配線基板之端子之構造之情形時的半導體裝置之可靠性進行了研究。結果發現，於採用以焊料連接半導體晶片之柱狀電極與配線基板之端子之構造的情形時，優化各構件之尺寸等對於提昇所製造之半導體裝置之可靠性而言極其重要。例如，於藉由覆晶連接而以焊料連接半導體晶片之柱狀電極與配線基板之端子時，於使焊料熔融、再固化後之冷卻時，應力容易自柱狀電極PL施加至半導體晶片之配線構造之層間絕緣膜。應力自柱狀電極PL施加至半導體晶片之配線構造之層間絕緣膜有使該層間絕緣膜產生損傷而導致層間絕緣膜之劣化之虞。尤其，於採用低介電常數絕緣膜作為層間絕緣膜之情形時，若應力自柱狀電極PL施加至強度較低之低介電常數絕緣膜，則該低介電常數絕緣膜容易產生損傷。半導體晶片之配線構造之層間絕緣膜產生損傷會導致包含該半導體晶片之半導體裝置之可靠性降低。因此，為了提昇半導體裝置之可靠性，希望使應力不易自柱狀電極PL施加至半導體晶片之配線構造之層間絕緣膜。本發明者藉由試驗及模擬，新發現作為影響自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜之應力之大小的主要因素，有柱狀電極PL之厚度h₁ 、柱狀電極PL之直徑D₁ 、及構成半導體晶片CP之半導體基板SB之厚度。並且發現，藉由如下述般優化該等因素，而可將自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜之應力之大小減小至約一半。於本實施形態中，於採用以焊料連接半導體晶片之柱狀電極與配線基板之端子之構造時，藉由如以下說明般優化各構件之尺寸等，而可提昇半導體裝置之可靠性。＜關於主要特徵與效果＞本實施形態之半導體裝置PKG為包含配線基板CB、及搭載於配線基板CB上之半導體晶片CP的半導體裝置。半導體晶片CP包含層間絕緣膜IL6(第1絕緣膜)、形成於層間絕緣膜IL6上之焊墊PD、形成於層間絕緣膜IL6上且具有使焊墊PD之一部分露出之開口部OP3(第1開口部)的絕緣膜PA(第2絕緣膜)、及形成於自開口部OP3露出之焊墊PD上之柱狀電極PL。配線基板CB包含端子TE、及具有使端子TE之一部分露出之開口部OP1(第2開口部)的抗蝕層SR1(第3絕緣膜)。半導體晶片CP之絕緣膜PA具有作為與配線基板CB對向之側之主面(第1主面)的上表面PA2a，又，配線基板CB之抗蝕層SR1具有作為與半導體晶片CP對向之側之主面(第2主面)的上表面SR1a。於俯視下，柱狀電極PL內含絕緣膜PA之開口部OP3(第1開口部)，柱狀電極PL之一部分與絕緣膜PA重疊。而且，半導體晶片CP之柱狀電極PL與配線基板CB之端子TE係介隔介置於柱狀電極PL與端子TE之間之焊料層SD而連接。本實施形態之第1特徵為：柱狀電極PL自絕緣膜PA之上表面PA2a起之厚度(第1厚度、高度)h₁ 為焊料層SD自抗蝕層SR1之上表面SR1a起之厚度(第2厚度、高度)h₂ 之一半以上，且為厚度h₂ 以下。即，第1特徵為滿足h₂ /2≦h₁ ≦h₂ 之關係。再者，厚度h₁ 、h₂ 表示於圖7及圖17中。滿足h₂ /2≦h₁ ≦h₂ 之關係等價於滿足h₁ ≦h₂ ≦h₁ ×2之關係。因此，第1特徵等價於焊料層SD自抗蝕層SR1之上表面SR1a起之厚度h₂ 為柱狀電極PL自絕緣膜PA之上表面PA2a起之厚度h₁ 之1倍以上且2倍以下。厚度h₁ 亦可視為自絕緣膜PA之上表面PA2a突出的部分之柱狀電極PL之厚度(高度)。又，厚度h₁ 亦可視為絕緣膜PA之上表面PA2a至柱狀電極PL之前端面之距離(於半導體晶片CP之厚度方向觀察時之距離)。又，厚度h₁ 亦可視為位於絕緣膜PA之上表面PA2a上之部分(即騎上至絕緣膜PA之上表面PA2a上之部分)之柱狀電極PL之厚度。無論如何，h₁ 為於半導體晶片CP之厚度方向觀察時之尺寸。又，厚度h₂ 亦可視為自抗蝕層SR1之上表面SR1a突出的部分之焊料層SD之厚度(高度)。又，厚度h₂ 亦可視為抗蝕層SR1之上表面SR1a至焊料層SD之上表面(即自焊料層SD與柱狀電極PL之界面起)之距離(於配線基板CB之厚度方向觀察時之距離)。無論如何，h₂ 為於配線基板CB之厚度方向觀察時之尺寸。於配線基板CB之厚度方向觀察時，半導體晶片CP之絕緣膜PA之上表面PA2a與配線基板CB之抗蝕層SR1之上表面SR1a之間之距離(間隔)對應於柱狀電極PL之厚度h₁ 與焊料層SD之厚度h₂ 之合計(即h₁ ＋h₂ )。以下，對較理想為滿足第1特徵(h₂ /2≦h₁ ≦h₂ )之原因進行說明。採用於焊墊PD上設置柱狀電極PL，並以焊料層SD連接半導體晶片CP之柱狀電極PL與配線基板CB之端子TE之構造的優點在於：因使用柱狀電極PL而使半導體晶片CP與配線基板CB之間之間隔變大；以及因使用柱狀電極PL而抑制焊料連接部之焊料量。就該觀點而言，在某種程度上希望柱狀電極PL之厚度h₁ 較大，若柱狀電極PL之厚度h₁ 較小，則使用柱狀電極PL之意義變小。就該觀點而言，柱狀電極PL之厚度h₁ 較佳為焊料層SD之厚度h₂ 之一半以上(即h₂ /2≦h₁ )。藉由使h₂ /2≦h₁ 成立，而可確實享受使用柱狀電極PL所得之上述優點。藉此，即便柱狀電極PL之鄰接間隔伴隨半導體晶片CP之端子數之增加及半導體晶片CP之小型化而變小，亦容易對半導體晶片CP與配線基板CB之間填充底部填充樹脂(樹脂部UFR)。又，因確保了柱狀電極PL之厚度h₁ ，而可抑制各焊料連接部(此處為焊料層SD)之焊料量，因此即便柱狀電極PL之鄰接間隔變小，亦容易防止焊料連接部彼此接觸而短路。因此，可實現半導體晶片CP之小型化及多端子化。另一方面，若柱狀電極PL之厚度h₁ 過大，則會產生如下問題。施加至柱狀電極PL之應力係藉由存在於柱狀電極PL之下之絕緣膜PA(尤其是樹脂膜PA2)而被緩和。然而，若使柱狀電極PL之厚度h₁ 變大，則施加至柱狀電極PL之應力變大，變得無法藉由絕緣膜PA(尤其是樹脂膜PA2)充分緩和該應力，應力自柱狀電極PL傳遞至位於柱狀電極PL之下方之層間絕緣膜(IL1～IL6)，從而應力施加至該層間絕緣膜(IL1～IL6)。應力自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜有導致該層間絕緣膜產生損傷之虞，使半導體裝置PKG之可靠性降低。根據本發明者之試驗與模擬，自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力之大小依存於柱狀電極PL之厚度h₁ ，為了使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小，較有效為使柱狀電極PL之厚度h₁ 變小。就該觀點而言，柱狀電極PL之厚度h₁ 較佳為焊料層SD之厚度h₂ 以下(即h₁ ≦h₂ )。藉由使h₁ ≦h₂ 成立，而可使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小，因此可抑制或防止因來自柱狀電極PL之應力而導致位於柱狀電極PL之下方之層間絕緣膜產生損傷，從而可提昇半導體裝置之可靠性。因此，作為第1特徵，較理想為滿足h₂ /2≦h₁ ≦h₂ 之關係。藉此，可確實地享受使用柱狀電極PL所得之上述優點，並且可確實地降低自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力。藉此，可提昇半導體裝置之可靠性。又，可使柱狀電極PL之鄰接間隔變小，因此可實現半導體晶片CP之小型化及多端子化。圖37係表示藉由模擬而分析柱狀電極之厚度(圖37之橫軸)與自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力(圖37之縱軸)之相關性所得之結果的圖表。圖37之橫軸為柱狀電極之厚度，相當於上述厚度h₁ 。根據圖37之圖表，亦可知藉由使柱狀電極之厚度(h₁ )變小，而可使自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力變小。柱狀電極PL之厚度h₁ 較佳為15～25 μm左右。因此，例如較佳為將柱狀電極PL之厚度h₁ 設為20 μm、將焊料層SD之厚度h₂ 設為30 μm之組合。本實施形態之第2特徵為：柱狀電極PL之厚度h₁ 與焊料層SD之厚度h₂ 之合計(即h₁ ＋h₂ )為柱狀電極PL之直徑D₁ 之0.5倍以上且0.8倍以下。即，第2特徵為滿足D₁ ×0.5≦h₁ ＋h₂ ≦D₁ ×0.8之關係。直徑D₁ 表示於圖20及圖21中。柱狀電極PL之直徑D₁ 與上述光抗蝕層RP1之開口部OP4之直徑實質上相同。再者，滿足D₁ ×0.5≦h₁ ＋h₂ ≦D₁ ×0.8之關係等價於0.5≦(h₁ ＋h₂ )/D₁ ≦0.8之關係。以下，對較理想為滿足第2特徵之理由進行說明。當使柱狀電極PL之直徑D₁ 變小而使(h₁ ＋h₂ )/D₁ 變大時，作用於柱狀電極PL倒下之方向之應力變大。若作用於柱狀電極PL倒下之方向之應力變大，則應力容易自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜(IL1～IL6)，因此欠佳。為了使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜之應力變小，較有效為使柱狀電極PL之直徑D₁ 變大。就該觀點而言，(h₁ ＋h₂ )/D₁ 較佳為0.8以下。另一方面，若使柱狀電極PL之直徑D₁ 變大而使(h₁ ＋h₂ )/D₁ 變小，則會導致填充於半導體晶片CP與配線基板CB之間之底部填充樹脂(樹脂部UFR)之體積減少，從而導致利用底部填充樹脂之保護效果降低。又，使柱狀電極PL之直徑D₁ 變大而使(h₁ ＋h₂ )/D₁ 變小會導致柱狀電極PL之排列間距增大，對半導體晶片之小型化及多端子化不利。因此，過於使柱狀電極PL之直徑D₁ 變大而使(h₁ ＋h₂ )/D₁ 變小亦欠佳。就該觀點而言，(h₁ ＋h₂ )/D₁ 較佳為0.5以上。因此，作為第2特徵，柱狀電極PL之厚度h₁ 與焊料層SD之厚度h₂ 之合計較理想為柱狀電極PL之直徑D₁ 之0.5倍以上且0.8倍以下(即D₁ ×0.5≦h₁ ＋h₂ ≦D₁ ×0.8)。藉此，可抑制作用於柱狀電極PL倒下之方向應力，使應力不易自柱狀電極PL施加至位於柱狀電極PL之下方之層間絕緣膜(IL1～IL6)，從而可提昇半導體裝置之可靠性。又，容易確保填充於半導體晶片CP與配線基板CB之間之底部填充樹脂(樹脂部UFR)之體積，因此可確實地獲得利用底部填充樹脂之保護效果。又，容易使柱狀電極PL之排列間距變小，對半導體晶片之小型化及多端子化有利。圖38係表示藉由模擬而分析柱狀電極之直徑(圖38之橫軸)與自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力(圖38之縱軸)之相關性所得之結果的圖表。圖38之橫軸為柱狀電極之直徑，相當於上述直徑D₁ 。根據圖38之圖表，亦可知藉由使柱狀電極之直徑(D₁ )變大，而可使自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力變小。柱狀電極PL之直徑D₁ 較佳為85～105 μm左右。本實施形態之第3特徵為：絕緣膜PA之開口部OP3之直徑D₂ 為柱狀電極PL之直徑D₁ 之0.4倍以上且0.75倍以下。即，第3特徵為滿足D₁ ×0.4≦D₂ ≦D₁ ×0.75之關係。直徑D₁ 、D₂ 表示於圖20及圖21中。再者，絕緣膜PA之開口部OP3包含樹脂膜PA2之開口部OP3b，因此絕緣膜PA之開口部OP3之直徑D₂ 與樹脂膜PA2之開口部OP3b之直徑相同。於以下，對較理想為滿足第3特徵之理由進行說明。若絕緣膜PA之開口部OP3之直徑D₂ 變小，則嵌入於絕緣膜PA之開口部OP3之部分之柱狀電極PL之直徑亦變小，嵌入於絕緣膜PA之開口部OP3之部分之柱狀電極PL中之電流密度變高。若嵌入於絕緣膜PA之開口部OP3之部分之柱狀電極PL中之電流密度變高，則有容易產生柱狀電極PL之劣化(例如電遷移所導致之劣化)，使EM(ElectroMigration，電遷移)壽命等降低之虞，因此欠佳。為了抑制柱狀電極PL之劣化，較有效為使絕緣膜PA之開口部OP3之直徑D₂ 變大。就該觀點而言，絕緣膜PA之開口部OP3之直徑D₂ 較佳為柱狀電極PL之直徑D₁ 之0.4倍以上(即D₁ ×0.4≦D₂ )。又，絕緣膜PA(尤其是樹脂膜PA2)具有作為緩衝層(應力緩衝層、應力緩和層)之功能，施加至柱狀電極PL之應力藉由作為緩衝層之絕緣膜PA(尤其是樹脂膜PA2)而被緩和。然而，若使絕緣膜PA之開口部OP3之直徑D₂ 變大，則絕緣膜PA(尤其是樹脂膜PA2)作為緩衝層之功能變小，藉由絕緣膜PA(尤其是樹脂膜PA2)緩和施加至柱狀電極PL之應力之作用降低，因此應力容易自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)。因此，若作為電遷移對策，為了降低流動於柱狀電極PL之電流密度而使將柱狀電極PL連接於焊墊PD之絕緣膜PA之開口部OP3之直徑D₂ 變得過大，則有絕緣膜PA(尤其是樹脂膜PA2)作為緩衝層之功能變小，自柱狀電極PL施加至層間絕緣膜之應力變大，使層間絕緣膜產生損傷之虞。因此，不宜使絕緣膜PA之開口部OP3之直徑D₂ 變得過大。為了使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小，較有效為使絕緣膜PA之開口部OP3之直徑D₂ 變小。就該觀點而言，絕緣膜PA之開口部OP3之直徑D₂ 較佳為柱狀電極PL之直徑D₁ 之0.75倍以下(即D₂ ≦D₁ ×0.75)。因此，作為第3特徵，較理想為絕緣膜PA之開口部OP3之直徑D₂ 為柱狀電極PL之直徑D₁ 之0.4倍以上且0.75倍以下(即，D₁ ×0.4≦D₂ ≦D₁ ×0.75)。藉此，可抑制嵌入於絕緣膜PA之開口部OP3之部分之柱狀電極PL中之電流密度，因此可抑制柱狀電極PL之劣化(例如電遷移所導致之劣化)，從而可提昇EM壽命等。又，容易確保絕緣膜PA(尤其是樹脂膜PA2)作為緩衝層之功能，從而可使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小。因此，可提昇半導體裝置之可靠性。本實施形態之第4特徵為：絕緣膜PA具有包含無機絕緣膜之絕緣膜PA1、及絕緣膜PA1上之樹脂膜PA2之積層構造，於俯視下，絕緣膜PA1之開口部OP3a(第3開口部)內含樹脂膜PA2之開口部OP3b(第4開口部)，且絕緣膜PA之開口部OP3係藉由樹脂膜PA2之開口部OP3b而形成。以下，對較理想為滿足第4特徵之理由進行說明。若絕緣膜PA具有絕緣膜PA1及絕緣膜PA1上之樹脂膜PA2之積層構造，且於俯視下，絕緣膜PA1之開口部OP3a內含樹脂膜PA2之開口部OP3b，則絕緣膜PA之開口部OP3之內壁包含樹脂膜PA2之開口部OP3b之內壁，因此柱狀電極PL雖然與樹脂膜PA2相接，但不與絕緣膜PA1相接。由於樹脂膜PA2包含樹脂材料，從而相對柔軟，作為緩和施加至柱狀電極PL之應力之緩衝層(應力緩衝層、應力緩和層)之功能優異。因此，藉由使柱狀電極PL與樹脂膜PA2相接，但不與絕緣膜PA1相接，而可容易地利用樹脂膜PA2緩和施加至柱狀電極PL之應力，從而使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小。藉此，可抑制或防止來因自柱狀電極PL之應力導致位於柱狀電極PL之下方之層間絕緣膜產生損傷。因此，較理想為滿足第4特徵，藉此，可提昇半導體裝置之可靠性。例如，較佳為將開口部OP3a之直徑設為55 μm左右、且將開口部OP3b之直徑設為40 μm左右之組合。又，絕緣膜PA1上之樹脂膜PA2中，作為緩和施加至柱狀電極PL之應力之緩衝層而發揮功能者係主要樹脂膜PA2，為了提昇該作為緩衝層之功能，而使用包含樹脂材料之絕緣膜(即樹脂膜PA2)作為半導體晶片CP之最上層之膜。考慮到樹脂膜PA2之該功能(作為緩衝層之功能)，樹脂膜PA2尤其較佳為聚醯亞胺樹脂膜。藉此，可利用樹脂膜PA2而更確實地緩和施加至柱狀電極PL之應力，從而更確實地減少自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力。又，絕緣膜PA1藉由包含無機絕緣膜，而可作為鈍化膜而確實地發揮功能。又，絕緣膜PA1更佳為包含氮化矽膜或氮氧化矽膜，藉此，可提昇半導體晶片CP之耐濕性，進一步地，可提昇半導體裝置之可靠性。本實施形態之第5特徵為：焊墊PD與柱狀電極PL之間之樹脂膜PA2之厚度(第3厚度)T₁ 大於焊墊PD之厚度(第4厚度)T₂ ，且小於柱狀電極PL之厚度h₁ 。即，第5特徵為滿足T₂ ＜T₁ ＜h₁ 之關係。厚度T₁ 、T₂ 表示於圖7及圖20。此處，厚度T₁ 為介置於焊墊PD之上表面(未被絕緣膜PA1覆蓋之部分之焊墊PD之上表面)與柱狀電極PL(騎上至樹脂膜PA2上之部分之柱狀電極PL)之間的部分之樹脂膜PA2之厚度。換言之，厚度T₁ 與於俯視下在開口部OP3a之內側且開口部OP3b之外側之區域之樹脂膜PA2之厚度對應。再者，厚度T₁ 、T₂ 為於半導體晶片CP之厚度方向上觀察時之尺寸。以下，對較理想為滿足第5特徵之理由進行說明。若樹脂膜PA2之厚度(T₁ )變薄，則樹脂膜PA2作為緩衝層之功能變低，藉由樹脂膜PA2緩和施加至柱狀電極PL之應力之作用降低，因此應力容易自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)。因此，不宜使樹脂膜PA2之厚度(T₁ )過薄。為了使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小，較有效為使樹脂膜PA2之厚度(T₁ )變厚。就該觀點而言，樹脂膜PA2之厚度T₁ 較佳為大於(厚於)焊墊PD之厚度T₂ (即T₂ ＜T₁ )。另一方面，若樹脂膜PA2之厚度(T₁ )過厚，則會因樹脂膜PA2之熱收縮率與構成配線構造之層間絕緣膜(IL1～IL6)之熱收縮率之差而導致半導體晶片CP容易翹曲。因此，不宜使樹脂膜PA2之厚度(T₁ )過厚。就該觀點而言，樹脂膜PA2之厚度T₁ 較佳為小於柱狀電極PL之厚度h₁ (即T₁ ＜h₁ )。因此，作為第5特徵，較理想為樹脂膜PA2之厚度T₁ 大於焊墊PD之厚度T₂ ，且小於柱狀電極PL之厚度h₁ (即T₂ ＜T₁ ＜h₁ )。藉此，可容易地確保樹脂膜PA2作為緩衝層之功能，從而使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小。藉此，可抑制或防止來自柱狀電極PL之應力導致位於柱狀電極PL之下方之層間絕緣膜產生損傷。又，容易抑制或防止樹脂膜PA2與層間絕緣膜(IL1～IL6)之熱收縮率之差導致半導體晶片CP不必要地翹曲。因此，可提昇半導體裝置之可靠性。本實施形態之第6特徵為：於俯視下，抗蝕層SR1之開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ (參照圖39)。即，第6特徵為滿足D₃ ＜D₁ 之關係。直徑D₃ 表示於上述圖11及圖39中。又，自另一種角度而言，第6特徵為：於俯視下，抗蝕層SR1之開口部OP1內含於柱狀電極PL。此處，圖39為半導體裝置PKG之主要部分俯視圖，於圖39中，表示有半導體裝置PKG中之配線基板CB之端子、抗蝕層SR1之開口部OP1、及柱狀電極PL之平面佈局。以下，對較理想為滿足第6特徵之理由進行說明。若使俯視下抗蝕層SR1之開口部OP1之直徑D₃ 大於柱狀電極PL之直徑D₁ ，則焊料層SD1之一部分會潤濕擴散至柱狀電極PL之側面。若焊料層SD1之一部分潤濕擴散至柱狀電極PL之側面，則難以將底部填充樹脂(樹脂部UFR)填充至半導體晶片CP與配線基板CB之間，因此欠佳。又，若焊料層SD1之一部分潤濕擴散至柱狀電極PL之側面，則相鄰之柱狀電極PL間短路之風險增加，因此欠佳。又，若焊料層SD1之一部分潤濕擴散至柱狀電極PL之側面，相應地焊料層SD之厚度h₂ 會變小，而半導體晶片CP與配線基板CB之間之間隔變窄，因此欠佳。因此，作為第6特徵，較理想為於俯視下抗蝕層SR1之開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ 。自另一種角度而言，較理想為於俯視下抗蝕層SR1之開口部OP1內含於柱狀電極PL。藉此，將柱狀電極PL與端子TE連接之焊料層SD之形狀成為如上述圖7所示之形狀，構成焊料層SD1之焊料不易潤濕擴散至柱狀電極PL之側面。因此，容易於半導體晶片CP與配線基板CB之間填充底部填充樹脂(樹脂部UFR)，從而容易製造半導體裝置PKG。又，可降低相鄰之柱狀電極PL間短路之風險，因此可提昇半導體裝置之可靠性。例如，較佳為將柱狀電極PL之直徑D₁ 設為85～105 μm左右、且將劑層SR1之開口部OP1之直徑D₃ 設為65～75 μm左右的組合。又，半導體晶片CP中之柱狀電極PL之排列間距較佳為大於柱狀電極PL之直徑D₁ 加上15 μm之值(D₁ ＋15 μm)。即，較佳為確保於俯視下相鄰之柱狀電極PL之最接近距離(最接近之部位之間隔)為15 μm以上。藉此，容易對半導體晶片CP與配線基板CB之間填充底部填充樹脂(樹脂部UFR)。列舉一例，可將柱狀電極PL之直徑D₁ 設為85～105 μm左右，且將柱狀電極PL之排列間距設為130 μm左右。對第6特徵進一步進行補充。如上所述，作為第6特徵，若於俯視下抗蝕層SR1之開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ (D₃ ＜D₁ )，但抗蝕層SR1之開口部OP1之直徑D₃ 為柱狀電極PL之直徑D₁ 之0.7倍以上且0.8倍以下(D₁ ×0.7≦D₃ ≦D₁ ×0.8)，則尤其較佳。以下，對其原因進行說明。如上所述，作為第6特徵，於俯視下抗蝕層SR1之開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ (D₃ ＜D₁ )，自另一種角度而言，於俯視下抗蝕層SR1之開口部OP1內含於柱狀電極PL。藉此，構成焊料層SD1之焊料不易潤濕擴散至柱狀電極PL之側面。然而，為了確實地防止構成焊料層SD1之焊料潤濕擴散至柱狀電極PL之側面，較佳為不僅於俯視下使抗蝕層SR1之開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ ，進而將抗蝕層SR1之開口部OP1之直徑D₃ 設為柱狀電極PL之直徑D₁ 之0.8倍以下(即D₃ ≦D₁ ×0.8)。若將抗蝕層SR1之開口部OP1之直徑D₃ 設為柱狀電極PL之直徑D₁ 之0.8倍以下(D₃ ≦D₁ ×0.8)，則可更確實地防止構成焊料層SD1之焊料潤濕擴散至柱狀電極PL之側面。另一方面，若抗蝕層SR1之開口部OP1之直徑D₃ 變小，則嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD之直徑亦變小，從而嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD中之電流密度變高。若嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD中之電流密度變高，則容易產生焊料層SD之劣化(例如電遷移所導致之劣化)，有EM壽命等降低之虞，因此欠佳。為了抑制或防止電流密度之增加所導致之焊料層SD之劣化，較有效為不使抗蝕層SR1之開口部OP1之直徑D₃ 變得過小。又，若抗蝕層SR1之開口部OP1之直徑D₃ 相對於柱狀電極PL之直徑D₁ 之比(即D₃ /D₁ )變小，則於以抗蝕層SR1之上表面SR1a與抗蝕層SR1之開口部OP1之內壁(側壁)形成之角部所相接之位置，形成焊料層SD之收縮部分，以該收縮部分為起點於焊料層SD產生龜裂之風險增加。為了抑制或防止焊料層SD之龜裂，較有效為不使抗蝕層SR1之開口部OP1之直徑D₃ 相對於柱狀電極PL之直徑D₁ 之比(即D₃ /D₁ )變得過小。即，為了抑制或防止焊料層SD之劣化及龜裂，較有效為不使抗蝕層SR1之開口部OP1之直徑D₃ 變得過小。因此，作為第6特徵，尤其較佳為於俯視下抗蝕層SR1之開口部OP1內含於柱狀電極PL(開口部OP1之直徑D₃ 小於柱狀電極PL之直徑D₁ )，但將抗蝕層SR1之開口部OP1之直徑D₃ 設為柱狀電極PL之直徑D₁ 之0.7倍以上且0.8倍以下(即D₁ ×0.7≦D₃ ≦D₁ ×0.8)。即，尤其較佳為將抗蝕層SR1之開口部OP1之直徑D₃ 相對於柱狀電極PL之直徑D₁ 之比(D₃ /D₁ )設為0.7以上且0.8以下(即0.7≦D₃ /D₁ ≦0.8)。藉此，可確實地防止構成焊料層SD1之焊料潤濕擴散至柱狀電極PL之側面，可抑制或防止焊料層SD之劣化及龜裂，從而可更確實地提昇半導體裝置之可靠性。再者，於圖39中，表示有端子TE之平面形狀為四邊形(矩形)之情形作為一例，但並不限定於此，端子TE之平面形狀亦可為圓形等。本實施形態之第7特徵為：構成半導體晶片CP之半導體基板SB之厚度為25～300 μm。以下，對較理想為滿足第7特徵之理由進行說明。若構成半導體晶片CP之半導體基板SB之厚度較厚，則半導體晶片CP不易變形。與此相對，若使構成半導體晶片CP之半導體基板SB之厚度較薄，則半導體晶片CP容易變形，可藉由半導體晶片CP之變形而緩和施加至構成半導體晶片CP之配線構造之層間絕緣膜(IL1～IL6)的應力。因此，使半導體基板SB之厚度變薄之作用在於使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小。就該觀點而言，較佳為在一定程度上使構成半導體晶片CP之半導體基板SB之厚度較薄，設為300 μm以下。另一方面，若半導體基板SB之厚度過薄，則半導體基板SB之破裂之風險增加，因此半導體基板SB之厚度較佳為25 μm以上。因此，作為第7特徵，較理想為構成半導體晶片CP之半導體基板SB之厚度為25～300 μm之範圍內。藉此，可藉由半導體晶片CP之變形而緩和自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力，並且可確實地防止半導體基板SB破裂。因此，可提昇半導體裝置之可靠性，又容易製造半導體裝置。又，可提昇半導體裝置之製造良率。圖40係表示藉由模擬而分析構成半導體晶片之半導體基板之厚度(圖40之橫軸)與自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力(圖40之縱軸)之相關性所得之結果的圖表。根據圖40之圖表，亦可知藉由使構成半導體晶片之半導體基板之厚度變薄，而可使自柱狀電極施加至柱狀電極之下方之層間絕緣膜之應力變小。因此，構成半導體晶片CP之半導體基板SB之厚度較佳為設為300 μm以下。本實施形態之第8特徵為：絕緣膜PA之開口部OP3(樹脂膜PA2之開口部OP3b)之平面形狀為圓形狀(參照圖21)。又，若柱狀電極PL之平面形狀為圓形狀，則進而較佳。以下，對較理想為滿足第8特徵之理由進行說明。絕緣膜PA之開口部OP3(樹脂膜PA2之開口部OP3b)之平面形狀可應用四邊形狀(矩形狀)、四邊形以外之多邊形狀、或圓形狀等各種平面形狀，其中，尤其較佳為圓形狀。藉由將絕緣膜PA之開口部OP3(樹脂膜PA2之開口部OP3b)之平面形狀設為圓形狀，而嵌入於絕緣膜PA之開口部OP3(樹脂膜PA2之開口部OP3b)之部分之柱狀電極PL成為圓柱狀。藉此，柱狀電極PL不易產生各向異性之應力，又，可防止產生應力集中於柱狀電極PL之角部之現象。藉由將柱狀電極PL之平面形狀設為圓形狀，而該效果進一步變大。藉此，可使自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力變小。因此，可抑制或防止來自柱狀電極PL之應力導致位於柱狀電極PL之下方之層間絕緣膜產生損傷。因此，可提昇半導體裝置之可靠性。又，半導體晶片CP具有包含複數層配線層之配線構造。本實施形態若應用於半導體晶片CP之配線構造包含低介電常數絕緣膜之情形，則效果較大。其原因如下所述。如上所述，近年來，半導體晶片內之配線之間隔越來越小，因此有接近之配線間之寄生電容變大，而導致信號延遲及消耗電力增加之虞。因此，較理想為藉由使用低介電常數絕緣膜作為構成半導體晶片之配線構造之層間絕緣膜，而降低接近之配線間之寄生電容，藉此，可提昇半導體裝置之性能。然而，低介電常數絕緣膜雖然介電常數較氧化矽膜更低，但低介電常數絕緣膜與氧化矽膜相比強度容易變弱。因此，於採用低介電常數絕緣膜作為配線構造所包含之層間絕緣膜之情形時，當應力自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜時，該層間絕緣膜產生損傷之風險變高。即，低介電常數絕緣膜可謂對於來自柱狀電極PL之應力之耐性較低之膜。針對於此，於本實施形態中，藉由上述特徵(第1～第8特徵)，而降低自柱狀電極PL施加至柱狀電極PL之下方之層間絕緣膜(IL1～IL6)之應力。因此，即便於採用對應力之耐性較低之膜即低介電常數絕緣膜作為配線構造所包含之層間絕緣膜的情形時，亦可抑制或防止來自柱狀電極PL之應力導致包含低介電常數絕緣膜之層間絕緣膜產生損傷。因此，若將本實施形態應用於半導體晶片CP之配線構造包含低介電常數絕緣膜之情形，則可獲得降低半導體晶片CP內接近之配線間之寄生電容之效果，並且可抑制或防止該低介電常數絕緣膜因來自柱狀電極PL之應力產生損傷。因此，提昇半導體裝置之性能，並且可提昇半導體裝置之可靠性。這亦適用於下述第9特徵及第10特徵。其次，對本實施形態之第1變化例進行說明。圖41及圖42係本實施形態之第1變化例之半導體裝置PKG之主要部分剖視圖(圖41)及主要部分俯視圖(圖42)。圖41表示與上述圖7對應之區域之剖視圖(局部放大剖視圖)，圖42表示與上述圖21對應之俯視圖。再者，圖41與圖42之A6-A6線之位置上之剖視圖大致對應。又，圖43係用以對第1變化例之半導體裝置之效果進行說明之說明圖，表示與上述圖7對應之區域之剖視圖。再者，圖41及圖42所示之第1變化例之半導體裝置與上述圖7之半導體裝置之主要不同之處在於具有第9特徵。即，第9特徵為：於焊墊PD及形成於該焊墊PD上之柱狀電極PL中，於俯視下，焊墊PD內含柱狀電極PL。即，於俯視下，柱狀電極PL內含於焊墊PD，不自焊墊PD伸出。自另一種角度而言，第9特徵為：於俯視下，半導體晶片CP之焊墊PD之側面(外周)PDS之位置與柱狀電極PL之側面PLS相同，或位於較柱狀電極PL之側面PLS更外側。此處，將俯視下遠離絕緣膜PA之開口部OP3之側設為外側，將靠近絕緣膜PA之開口部OP3之側設為內側。再者，柱狀電極PL之側面PLS係位於絕緣膜PA之上表面PA2a上之部分(即騎上至絕緣膜PA之上表面PA2a上之部分)之柱狀電極PL之側面。柱狀電極PL之側面PLS於俯視下與絕緣膜PA2重疊，且與樹脂部UFR相接。即，柱狀電極PL之側面PLS為與樹脂部UFR相接之側面。對於第9特徵之效果，一面對圖41與圖43進行對比，一面於以下進行說明。當形成絕緣膜時，若該絕緣膜之基底存在階差，則有於該絕緣膜亦產生反映出基底之階差的階差之情形。絕緣膜PA係以使焊墊PD之上表面之一部分(中央部)自開口部OP3露出，且覆蓋焊墊PD之上表面之外周部與側面之方式形成。因此，有於絕緣膜PA之上表面PA2a形成因焊墊PD之側面PDS產生之階差DS的情形。於圖41及圖43之各者中，表示有於絕緣膜PA之上表面PA2a形成有因焊墊PD之側面PDS產生之階差DS的情形。再者，對圖41之情形與圖43之情形進行比較，圖41之情形相比圖43之情形，焊墊PD之平面尺寸(平面面積)更大，於圖41之情形時，於俯視下焊墊PD之側面PDS與柱狀電極PL未重疊，但於圖43之情形時，於俯視下焊墊PD之側面PDS與柱狀電極PL重疊。於圖43之情形時，於絕緣膜PA之上表面PA2a形成有因焊墊PD之側面PDS產生之階差DS，且於該階差DS上亦存在柱狀電極PL。即，於圖43之情形時，於絕緣膜PA之上表面PA2a，柱狀電極PL甚至存在於較存在階差DS更外側之區域。於該情形時(圖43)，與絕緣膜PA相接之柱狀電極PL之下表面PLK不平坦，成為反映出階差DS之形狀。具體而言，柱狀電極PL之下表面PLK成為下表面PLK之端部附近區域向靠近半導體晶片CP側突出(突起)之形狀。再者，對柱狀電極PL中之與絕緣膜PA之上表面PA2a相接之面標註符號PLK而設為柱狀電極PL之下表面PLK。於柱狀電極PL之下表面PLK具有如圖43之形狀之情形時，當溫度循環時(交替反覆高溫狀態與低溫狀態時)，因柱狀電極PL之下表面PLK之端部附近區域按壓絕緣膜PA，而導致應力施加至半導體晶片CP之焊墊PD或層間絕緣膜，容易產生焊墊PD之變形或層間絕緣膜之損傷。為了抑制來自柱狀電極PL之應力所導致之焊墊PD之變形及層間絕緣膜之損傷，較有效為使與絕緣膜PA相接之柱狀電極PL之下表面PLK一直到下表面PLK之端部側均為平坦。為此，必須即便產生絕緣膜PA之階差DS，亦使柱狀電極PL之下表面PLK之形狀不受該階差DS影響。這可藉由以柱狀電極PL不存在於絕緣膜PA之階差DS上，且柱狀電極PL之側面PLS於俯視下位於較階差DS更內側之方式設計焊墊PD與柱狀電極PL而實現。絕緣膜PA之階差DS係因焊墊PD之側面PDS而產生者，觀察絕緣膜PA之階差DS與焊墊PD之側面PDS之平面位置關係，絕緣膜PA之階差DS必然位於較焊墊PD之側面PDS更外側。再者，如上所述，於俯視下遠離絕緣膜PA之開口部OP3之側設為外側，靠近絕緣膜PA之開口部OP3之側設為內側。因此，若設為於俯視下柱狀電極PL內含於焊墊PD，且柱狀電極PL不自焊墊PD伸出，則必然成為於俯視下柱狀電極PL之側面PLS位於較絕緣膜PA之階差DS更內側，故而，柱狀電極PL不會存在於絕緣膜PA之階差DS上。藉此，如圖41所示，即便產生絕緣膜PA之階差DS，亦可使與絕緣膜PA相接之柱狀電極PL之下表面PLK一直到下表面PLK之端部側均為平坦。即，於滿足上述第9特徵之情形時，即便於絕緣膜PA產生焊墊PD之側面PDS所引起之階差DS，該階差DS亦不會對柱狀電極PL之下表面PLK之形狀造成影響，可使與絕緣膜PA相接之柱狀電極PL之下表面PLK一直到下表面PLK之端部側均為平坦(參照圖41)。與圖43之情形相比，於圖41之情形時，得益於柱狀電極PL之下表面PLK平坦，當溫度循環時，可緩和自柱狀電極PL之下表面PLK施加至半導體晶片CP之焊墊PD或層間絕緣膜之應力，因此可抑制焊墊PD之變形、或層間絕緣膜之損傷。因此，藉由滿足第9特徵，而可抑制或防止當溫度循環時，來自柱狀電極PL之應力導致產生焊墊PD之變形及層間絕緣膜之損傷。藉此，可提昇半導體裝置之可靠性。第9特徵亦可與上述第1～第8特徵之1個以上進行組合。其次，對本實施形態之第2變化例進行說明。圖44係本實施形態之第2變化例之半導體裝置PKG之主要部分俯視圖，與上述圖39對應。於圖44中，表示有第2變化例之半導體裝置PKG中之配線基板CB之端子、抗蝕層SR1之開口部OP1、及柱狀電極PL之平面佈局。第2變化例之半導體裝置PKG之剖視圖與上述圖6及圖7基本相同。圖44所示之第2變化例之半導體裝置具有第10特徵。第10特徵為：1.5≦D₄ /D₃ ≦2成立。此處，如上所述，D₃ 為抗蝕層SR1之開口部OP1之直徑。又，D₄ 為端子TE之直徑。再者，端子TE包含銅層TE1及銅層TE1上之鎳層TE2，於俯視下鎳層TE2內含於銅層TE1，因此端子TE之直徑D₄ 與構成端子TE之銅層TE1之直徑對應。於第2變化例中，如圖44所示，端子TE之平面形狀、即構成端子TE之銅層TE1之平面形狀為圓形狀。又，與上述圖39之情形同樣地，於圖44之情形時，抗蝕層SR1之開口部OP1之平面形狀亦為圓形狀。再者，構成端子TE之鎳層TE2係形成於自抗蝕層SR1之開口部OP1露出之部分之銅層TE1上，因此抗蝕層SR1之開口部OP1之平面形狀及平面尺寸與構成端子TE之鎳層TE2之平面形狀及平面尺寸實質上相同。於以下，對採用第10特徵之理由與效果進行說明。由於抗蝕層SR1與端子TE(銅層TE1)之接著力並不那麼強，因而若抗蝕層SR1與端子TE(銅層TE1)之接觸面積較小，則抗蝕層SR1與端子TE(銅層TE1)之密接性(接著性)變低，擔心抗蝕層SR1與端子TE之界面之剝離。抗蝕層SR1與端子TE之界面之剝離會導致半導體裝置之可靠性之降低，因此欠佳。因此，較理想為使抗蝕層SR1與端子TE(銅層TE1)之接觸面積在一定程度上變大，從而使抗蝕層SR1與端子TE之界面之剝離不易產生。要使端子TE(銅層TE1)與抗蝕層SR1之接觸面積變大，則要使端子TE之直徑D₄ 變大，或使抗蝕層SR1之開口部OP1之直徑D₃ 變小，這與使端子TE之直徑D₄ 相對於抗蝕層SR1之開口部OP1之直徑D₃ 之比(D₄ /D₃ )變大相對應。即，若使D₄ /D₃ 變小則抗蝕層SR1與端子TE(銅層TE1)之接觸面積變小，則擔心抗蝕層SR1與端子TE之界面之剝離，因此為了抑制或防止該剝離，較有效為不使D₄ /D₃ 變得過小。另一方面，若抗蝕層SR1之開口部OP1之直徑D₃ 變小，則嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD之直徑亦變小，而嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD中之電流密度變高。若嵌入於抗蝕層SR1之開口部OP1之部分之焊料層SD中之電流密度變高，則有容易產生焊料層SD之劣化(例如電遷移所引起之劣化)而使EM壽命等降低之虞，因此欠佳。為了抑制或防止因電流密度之增加而產生之焊料層SD之劣化，較有效為不使抗蝕層SR1之開口部OP1之直徑D₃ 變得過小。又，使端子TE之直徑D₄ 變大會引起端子TE之排列間距變大，或相鄰之端子TE之間隔變窄。若端子TE之排列間距變大，則與此相應地半導體晶片CP之焊墊PD之排列間距變大，這與半導體晶片CP之小型化及多端子化之要求背道而馳，因此欠佳。又，若相鄰之端子TE之間隔變窄，則於配線基板CB中，難以對相鄰之端子TE之間穿入配線，因而導致配線基板CB之配線佈局之制約，欠佳。因此，為了抑制端子TE之排列間距，減少配線基板CB之配線佈局之制約，而較有效為不使端子TE之直徑D₄ 變得過大。使端子TE之直徑D₄ 變大、及使抗蝕層SR1之開口部OP1之直徑D₃ 變小均以使端子TE之直徑D₄ 相對於抗蝕層SR1之開口部OP1之直徑D₃ 之比(D₄ /D₃ )變大之方式發揮作用。因此，為了抑制或防止因電流密度之增加引起之焊料層SD之劣化，又，抑制端子TE之排列間距，減少配線基板CB之配線佈局之制約，較有效為不使D₄ /D₃ 變得過大。因此，於第2變化例中，採用上述第10特徵，滿足1.5≦D₄ /D₃ ≦2之關係。藉由滿足1.5≦D₄ /D₃ 之關係，而可一定程度地確保抗蝕層SR1與端子TE之接觸面積，提昇抗蝕層SR1與端子TE之密接性，藉此，可使抗蝕層1與端子TE之界面處之剝離不易產生。又，藉由滿足D₄ /D₃ ≦2之關係，而可抑制或防止電流密度之增加引起之焊料層SD之劣化，又，可抑制端子TE之排列間距，減少配線基板CB之配線佈局之制約。因此，藉由滿足1.5≦D₄ /D₃ ≦2之關係，可提昇半導體裝置之可靠性，並且有利於半導體晶片CP之小型化(小面積化)及多端子化，又，可提昇配線基板CB之配線佈局之自由度。又，敍述了關於上述第6特徵，較佳為滿足D₁ ×0.7≦D₃ ≦D₁ ×0.8之關係，但當將該關係與作為第10特徵之1.5≦D₄ /D₃ ≦2之關係組合時，關於端子TE之直徑D₄ 與柱狀電極PL之直徑D₁ ，較佳為滿足1.05≦D₄ /D₁ ≦1.6之關係。第10特徵亦可與上述第1～第9特徵之1個以上進行組合。又，於圖44中，將端子TE之平面形狀設為圓形狀。於將端子TE之平面形狀設為圓形狀之情形時，可獲得如下效果。即，若將端子TE之平面形狀設為圓形狀，則可有效率地增大相鄰之端子TE之間隔。例如，端子TE之平面形狀為圓形之情形與四邊形之情形相比，若端子TE之排列間距相同，則相鄰之端子TE之間隔係端子TE之平面形狀為圓形之情形時大於端子TE之平面形狀為四邊形之情形時。因此，藉由將端子TE之平面形狀設為圓形狀，而可有效率地使相鄰之端子TE之間隔變大，於配線基板CB中容易於相鄰之端子TE間穿入配線，因此可進一步提昇配線基板CB中之配線佈局之自由度。又，若將抗蝕層SR1之開口部OP1設為圓形狀，則焊料層SD不易產生各向異性之應力，又，可防止發生應力集中於焊料層SD之角部之現象。藉此，容易抑制或防止焊料層SD之劣化及龜裂。其次，對柱狀電極PL中鎳層NL之有無進行補充。於上述圖7及圖35中，表示有銅層CL與焊料層SD之間未介置鎳層(鍍鎳層)之情形，柱狀電極PL係藉由晶種層SE及晶種層SE上之銅層CL而形成。作為另一形態，如參照上述圖36所說明，亦可藉由晶種層SE、晶種層SE上之銅層CL、及銅層CL上之鎳層NL而形成柱狀電極PL，於該情形時，鎳層NL介置於銅層CL與焊料層SD之間。然而，與柱狀電極PL包含鎳層NL之情形相比(圖36)，如圖7及圖35所示，柱狀電極PL不包含鎳層NL，且於銅層CL與焊料層SD之間未介置有鎳層(NL)之情形更能提昇EM壽命。認為其原因如下。首先，說明對於鎳層NL介置於構成柱狀電極PL之銅層CL與焊料層SD之間之半導體裝置(對應於適用圖36之柱狀電極PL之半導體裝置)，進行EM試驗之情形。於該情形時，產生鎳(Ni)自構成端子TE之鎳層TE2向焊料層SD側之擴散，於鎳層TE2與焊料層SD之間產生EM開路故障(open failures)，此現象成為決定EM壽命之主要因素。其次，說明對於構成柱狀電極PL之銅層CL與焊料層SD之間未介置有鎳層(NL)之半導體裝置(對應於適用圖35之柱狀電極PL之半導體裝置)進行EM試驗之情形。於該情形時，因來自銅層CL之銅(Cu)之熱擴散而於構成端子TE之鎳層TE2上形成CuSn層，該CuSn層作為防止鎳(Ni)自鎳層TE2向焊料層SD擴散之障壁層發揮功能。因此，於構成端子TE之鎳層TE2與焊料層SD之間不易產生EM開路故障。於該情形時，產生於構成柱狀電極PL之銅層CL與焊料層SD之間而非產生於構成端子TE之鎳層TE2與焊料層SD之間的EM開路故障成為決定EM壽命之主要因素，但該EM壽命與適用圖36之柱狀電極PL之半導體裝置相比得到提昇(例如提昇25%左右)。因此，藉由使柱狀電極PL不包含鎳層NL，且鎳層(NL)不介置於構成柱狀電極PL之銅層CL與焊料層SD之間，而可提昇EM壽命。因此，可進一步提昇半導體裝置之可靠性。以上，對於由本發明者完成之發明，基於其實施形態進行了具體說明，毋庸置疑，本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變更。另外，將上述實施形態(包含變化例)所記載之內容之一部分記載於以下。 [附記1] 一種半導體裝置，其係包含配線基板、及搭載於上述配線基板上之半導體晶片者，且上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其係形成於上述第1絕緣膜上，且具有使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上；上述配線基板包含：端子；及第3絕緣膜，其具有使上述端子之一部分露出之第2開口部；上述半導體晶片之上述第2絕緣膜具有與上述配線基板對向之側之第1主面，上述配線基板之上述第3絕緣膜具有與上述半導體晶片對向之側之第2主面，於俯視下，上述柱狀電極內含上述第1開口部，上述柱狀電極之一部分與上述第2絕緣膜重疊，上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔介置於上述柱狀電極與上述端子之間之焊料層而連接，於俯視下，上述第2開口部內含於上述柱狀電極，且上述第2開口部之第3直徑係上述柱狀電極之第1直徑之0.7倍以上且0.8倍以下。 [附記2] 一種半導體裝置，其係包含配線基板、及搭載於上述配線基板上之半導體晶片者，且上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其係形成於上述第1絕緣膜上，且具有使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上；上述配線基板包含：端子；及第3絕緣膜，其具有使上述端子之一部分露出之第2開口部；上述半導體晶片之上述第2絕緣膜具有與上述配線基板對向之側之第1主面，上述配線基板之上述第3絕緣膜具有與上述半導體晶片對向之側之第2主面，於俯視下，上述柱狀電極內含上述第1開口部，上述柱狀電極之一部分與上述第2絕緣膜重疊，上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔介置於上述柱狀電極與上述端子之間之焊料層而連接，且於俯視下，上述焊墊內含上述柱狀電極。 [附記3] 一種半導體裝置，其係包含配線基板、及搭載於上述配線基板上之半導體晶片者，且上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其係形成於上述第1絕緣膜上，且具有使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上；上述配線基板包含：端子；及第3絕緣膜，其具有使上述端子之一部分露出之第2開口部；上述半導體晶片之上述第2絕緣膜具有與上述配線基板對向之側之第1主面，上述配線基板之上述第3絕緣膜具有與上述半導體晶片對向之側之第2主面，於俯視下，上述柱狀電極內含上述第1開口部，上述柱狀電極之一部分與上述第2絕緣膜重疊，上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔介置於上述柱狀電極與上述端子之間之焊料層而連接，且當將上述第3絕緣膜之上述第2開口部之直徑設為D₃ ，且將上述端子之直徑設為D₄ 時，1.5≦D₄ /D₃ ≦2成立。

BL‧‧‧焊料球BS‧‧‧基材層CB‧‧‧配線基板CBa‧‧‧上表面CBb‧‧‧下表面CL‧‧‧銅層CP‧‧‧半導體晶片CPB‧‧‧配線構造形成區域CY‧‧‧晶片搭載區域D₁‧‧‧直徑D₂‧‧‧直徑D₃‧‧‧直徑D₄‧‧‧直徑DS‧‧‧階差G1‧‧‧閘極電極G2‧‧‧閘極電極GF‧‧‧閘極絕緣膜h₁‧‧‧厚度h₂‧‧‧厚度IL1‧‧‧層間絕緣膜IL2‧‧‧層間絕緣膜IL3‧‧‧層間絕緣膜IL4‧‧‧層間絕緣膜IL5‧‧‧層間絕緣膜IL6‧‧‧層間絕緣膜LA‧‧‧焊盤M1‧‧‧配線M2‧‧‧配線M3‧‧‧配線M4‧‧‧配線NL‧‧‧鎳層NS‧‧‧n型半導體區域NW‧‧‧n型井OP1‧‧‧開口部OP2‧‧‧開口部OP3‧‧‧開口部OP3a‧‧‧開口部OP3b‧‧‧開口部OP4‧‧‧開口部PA‧‧‧絕緣膜PA1‧‧‧絕緣膜PA2‧‧‧樹脂膜PA2a‧‧‧上表面PD‧‧‧焊墊PDS‧‧‧側面PKG‧‧‧半導體裝置PL‧‧‧柱狀電極PLK‧‧‧下表面PLS‧‧‧側面PS‧‧‧p型半導體區域PW‧‧‧p型井Qn‧‧‧MISFETQp‧‧‧MISFETRP1‧‧‧光抗蝕層SB‧‧‧半導體基板SD‧‧‧焊料層SD1‧‧‧焊料層SD2‧‧‧焊料層SE‧‧‧晶種層SH‧‧‧開口部SR1‧‧‧抗蝕層SR1a‧‧‧上表面SR2‧‧‧抗蝕層ST‧‧‧元件分離區域T₁‧‧‧厚度T₂‧‧‧厚度TE‧‧‧端子TE1‧‧‧銅層TE2‧‧‧鎳層UFR‧‧‧樹脂部V1‧‧‧導通孔部V2‧‧‧導通孔部V3‧‧‧導通孔部V4‧‧‧導通孔部V5‧‧‧導通孔部

圖1係一實施形態之半導體晶片之整體俯視圖。圖2係一實施形態之半導體晶片之剖視圖。圖3係一實施形態之半導體晶片之整體俯視圖。圖4係一實施形態之半導體裝置之頂視圖。圖5係圖4之半導體裝置之底視圖。圖6係圖4之半導體裝置之剖視圖。圖7係圖4之半導體裝置之主要部分剖視圖。圖8係圖4之半導體裝置中使用之配線基板之頂視圖。圖9係圖8之配線基板之頂視圖。圖10係圖8之配線基板之剖視圖。圖11係圖8之配線基板之主要部分剖視圖。圖12係搭載圖3之半導體晶片時之配線基板之頂視圖。圖13係表示一實施形態之半導體裝置之製造步驟之製程流程圖。圖14係一實施形態之半導體裝置之製造步驟中之剖視圖。圖15係接著圖14之半導體裝置之製造步驟中之剖視圖。圖16係接著圖15之半導體裝置之製造步驟中之剖視圖。圖17係放大表示圖16之一部分之局部放大剖視圖。圖18係接著圖16之半導體裝置之製造步驟中之剖視圖。圖19係接著圖18之半導體裝置之製造步驟中之剖視圖。圖20係一實施形態之半導體晶片之主要部分剖視圖。圖21係一實施形態之半導體晶片之主要部分俯視圖。圖22係一實施形態之半導體晶片之主要部分剖視圖。圖23係一實施形態之半導體晶片之製造步驟中之主要部分剖視圖。圖24係接著圖23之半導體晶片之製造步驟中之主要部分剖視圖。圖25係接著圖24之半導體晶片之製造步驟中之主要部分剖視圖。圖26係接著圖25之半導體晶片之製造步驟中之主要部分剖視圖。圖27係接著圖26之半導體晶片之製造步驟中之主要部分剖視圖。圖28係接著圖27之半導體晶片之製造步驟中之主要部分剖視圖。圖29係接著圖28之半導體晶片之製造步驟中之主要部分剖視圖。圖30係接著圖29之半導體晶片之製造步驟中之主要部分剖視圖。圖31係接著圖30之半導體晶片之製造步驟中之主要部分剖視圖。圖32係接著圖31之半導體晶片之製造步驟中之主要部分剖視圖。圖33係接著圖32之半導體晶片之製造步驟中之主要部分剖視圖。圖34係接著圖33之半導體晶片之製造步驟中之主要部分剖視圖。圖35係接著圖34之半導體晶片之製造步驟中之主要部分剖視圖。圖36係與圖35相同之半導體晶片之製造步驟中之主要部分剖視圖。圖37係表示藉由模擬來分析柱狀電極之厚度與自柱狀電極施加至層間絕緣膜之應力之相關性所得的結果之圖表。圖38係表示藉由模擬來分析柱狀電極之直徑與自柱狀電極施加至層間絕緣膜之應力之相關性所得的結果之圖表。圖39係圖4之半導體裝置之主要部分俯視圖。圖40係表示藉由模擬來分析半導體基板之厚度與自柱狀電極施加至層間絕緣膜之應力之相關性所得的結果之圖表。圖41係第1變化例之半導體裝置之主要部分剖視圖。圖42係第1變化例之半導體裝置之主要部分俯視圖。圖43係用以對第1變化例之半導體裝置之效果進行說明之說明圖。圖44係第2變化例之半導體裝置之主要部分俯視圖。

BS‧‧‧基材層

CB‧‧‧配線基板

CL‧‧‧銅層

CP‧‧‧半導體晶片

CPB‧‧‧配線構造形成區域

h₁‧‧‧厚度

h₂‧‧‧厚度

IL6‧‧‧層間絕緣膜

OP1‧‧‧開口部

OP3‧‧‧開口部

OP3a‧‧‧開口部

OP3b‧‧‧開口部

PA‧‧‧絕緣膜

PA1‧‧‧絕緣膜

PA2‧‧‧樹脂膜

PA2a‧‧‧上表面

PD‧‧‧焊墊

PL‧‧‧柱狀電極

SD‧‧‧焊料層

SE‧‧‧晶種層

SR1‧‧‧抗蝕層

SR1a‧‧‧上表面

T₁‧‧‧厚度

T₂‧‧‧厚度

TE‧‧‧端子

TE1‧‧‧銅層

TE2‧‧‧鎳層

UFR‧‧‧樹脂部

Claims

一種半導體裝置，其包含：配線基板；及半導體晶片，其搭載於上述配線基板上；上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其係形成於上述第1絕緣膜上，且包括使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上；上述配線基板包含：端子；及第3絕緣膜，其包括使上述端子之一部分露出之第2開口部；上述半導體晶片之上述第2絕緣膜係包括與上述配線基板對向之側之第1主面，上述配線基板之上述第3絕緣膜係包括與上述半導體晶片對向之側之第2主面，於俯視下，上述第2絕緣膜之上述第1開口部係在上述柱狀電極內，且上述柱狀電極之一部分與上述第2絕緣膜重疊，上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔介置於上述柱狀電極與上述端子之間之焊料層而連接，上述柱狀電極自上述第1主面起之第1厚度係上述焊料層自上述第2主面起之第2厚度之一半以上且上述第2厚度以下，上述第1開口部之第2直徑係上述柱狀電極之第1直徑之0.4倍以上且上述第1直徑之0.75倍以下，上述第2絕緣膜具有積層構造，上述積層構造包含：無機絕緣膜，其形成於上述第1絕緣膜；及樹脂膜，於上述樹脂膜形成有上述柱狀電極、且上述樹脂膜係與上述無機絕緣膜之間不介置配線而形成於上述無機絕緣膜；上述無機絕緣膜具有第3開口部，上述樹脂膜具有第4開口部，於俯視下，上述樹脂膜之上述第4開口部係在上述無機絕緣膜之上述第3開口部內，且上述第2絕緣膜之上述第1開口部係上述樹脂膜之上述第4開口部。
如請求項1之半導體裝置，其中上述第1厚度與上述第2厚度之合計為上述柱狀電極之上述第1直徑之0.5倍以上且上述第1直徑之0.8倍以下。
如請求項1之半導體裝置，其中上述柱狀電極係與上述樹脂膜相接，而不與上述無機絕緣膜相接。
如請求項1之半導體裝置，其中上述樹脂膜為聚醯亞胺樹脂膜。
如請求項4之半導體裝置，其中上述無機絕緣膜包含氮化矽膜或氮氧化矽膜。
如請求項1之半導體裝置，其中上述樹脂膜係上述半導體晶片之最上層之絕緣膜。
如請求項1之半導體裝置，其中上述樹脂膜於上述焊墊與上述柱狀電極之間之第3厚度大於上述焊墊之第4厚度，且小於上述第1厚度。
如請求項1之半導體裝置，其中上述第1開口部之平面形狀為圓形狀。
如請求項8之半導體裝置，其中上述柱狀電極之平面形狀為圓形狀。
如請求項1之半導體裝置，其中於俯視下，上述第2開口部之第3直徑小於上述柱狀電極之第1直徑。
如請求項1之半導體裝置，其中於俯視下，上述第3絕緣膜之上述第2開口部係在上述柱狀電極內。
如請求項1之半導體裝置，其中上述半導體晶片包含半導體基板，且上述半導體基板之第5厚度為25~300μm。
如請求項1之半導體裝置，其中上述柱狀電極係以銅為主體之Cu柱電極。
如請求項1之半導體裝置，其更包含填充於上述配線基板與上述半導體晶片之間之樹脂部。
如請求項1之半導體裝置，其中上述半導體晶片具有包含複數層配線層之配線構造，且上述配線構造包含低介電常數絕緣膜。
如請求項1之半導體裝置，其中上述第3絕緣膜係上述配線基板之最上層之絕緣膜。
如請求項1之半導體裝置，其中上述第3絕緣膜係阻焊層。
一種半導體裝置，其係包含：配線基板；及半導體晶片，其搭載於上述配線基板上；上述半導體晶片包含：第1絕緣膜；焊墊，其係形成於上述第1絕緣膜上；第2絕緣膜，其係形成於上述第1絕緣膜上，且包括使上述焊墊之一部分露出之第1開口部；及柱狀電極，其係形成於自上述第1開口部露出之上述焊墊上；上述配線基板包含：端子；及第3絕緣膜，其包括使上述端子之一部分露出之第2開口部；上述半導體晶片之上述第2絕緣膜係包括與上述配線基板對向之側之第1主面，上述配線基板之上述第3絕緣膜係包括與上述半導體晶片對向之側之第2主面，於俯視下，上述第2絕緣膜之上述第1開口部係在上述柱狀電極內，且上述柱狀電極之一部分與上述第2絕緣膜重疊，上述半導體晶片之上述柱狀電極與上述配線基板之上述端子係介隔介置於上述柱狀電極與上述端子之間之焊料層而連接，上述柱狀電極自上述第1主面起之第1厚度為上述焊料層自上述第2主面起之第2厚度之一半以上且上述第2厚度以下，上述第1厚度與上述第2厚度之合計為上述柱狀電極之第1直徑之0.5倍以上且上述第1直徑之0.8倍以下，上述第1開口部之第2直徑為上述柱狀電極之上述第1直徑之0.4倍以上且上述第1直徑之0.75倍以下，上述第2絕緣膜具有積層構造，上述積層構造包含：無機絕緣膜，其形成於上述第1絕緣膜；及樹脂膜，於上述樹脂膜形成有上述柱狀電極、且上述樹脂膜係與上述無機絕緣膜之間不介置配線而形成於上述無機絕緣膜；上述無機絕緣膜具有第3開口部，上述樹脂膜具有第4開口部，於俯視下，上述第4開口部係在上述第3開口部內，且上述第2絕緣膜之上述第1開口部係上述樹脂膜之上述第4開口部。