CN108695264B - 半导体器件 - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/1713—Square or rectangular array
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    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2924/351—Thermal stress
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Abstract

本申请涉及半导体器件。旨在提高半导体器件的可靠性。半导体器件包括印刷电路板和安装在印刷电路板上方的半导体芯片。该半导体芯片包括焊盘、包括露出焊盘的一部分的开口的绝缘膜以及形成在从开口露出的焊盘上方的柱电极。印刷电路板包括端子和包括用于露出端子的一部分的开口的抗蚀剂层。半导体芯片的柱电极和印刷电路板的端子经由焊料层耦合。从绝缘膜的上表面测量柱电极的厚度h1。从抗蚀剂层的上表面测量焊料层的厚度h2。厚度h1大于或等于厚度h2的一半并且小于或等于厚度h2。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2017年4月10日提交的日本专利申请No.2017-077264和2017年7月13日提交的日本专利申请No.2017-136892的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，并且适用于包括如下半导体芯片的半导体器件，该半导体芯片被倒装芯片键合在印刷电路板上方。
背景技术
半导体器件可通过将半导体芯片倒装芯片键合在印刷电路板上方来制造。
日本未审查专利申请公开No.2013-211511(专利文献1)描述了涉及半导体器件的技术，所述半导体器件包括形成在半导体芯片的电极焊盘上方的Cu柱和通过焊接彼此耦合的印刷电路板的连接端子。
非专利文献1：P.Liu，A.Overson和D.Goyal，“Key Parameters for Fast NiDissolution during Electromigration of Sn0.7Cu Solder Joint”，2015ElectronicComponents&Technology Conference，第99-105页，2015年，描述了涉及焊接接头部分处的电迁移的技术。
发明内容
需要提高包括如下半导体芯片的半导体器件的可靠性，该半导体芯片被倒装芯片键合在印刷电路板上方。
通过参考本说明书和附图的以下描述可以容易地确定这些和其他目的以及新颖特征。
根据实施例，半导体器件包括印刷电路板和安装在印刷电路板上方的半导体芯片。半导体芯片包括：第一绝缘膜；形成在第一绝缘膜上方的焊盘；第二绝缘膜，包括第一开口以露出所述焊盘的一部分；以及形成在从第一开口露出的焊盘上方的柱电极。印刷电路板包括端子和第三绝缘膜，第三绝缘膜包括第二开口以露出端子的一部分。半导体芯片的柱电极和印刷电路板的端子经由焊料层耦合。第二绝缘膜的距第一主表面的柱电极的第一厚度大于或等于第二主表面的焊料层的第二厚度的一半并且小于或等于第二厚度。
该实施例可以提高半导体器件的可靠性。
附图说明
图1是根据一个实施例的半导体芯片的整体平面图；
图2是根据本实施例的半导体芯片的截面图；
图3是根据本实施例的半导体芯片的整体平面图；
图4是根据本实施例的半导体器件的顶视图；
图5是图4中的半导体器件的底视图；
图6是图4中的半导体器件的截面图；
图7是图4中的半导体器件的局部截面图；
图8是用于图4中的半导体器件的印刷电路板的顶视图；
图9是图8中的印刷电路板的顶视图；
图10是图8中的印刷电路板的截面图；
图11是图8中的印刷电路板的局部截面图；
图12是用于安装图3中的半导体芯片的印刷电路板的顶视图；
图13是示出根据本实施例的半导体器件的制造工艺的工艺流程；
图14是在制造工艺进行时的根据本实施例的半导体器件的截面图；
图15是在制造工艺进行时从图14继续的根据本实施例的半导体器件的截面图；
图16是在制造工艺进行时从图15继续的根据本实施例的半导体器件的截面图；
图17是图16的一部分的放大截面图；
图18是在制造工艺进行时从图16继续的根据本实施例的半导体器件的截面图；
图19是在制造工艺进行时从图18继续的根据本实施例的半导体器件的截面图；
图20是根据本实施例的半导体芯片的局部截面图；
图21是根据本实施例的半导体芯片的局部平面图；
图22是根据本实施例的半导体芯片的局部截面图；
图23是在制造工艺进行时根据本实施例的半导体器件的局部截面图；
图24是在制造工艺进行时从图23继续的根据本实施例的半导体器件的局部截面图；
图25是在制造工艺进行时从图24继续的根据本实施例的半导体器件的局部截面图；
图26是在制造工艺进行时从图25继续的根据本实施例的半导体器件的局部截面图；
图27是在制造工艺进行时从图26继续的根据本实施例的半导体器件的局部截面图；
图28是在制造工艺进行时从图27继续的根据本实施例的半导体器件的局部截面图；
图29是在制造工艺进行时从图28继续的根据本实施例的半导体器件的局部截面图；
图30是在制造工艺进行时从图29继续的根据本实施例的半导体器件的局部截面图；
图31是在制造工艺进行时从图30继续的根据本实施例的半导体器件的局部截面图；
图32是在制造工艺进行时从图31继续的根据本实施例的半导体器件的局部截面图；
图33是在制造工艺进行时从图32继续的根据本实施例的半导体器件的局部截面图；
图34是在制造工艺进行时从图33继续的根据本实施例的半导体器件的局部截面图；
图35是在制造工艺进行时从图34继续的根据本实施例的半导体器件的局部截面图；
图36是在制造工艺进行时从图35继续的根据本实施例的半导体器件的局部截面图；
图37是示出对柱电极厚度与从柱电极施加到层间绝缘膜的应力之间的关系进行模拟的结果的曲线图；
图38是示出对柱电极直径与从柱电极施加到层间绝缘膜的应力之间的关系进行模拟的结果的曲线图；
图39是图4中的半导体器件的局部平面图；
图40是示出对半导体衬底厚度与从柱电极施加到层间绝缘膜的应力之间的关系进行模拟的结果的曲线图；
图41是根据第一改型的半导体器件的局部截面图；
图42是根据第一改型的半导体器件的局部平面图；
图43是示出根据第一改型的半导体器件的效果的说明图；以及
图44是根据第二改型的半导体器件的局部平面图。
具体实施方式
以下描述可根据需要将实施例划分成多个部分或实施例。除非明确指明，否则各部分之间并非不相关。一个部分或实施例提供关于其它部分或实施例的全部或部分的改型、详细说明或补充说明。除非元件的数目被明确指明或原则上明显限于特定值，否则在下面的实施例中提到的元件的数目(包括项数、值、量和范围)不限于特定值，并且可以大于或小于或等于特定值。除非明确指明或原则上明显需要，否则以下实施例的组成要素(包括要素步骤)并不是一定需要的。类似地，除非明确指明以及原则上显然认为不同，否则在下面的实施例中提到的组成元件的形状或位置关系包括基本上近似或类似于这些形状的情况。这同样适用于上述值和范围。
将参考附图进一步详细描述实施例。具有相同功能的构件在所有附图中被赋予相同的附图标记以说明实施例，并且省略重复的描述。在下面的实施例中，除非特别需要，否则原则上不重复说明相同或类似的部分。
就用于实施例的附图而言，为了附图的更佳可视性，甚至从截面图中也可能省略阴影。为了附图的更佳可视性，甚至对平面图也可能使用阴影。
实施例
半导体芯片的总体结构
图1是根据实施例的半导体芯片CP的整体平面图，并且示出了半导体芯片CP中的柱电极PL的示例性布局。图2是半导体芯片CP的概念截面图。沿图1的线A1-A1截取的截面图大致对应于图2。
根据本实施例的半导体芯片CP包括作为一个主表面的上表面以及作为与上表面相对的另一主表面的后表面(下表面)。图1示出了半导体芯片CP的上表面。在半导体芯片CP中，半导体芯片CP的上表面表示用于形成焊盘PD或焊盘PD上方的柱电极PL的主表面。半导体芯片CP的后表面表示与上表面相对的主表面。
如图1和图2所示，半导体芯片CP包括多个焊盘(焊盘电极、电极焊盘或键合焊盘)PD和在上表面侧的每个焊盘PD上方形成的多个柱电极(Cu柱或列电极)PL。每个柱电极PL从半导体芯片CP的上表面突出。因此可以将柱电极PL假设为突出电极。
多个柱电极PL各自形成在半导体芯片CP的多个焊盘PD上。如平面图，半导体芯片CP包括彼此类似地对准的焊盘PD和柱电极PL。即，焊盘PD和形成于其上方的柱电极PL成对设置。焊盘PD和形成于其上方的柱电极PL用作半导体芯片CP的外部耦合端子。在每个柱电极PL的顶表面(上表面)上方形成焊料层SD1(将描述)。然而，焊料层SD1从图2中省略。在柱电极PL中，与耦合焊盘PD的一侧相对的表面(主表面)对应于柱电极PL的顶表面(上表面)。
备选地，半导体芯片CP的焊盘PD不仅可以包括其上方形成柱电极PL的焊盘(PD)，而且还可以包括其上方未形成柱电极PL的焊盘(PD)。在这种情况下，绝缘膜PA(将描述)覆盖整个其上方未形成柱电极PL的焊盘(PD)。即，包括在半导体芯片CP中的一些焊盘PD可以基于电子特性(诸如接地特性)被完全覆盖有绝缘膜PA(将描述)，以提供未电耦合到印刷电路板CB的端子TE的焊盘(将描述)。
如平面图，半导体芯片CP具有矩形形状。更具体地说，该四边形可以包括圆角。在图1中，柱电极PL在半导体芯片CP的上表面(几乎整个上表面)上方以阵列(矩阵)对准。即，在图1中，柱电极PL被设置在半导体芯片CP的上表面上方的区域阵列中。
通过使柱电极PL的对准(阵列)以列为基础偏移半间距，也可以将柱电极PL对准成Z字形。图3示出了之字形的对准。类似于图1，图3也是半导体芯片CP的整体平面图，示出了半导体芯片CP中的柱电极PL的另一示例性布局。
半导体器件的结构
图4和图5是示出根据本实施例的半导体器件PKG的平面图。图4示出了半导体器件PKG的顶视图。图5示出了半导体器件PKG的底视图。图6是示出根据本实施例的半导体器件PKG的截面图。沿着图4和图5中的半导体器件PKG的线A2-A2截取的截面图大致对应于图6。图7是根据本实施例的半导体器件PKG的局部截面图，并且提供了被包围在图6的虚线中的区域RG1的放大图。即，图7对应于半导体芯片CP的柱电极PL和印刷电路板CB的端子TE之间的接点周围的区域的放大图。图8是用于半导体器件PKG的印刷电路板CB的顶视图。图9是印刷电路板CB的底视图。图10是印刷电路板CB的截面图。图11是印刷电路板CB的局部截面图。沿图8和图9中的印刷电路板CB的线A3-A3截取的截面图大致对应于图10。在图8中，以虚线包围的区域CY对应于安装半导体芯片CP的区域(芯片安装区域)。图11对应于图10中用虚线包围的区域RG2的放大图。图6和图10提供了同一截面图。图7和图11提供了同一截面图。
根据本实施例的图4至图7所示的半导体器件PKG相当于可作为包括半导体芯片CP的半导体封装体获得的半导体器件。
如图4至图7所示，根据本实施例的半导体器件(半导体封装体)PKG包括印刷电路板CB、半导体芯片CP、树脂部分(底部填充树脂)UFR和多个焊料球(外部端子、凸块电极或焊料凸块)BL。半导体芯片CP安装(布置)在印刷电路板CB的上表面CBa上方。树脂部分(底部填充树脂)UFR填充在半导体芯片CP和印刷电路板CB之间。焊料球BL被提供用于印刷电路板CB的下表面CBb。
在半导体器件PKG中，半导体芯片CP被倒装芯片键合到印刷电路板CB的上表面CBa。半导体芯片CP的后表面朝上，并且半导体芯片CP的上表面面对印刷电路板CB的上表面CBa。半导体芯片CP经由柱电极PL被安装(装配)在印刷电路板CB的上表面CBa上方。因此，半导体芯片CP面向下地键合到印刷电路板CB的上表面CBa。
用于半导体芯片CP的上表面的柱电极PL各自经由焊料层(焊料材料或焊料部分)SD被接合到多个端子(连接盘(land)、导电连接盘、键合引线、键合指、衬底侧端子或电极)TE。由焊料(焊料材料)构成的焊料层SD介于柱电极PL与端子TE之间。焊料层SD将柱电极PL接合到端子TE以被电耦合。因此，用于半导体芯片CP的上表面的柱电极PL与用于印刷电路板CB的上表面CBa的多个端子TE电且机械地耦合。因此，半导体芯片CP的焊盘PD经由柱电极PL和焊料层SD各自电耦合到用于印刷电路板CB的上表面CBa的端子TE。因此，形成在半导体芯片CP中的半导体集成电路经由焊盘PD和柱电极PL被电耦合到用于印刷电路板CB的上表面CBa的端子TE。
在本申请中，焊料或焊料材料不仅表示锡和铅的合金，还表示无铅焊接(无铅焊料)。用于倒装芯片键合的无铅焊接(无铅焊料)可作为锡与如银、锌、铜、镍、铋和锑的一种或多种元素的合金而被有利地获得。
在半导体器件PKG中，作为底部填充树脂的树脂部分UFR被填充在半导体芯片CP和印刷电路板CB的上表面CBa之间。树脂部分UFR可以密封并保护半导体芯片CP的柱电极PL和印刷电路板CB的端子TE之间的接合处。树脂部分UFR可以缓冲由于半导体芯片CP和印刷电路板CB之间的热膨胀系数之间的差异而导致的并且被施加到柱电极PL和端子TE之间的接合处的负载。这可以提高半导体器件PKG的可靠性。树脂部分UFR由例如环氧树脂或硅树脂的树脂材料(例如，热固性树脂材料)制成，并且可以包含填料(例如二氧化硅)。
如平面图，印刷电路板(封装衬底)CB形成与厚度交叉的四边形(矩形)形状，并且包括作为一个主表面的上表面CBa和作为与上表面CBa相对的主表面的下表面CBb。属于印刷电路板CB的上表面CBa的芯片安装区域(用于安装半导体芯片CP的区域)将对应于半导体芯片CP的上表面的柱电极PL的对准来对准端子TE。即，印刷电路板CB的上表面CBa中的芯片安装区域对准端子TE，使得当将半导体芯片CP安装在印刷电路板CB的上表面CBa中的芯片安装区域(CY)上方时，半导体芯片CP的柱电极PL面对印刷电路板CB的端子TE。
因此，用于印刷电路板CB的上表面CBa中的芯片安装区域(CY)的端子TE等同地对准到用于半导体芯片CP的上表面的柱电极PL。如图1所示，柱电极PL在半导体芯片CP的上表面上方以阵列对准。在这种情况下，端子TE在印刷电路板CB的上表面CBa中的芯片安装区域(CY)上方以阵列对准，如图8所示。如图3所示，柱电极PL在半导体芯片CP的上表面上方以Z字形对准。在这种情况下，端子TE也在印刷电路板CB的上表面CBa中的芯片安装区域(CY)上方以Z字形对准，如图12所示。类似于图8，图12也是印刷电路板的顶视图，并提供了当图3中的半导体芯片被安装时在印刷电路板CB上方的端子TE的示例性布局。
印刷电路板CB的上表面CBa中的芯片安装区域对应于在印刷电路板CB的上表面CBa中安装有半导体芯片CP的区域，即，在半导体芯片CP安装在印刷电路板CB的上表面CBa上方之后在平面图中与印刷电路板CB的上表面CBa中的半导体芯片CP重叠的区域。印刷电路板CB的上表面CBa中的芯片安装区域对应于在将半导体芯片CP安装在印刷电路板CB的上表面CBa上方之前保留用于稍后安装半导体芯片CP的区域(芯片安装保留区域)。因此，在安装半导体芯片CP之前和之后，印刷电路板CB的上表面CBa中的芯片安装区域没有变化。即，无论在安装半导体芯片CP之前还是之后，当安装半导体芯片CP时，芯片安装区域属于印刷电路板CB的上表面CBa并在平面图中与半导体芯片CP重叠。这里的平面图表示参照平行于印刷电路板CB的上表面CBa的平面的视图。
图14(将要描述)示出了用于半导体器件PKG的制造的印刷电路板CB。图14中的印刷电路板CB包括形成在用于印刷电路板CB的上表面CBa的端子TE上方的焊料层SD2。如图4至图7所示，制造之后的半导体器件PKG包括在印刷电路板CB的端子TE上方的焊料层SD2和在被安装之后形成在半导体芯片CP的柱电极PL上方的焊料层SD1。由于熔化和再硬化，焊料层SD2和焊料层SD1被结合以提供焊料层SD。在半导体器件PKG中，半导体芯片CP的柱电极PL经由焊料层SD接合并固定到印刷电路板CB的端子TE。
在半导体器件PKG中，在印刷电路板CB的下表面CBb上方形成用于耦合焊料球BL的多个导电连接盘(电极、焊盘或端子)LA。
印刷电路板CB通过将多个绝缘层(电介质层)和多个导体层(布线层或导体图案层)层叠化并结合而被提供为多层印刷电路板(多层板)。用于印刷电路板CB的上表面CBa的端子TE经由印刷电路板CB的布线或经由形成在印刷电路板CB的过孔中的布线电耦合到用于印刷电路板CB的下表面CBb的连接盘LA。
在图6、图7和图10中，为了简化附图，除了用于印刷电路板CB的上表面CBa的端子TE、用于印刷电路板CB的下表面CBb的连接盘LA、印刷电路板CB的上表面CBa侧的抗蚀剂层SR1以及印刷电路板CB的上表面CBa侧的抗蚀剂层SR2，配置印刷电路板CB的多个绝缘层和布线层被结合以表示为基础材料层(基层)BS而没有划分为相应层。在图6、图7和图10中，端子TE形成在基础材料层BS的上表面上方，并且连接盘LA形成在配置印刷电路板CB的基础材料层BS的下表面上方。基础材料层BS实际上具有包括绝缘层和介于绝缘层之间的布线层的层叠结构。即，印刷电路板CB包括导体层(布线层或导体图案层)。端子TE形成在导体层中的最上面的导体层上方。连接盘LA形成在导体层中的最下面的导体层上方。
在印刷电路板CB的最上层上方形成抗蚀剂层(焊接抗蚀剂层或焊料抗蚀剂层)SR1作为绝缘膜(绝缘层)。端子TE从抗蚀剂层SR1中的开口OP1露出。即，抗蚀剂层SR1对应于印刷电路板CB的最上层膜(绝缘膜)。在印刷电路板CB的最下层上方形成抗蚀剂层(焊接抗蚀剂层或焊料抗蚀剂层)SR2作为绝缘膜(绝缘层)。连接盘LA从抗蚀剂层SR2的开口OP2露出。提供抗蚀剂层SR1和SR2作为各自用作焊料抗蚀剂层的绝缘膜。
即，包括端子TE的导体层被形成在配置印刷电路板CB的基础材料层BS的上表面上方。抗蚀剂层SR1形成在基础材料层BS的上表面上方以覆盖导体层。抗蚀剂层SR1配置印刷电路板CB的最上层。每个端子TE从抗蚀剂层SR1中的开口OP1露出。在平面图中，开口OP1包含在端子TE中。开口OP1的平面尺寸(平面面积)小于端子TE的平面尺寸(平面面积)。因此抗蚀剂层SR1覆盖每个端子TE的外围。每个端子TE的大致中心没有被抗蚀剂层SR1覆盖并且从抗蚀剂层SR1中的开口OP1露出。
印刷电路板CB的上表面CBa主要被配置为印刷电路板CB的抗蚀剂层SR1的上表面SR1a。抗蚀剂层SR1的上表面SR1a被设置为与基础材料层BS相对的表面(主表面)。因此，在半导体芯片CP被安装在印刷电路板CB上方的情况下，抗蚀剂层SR1的上表面SR1a提供与半导体芯片CP相对的主表面。
端子TE被提供为铜(Cu)层TE1和在铜层TE1上方的镍(Ni)层TE2的层叠膜。镍层TE2是通过镀覆法形成的镀层(镀镍层)，并且形成在从抗蚀剂层SR1中的开口OP1部分露出的铜层TE1上方。这是因为在印刷电路板CB的制造期间，形成包括开口OP1的抗蚀剂层SR1，然后在从开口OP1部分露出的铜层TE1上方形成镀镍层作为镍层TE2。因此，每个端子TE包括形成在从开口OP1部分露出的铜层TE1上方、而不形成在铜层TE1的整个上表面上方的镍层TE2。在覆盖有抗蚀剂层SR1的铜层TE1上方不形成镍层TE2。因此，每个端子TE在端子TE的未被抗蚀剂层SR1覆盖并且从开口OP1露出的部分处、具有铜层TE1和在其上方的镍层TE2的层叠结构。端子TE的被抗蚀剂层SR1覆盖的部分提供铜层TE1。
包括连接盘LA的导体层形成在配置印刷电路板CB的基础材料层BS的下表面上方。抗蚀剂层SR2形成在基础材料层BS的下表面上方以覆盖导体层。抗蚀剂层SR2配置印刷电路板CB的最下层。每个连接盘LA从抗蚀剂层SR2中的开口OP2露出。在平面图中，开口OP2被包含在连接盘LA中。开口OP2的平面尺寸(平面面积)小于连接盘LA的平面尺寸(平面面积)。因此抗蚀剂层SR2覆盖每个连接盘LA的外围。每个盘LA的大致中心没有被抗蚀剂层SR2覆盖并且从抗蚀剂层SR2中的开口OP2露出。
在印刷电路板CB中，抗蚀剂层SR1中的开口OP1根据与端子TE的对准相同的对准、因此与半导体芯片CP的端子TE的对准相同的对准，被设置用于芯片安装区域。在印刷电路板CB的芯片安装区域中为抗蚀剂层SR1形成多个开口OP1。一个端子TE从一个开口OP1露出。
连接盘LA在印刷电路板CB的下表面CBb上方以阵列(区域阵列)对准。作为突出电极的焊料球BL与每个连接盘LA耦合(形成)。因此，半导体器件PKG包括在印刷电路板CB的下表面CBb上方以阵列对准的多个焊料球BL。焊料球BL可以用作半导体器件PKG的外部端子(外部耦合端子)。
半导体芯片CP的每个柱电极PL经由焊料层SD电耦合到用于印刷电路板CB的上表面CBa的每个端子TE。每个柱电极PL还电耦合到用于印刷电路板CB的下表面CBb的连接盘LA和经由用于印刷电路板CB的布线或过孔布线耦合到连接盘LA的焊料球BL。在印刷电路板CB的下表面CBb上方对准的焊料球BL可以包括未电耦合到半导体芯片CP的柱电极PL的焊料球。该焊料球可用于散热。
半导体器件的制造工艺
以下描述说明根据本实施例的半导体器件PKG的制造工艺。图13是示出根据本实施例的半导体器件PKG的制造工艺的工艺流程。图14至图19是示出根据本实施例的半导体器件的制造工艺的截面图。图14至图16、图18和图19提供了对应于上述图3的截面图。图17是图16的一部分的放大截面图，并且提供了以虚线包围的区域RG3的放大图。
需要制备半导体芯片CP和印刷电路板CB以制造半导体器件PKG(图13中的S1和S2)。
图1至图3示出了半导体芯片CP。如上所述，半导体芯片CP包括焊盘PD和均形成在焊盘PD上方的柱电极PL。
图8至图11示出了印刷电路板CB。如上所述，印刷电路板CB包括形成在上表面CBa的芯片安装区域中的端子TE和形成在下表面CBb上方的连接盘LA。
可以使用各种方法来制造印刷电路板CB。例如，可以通过使用增层(buildup)方法、减去方法、印刷方法、片材层压方法、半添加方法或添加方法来制造印刷电路板CB。
可以在S1处制备半导体芯片CP，然后可以在S2处制备印刷电路板CB。可以在S2处制备印刷电路板CB，然后在S1处制备半导体芯片CP。通过同时执行S1和S2，可以一次制备印刷电路板CB和半导体芯片CP。
如图14所示，在用于制造半导体器件PKG的印刷电路板CB的上表面CBa的端子TE上方形成由焊料(焊料材料)制成的焊料层(焊料材料或焊料部分)SD2。即，S2处的工艺制备(制造)包括形成在端子TE上方的焊料层SD2的印刷电路板CB。
备选地，在S2处制备不包括形成在端子TE上方的焊料层SD2的印刷电路板CB，然后在执行将要描述的S3处的倒装芯片安装工艺之前可以在印刷电路板CB的端子TE上方形成焊料层SD2。
焊料层SD2被形成为从抗蚀剂层SR1中的开口OP1露出的端子TE的一部分，并因此被形成在配置端子TE的镍层TE2上方。例如，可以通过使用镀覆方法来形成焊料层SD2。
如将要描述的图15、图20、图22、图35和图36所示，焊料层SD1形成在用于制造半导体器件PKG的半导体芯片CP的每个柱电极PL的顶表面上方。即，S1处的工艺制备(制造)包括形成在柱电极PL上方的焊料层SD1的半导体芯片CP。
然后执行倒装芯片键合工艺(图13中的S3)。具体而言，S3处的工艺可以如下执行。
如图15所示，由工具(未示出)支撑的半导体芯片CP被放置在印刷电路板CB的上表面CBa中的芯片安装保留区域之上，使得半导体芯片CP的上表面面对印刷电路板CB的上表面CBa。允许由工具支撑的半导体芯片CP接近印刷电路板CB的上表面CBa，使得半导体芯片CP的柱电极PL的顶表面上方的焊料层SD1与印刷电路板CB的端子TE上方的焊料层SD2接触。半导体芯片CP被定位到印刷电路板CB，使得用于半导体芯片CP的柱电极PL对应于印刷电路板CB的端子TE。焊料层SD1和焊料层SD2中的至少一个可以被预加热使得被硬化以在接触之后被变形。
焊料层SD1和焊料层SD2被加热以达到熔点或更高。加热半导体芯片CP也可以加热焊料层SD2，这是由于来自焊料层SD1的热传递，同时焊料材料层SD1和焊料层SD2在加热期间彼此接触。熔化焊料层SD1和焊料层SD2使得焊料层SD1的焊料材料和焊料层SD2的焊料材料熔化并结合。然后将熔化的焊料冷却并硬化以形成将柱电极PL与端子TE耦合的焊料层SD。焊料层SD包括熔化并硬化的焊料层SD1和焊料层SD2。焊料层SD介于用于半导体芯片CP的柱电极PL和用于印刷电路板CB的端子TE之间，并且将用于半导体芯片CP的柱电极PL与用于印刷电路板CB的端子TE电且机械地耦合。图16示出了这个阶段。
焊料层SD1和焊料层SD2熔化并结合。熔化并结合的焊料由于表面张力而变形，以保持物理稳定的形状，即类似于球形的形状。因此，通过使熔化的焊料硬化而形成的焊料层SD在印刷电路板CB的抗蚀剂层SR1与柱电极PL的顶表面(参见图17)之间的高度处类似于球形地成形。
如上执行倒装芯片键合工艺，并将半导体芯片CP安装在印刷电路板CB的上表面CBa上方。用于半导体芯片CP的柱电极PL经由焊料层SD各自与用于印刷电路板CB的端子TE接合。由此将半导体芯片CP被固定到印刷电路板CB。
在倒装芯片键合期间，可以适当地使用助焊剂来从接合处去除金属氧化物膜。例如，在将印刷电路板CB安装到半导体芯片CP之前，将助焊剂施加到印刷电路板CB的上表面CBa(特别是端子TE)。然后将半导体芯片CP放置在印刷电路板CB上方。随后，有利的是执行焊料回流工艺(熔化焊料层SD1和焊料层SD2以形成焊料层SD的加热工艺)并且之后进行清洗处理。
如图18所示，作为底部填充树脂的树脂部分UFR形成并填充在半导体芯片CP和印刷电路板CB之间(图13中的S4)。例如，S4处的工艺可以如下执行。
在半导体芯片CP和印刷电路板CB的上表面CBa之间供给(填充或注入)液体或浆状树脂材料。树脂材料含有热固性树脂材料并且还可以包含填料(二氧化硅颗粒)。在半导体芯片CP和印刷电路板CB的上表面CBa之间供给的树脂材料由于毛细作用而穿过半导体芯片CP和印刷电路板CB的上表面CBa之间的空间传播。然后通过加热使树脂材料硬化以形成由硬化的树脂材料制成的树脂部分UFR。
备选地，在将半导体芯片CP放置在印刷电路板CB上方之前(在执行上述S3之前)，可以将液体或浆状树脂材料施加到印刷电路板CB的上表面CBa的芯片安装保留区域。然后倒装芯片键合可用于将用于半导体芯片CP的柱电极PL耦合到用于印刷电路板CB的端子TE。树脂材料然后可以被硬化以形成树脂部分UFR。在这种情况下，S4不需要用于执行在半导体芯片CP和印刷电路板CB的上表面CBa之间供给树脂材料的工艺。执行加热工艺以使得已存在于半导体芯片CP与印刷电路板CB的上表面CBa之间的树脂材料硬化。
如图19所示，焊料球BL被耦合(接合或形成)到印刷电路板CB的下表面CBb的连接盘LA(图13中的S5)。
在S5处执行用于耦合焊料球BL的工艺。例如，印刷电路板CB的下表面CBb面向上。焊料球BL被放置(安装)在用于印刷电路板CB的下表面CBb的每个连接盘LA上方，并通过使用助焊剂临时固定。执行回流工艺(焊料回流工艺或热处理)以熔化焊料，以便能够接合焊料球BL和用于印刷电路板CB的下表面CBb的连接盘LA。随后，根据需要执行清洗工艺，以便能够从焊料球BL的表面去除助焊剂。上述可以将焊料球BL接合(形成)为用于半导体器件PKG的外部端子(外部耦合端子)。
本实施例已经描述了接合焊接球BL作为用于半导体器件PKG的外部端子的情况，但是不限于此。例如，代替焊料球BL，通过使用印刷方法在连接盘LA上方供给焊料，以形成由用于半导体器件PKG的焊料制成的外部端子(凸块电极或焊料凸块)。在这种情况下，可以将焊料供给在用于印刷电路板CB的下表面CBb的每个连接盘LA上方，然后可以执行焊料回流工艺以形成由每个连接盘LA上方的焊盘制成的外部端子(凸块电极或焊料凸块)。可以执行镀覆处理以在每个连接盘LA上方形成外部端子(凸块电极)。
在S5处，针对在印刷电路板CB的下表面CBb上方的每个连接盘LA形成外部耦合端子(在本例子中为焊料球BL)。
如上制造半导体器件PKG。
备选地，可以使用多片式(multi-piece)印刷电路板作为用于半导体器件PKG的印刷电路板。在这种情况下，S2制备多片式印刷电路板，即，包括以阵列整体散布的多个印刷电路板CB的印刷电路板基部。印刷电路板基部包括多个半导体器件区域。每个半导体器件区域对应于从中获取一个半导体器件PKG的区域。在S3处，对印刷电路板基部的半导体器件区域执行倒装芯片键合工艺。在S4处，对印刷电路板基部的半导体器件区域执行树脂部分UFR形成工艺。在S5处，对印刷电路板基部的半导体器件区域执行焊料球耦合工艺。然后将印刷电路板基部切割成从每个中可以制造半导体器件PKG的半导体器件区域。
半导体芯片的结构
图20是根据本实施例的半导体芯片CP的局部截面图，并且示出了跨焊盘PD和形成于焊盘PD上方的柱电极PL的截面图。图21是根据本实施例的半导体芯片CP的局部平面图并且示出了焊盘PD形成区域周围的平面图。图21示出了焊盘PD、柱电极PL、开口OP3a、开口OP3b和开口SH的平面位置。图20大致对应于沿着图21的线A4-A4截取的截面图。将要描述的图22大致对应于沿图21的线A5-A5截取的截面图。图20省略了层间绝缘膜IL6下方的结构的图示。将要描述的图22也示出层间绝缘膜IL6下方的结构。
如图20所示，焊盘PD形成在层间绝缘膜IL6上方。绝缘膜PA形成在层间绝缘膜IL6上方以覆盖焊盘PD的一部分。焊盘PD从被设置用于绝缘膜PA的开口OP3部分露出。即，焊盘PD从开口OP3露出。然而，绝缘膜PA覆盖了焊盘PD的在平面图中与开口OP3不重叠的部分。具体而言，绝缘膜PA不覆盖焊盘PD的中心而覆盖焊盘PD的外围。
绝缘膜PA对应于半导体芯片CP的最上层膜(绝缘膜)。特别地，配置绝缘膜PA的树脂膜PA2对应于半导体芯片CP的最上层膜(绝缘膜)。绝缘膜PA可以用作用于半导体芯片CP的表面保护膜。绝缘膜PA(特别是绝缘膜PA1)可以假设为钝化膜。
绝缘膜PA被设置为绝缘膜PA1和绝缘膜PA1上方的树脂膜(有机绝缘膜)PA2的层叠膜。绝缘膜PA1用作钝化膜并且包括无机绝缘膜。绝缘膜PA可以有利地使用氮化硅膜或氮氧化硅膜。氮化硅膜或氮氧化硅膜可被获得为吸湿性较小的绝缘膜。氮化硅膜或氮氧化硅膜用于绝缘膜PA1可以改善半导体芯片CP的防潮性。树脂膜PA2有利地设置为聚酰亚胺膜(聚酰亚胺树脂膜)。聚酰亚胺膜是高分子，包括酰亚胺键作为重复单元，并且可被获得为有机绝缘膜类型。使用树脂膜PA2作为用于半导体芯片CP的最上层(最外表面)的膜可以提供诸如改善半导体芯片CP的可管理性(操控)的优点。
绝缘膜PA1和树脂膜PA2各自被设置为绝缘膜。因此可以认为绝缘膜PA是通过层叠多个绝缘膜(具体地，诸如绝缘膜PA1和树脂膜PA2的两个绝缘膜)而形成的层叠绝缘膜。在整个本申请中，层叠绝缘膜表示由多个层叠的绝缘膜制成的层叠膜。
绝缘膜PA包括露出焊盘PD的至少一部分的开口OP3。绝缘膜PA是绝缘膜PA1和树脂膜PA2的层叠膜。因此，树脂膜PA2中的开口OP3b和绝缘膜PA1中的开口OP3a形成绝缘膜PA中的开口OP3。
开口OP3a贯穿绝缘膜PA1并且在平面图中被包含在焊盘PD中。开口OP3a的平面尺寸(平面面积)小于焊盘PD的平面尺寸(平面面积)。焊盘PD包括与开口OP3a重叠的区域和不与开口OP3a重叠的区域。具体地，焊盘PD的中心没有被绝缘膜PA1覆盖并且从绝缘膜PA1中的开口OP3a露出。焊盘PD的外围被绝缘膜PA1覆盖。
开口OP3b贯穿绝缘膜PA2并且在平面图中被包含在焊盘PD中。开口OP3b的平面尺寸(平面面积)小于焊盘PD的平面尺寸(平面面积)。焊盘PD包括与开口OP3b重叠的区域和不与开口OP3b重叠的区域。具体地，焊盘PD的中心未被绝缘膜PA2覆盖并且从绝缘膜PA2中的开口OP3b露出。焊盘PD的外围被绝缘膜PA2覆盖。
在平面图中，开口OP3a至少部分地与开口OP3b重叠。与开口OP3a和开口OP3b重叠的区域位于焊盘PD上方。焊盘PD从与开口OP3a和开口OP3b重叠的区域露出。
在平面图中，树脂膜PA2的开口OP3b被包含在绝缘膜PA1的开口OP3a中是有利的。在这种情况下，开口OP3b的平面尺寸(平面面积)小于开口OP3a的平面尺寸(平面面积)。在平面图中，整个开口OP3b与开口OP3a重叠。开口OP3a包括与开口OP3b重叠的区域和不与开口OP3b重叠的区域。
假设开口OP3b在平面图中被包含在开口OP3a中。则绝缘膜PA中的开口OP3实际上对应于树脂膜PA2中的开口OP3b。树脂膜PA2中的开口OP3b的内壁(侧壁)形成绝缘膜PA中的开口OP3的内壁(侧壁)。假设开口OP3b在平面图中被包含在开口OP3a中。在平面图中，绝缘膜PA1和树脂膜PA2都没有形成在开口OP3b内部的区域中的焊盘PD上方。焊盘PD的上表面被露出。假设开口OP3b在平面图中被包含在开口OP3a中。在开口OP3a内部和开口OP3b外部的区域中的焊盘PD上方未形成绝缘膜PA1而形成树脂膜PA2。在开口OP3a外部的区域中，在焊盘PD上方的绝缘膜PA1上方形成绝缘膜PA1和树脂膜PA2的层叠膜。
出于以下原因，在平面图中在开口OP3a中包含开口OP3b是有利的。
如果开口OP3b在平面图中被包含在开口OP3a中，则树脂膜PA2中的开口OP3b的内壁形成绝缘膜PA中的开口OP3的内壁。因此，柱电极PL接触树脂膜PA2但不接触绝缘膜PA1。绝缘膜PA1相对刚性。但是，树脂膜PA2比绝缘膜PA1软。柱电极PL形成在焊盘PD上方以接触软树脂膜PA2并且不接触刚性绝缘膜PA1。由此树脂膜PA2可以容易地吸收施加到(作用于)柱电极PL上的应力。由树脂膜PA2吸收的应力可以抑制施加到(作用于)柱电极PL上的应力被施加到柱电极PL下方的层间绝缘膜(IL1至IL6)。如果开口OP3b在平面图中被包含在开口OP3a中，则开口OP3b可以减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。
在制造的半导体器件PKG中，半导体芯片CP面朝下地安装在印刷电路板CB的上表面CBa上方，即，以允许半导体芯片CP的上表面面对印刷电路板CB的上表面CBa的方向。然而，半导体芯片CP中的构成元件(诸如层间绝缘膜)的参考假设半导体芯片CP的上表面侧向上并且半导体芯片CP的后表面侧向下，无论在半导体芯片CP安装在印刷电路板CB上方之前或之后。因此，在半导体芯片CP中，在将半导体芯片CP安装在印刷电路板CB上方之前和之后，层间绝缘膜(IL 1至IL6)被认为位于柱电极PL下方，而不在柱电极PL之上。
开口OP3a和OP3b的平面形状有利地为圆形。例如，焊盘PD的平面形状是矩形(更具体地，四边形)。备选地，焊盘PD的平面形状可以是圆形的。焊盘PD有利地被设置为主要由铝制成的铝焊盘。
用于铝焊盘的铝膜有利地不仅包括纯铝膜，还包括Al(铝)和Si(硅)的化合物膜或合金膜、Al(铝)和Cu(铜)的化合物膜或合金膜、或Al(铝)、Si(硅)和Cu(铜)的化合物膜或合金膜。用于铝焊盘的铝膜中的Al(铝)的组成比(含量百分比)大于50原子百分比(即，富Al)，或者更有利地大于或等于98原子百分比。
柱电极PL被形成在从绝缘膜PA的开口OP3(即，树脂膜PA2的开口OP3b)露出的焊盘PD上方。
如图35所示，柱电极PL包括种子层SE和种子层SE上方的铜(Cu)层CL。种子层SE比铜(Cu)层CL薄。柱电极PL主要由铜(Cu)层CL形成。如将要描述的图36所示，柱电极PL可以包括种子层SE、种子层SE上方的铜(Cu)层CL以及铜(Cu)层CL上方的镍(Ni)层NL。种子层SE包括单层或多层金属层，并且例如被设置为铬(Cr)层和在铬(Cr)层上方的铜(Cu)层的层叠膜。
焊料层SD1被形成在柱电极PL的顶表面(上表面)上方。柱电极PL的顶表面(上表面)对应于与焊盘PD侧相对的表面。
在平面图中，柱电极PL的平面尺寸(平面面积)大于绝缘膜PA中的开口OP3(即，树脂膜PA2的开口OP3b)的平面尺寸(平面面积)。柱电极PL在平面图中包含绝缘膜PA的开口OP3(即，树脂膜PA2的开口OP3b)(参见图21)。因此，柱电极PL的一部分(对应于外围)与绝缘膜PA(树脂膜PA2)重叠。即，柱电极PL形成在绝缘膜PA的从开口OP3(即，树脂膜PA2的开口OP3b)露出的焊盘PD上方。柱电极PL的一部分(相当于外围)位于(升高)绝缘膜PA(树脂膜PA2)上方。
柱电极PL被设置为具有三维柱状的柱状电极。根据本实施例，柱电极PL具有圆形的平面形状。柱电极PL被成形为圆柱状。
柱电极PL的顶表面(上表面)大致平坦。柱电极PL的顶表面(上表面)几乎平行于焊盘PD的上表面。柱电极PL的顶表面(上表面)和焊盘PD的上表面与配置半导体芯片CP的半导体衬底SB的主表面大致平行。焊盘PD的上表面对应于与层间绝缘膜IL6相对的表面。
形成在柱电极PL的顶表面上方的焊料层SD1具有圆顶形状。如稍后将描述的，首先将焊料层SD1形成为焊料镀层。随后使焊料镀层熔化并重新硬化。
柱电极PL的顶表面比绝缘膜PA的上表面(主表面)PA2a更突出。绝缘膜PA的上表面PA2a等于树脂膜PA2的上表面。绝缘膜PA的上表面PA2a和树脂膜PA2的上表面表示同一表面。在半导体芯片CP安装在印刷电路板CB上方的情况下，绝缘膜PA的上表面PA2a对应于与印刷电路板CB相对的主表面。
因此，柱电极PL整体地包括嵌入在绝缘膜PA的开口OP3(树脂膜PA2的开口OP3b)中的部分和从绝缘膜PA的上表面PA2a突出的部分。在柱电极PL中，从绝缘膜PA的上表面PA2a突出的部分具有比绝缘膜PA中的开口OP3(树脂膜PA2中的开口OP3b)更大的平面尺寸(平面面积)。在柱电极PL中，嵌入在绝缘膜PA的开口OP3中的部分具有与绝缘膜PA中的开口OP3对应的形状。在柱电极PL中，从绝缘膜PA的上表面PA2a突出的部分在平面图中包含绝缘膜PA中的开口OP3(树脂膜PA2中的开口OP3b)。在柱电极PL中，从绝缘膜PA的上表面PA2a突出的部分的外围因此定位(升高)在绝缘膜PA的上表面PA2a上方。绝缘膜PA的上表面PA2a的一部分在平面图中与柱电极PL重叠并且与柱电极PL(更具体地，配置柱电极PL的种子层SE)接触。开口OP3的侧壁(树脂膜PA2中的开口OP3b)也与柱电极PL(更具体地，配置柱电极PL的种子层SE)接触。
作为平面形状，绝缘膜PA的开口OP3(树脂膜PA2中的开口OP3b)为圆形。因此，嵌入在绝缘膜PA的开口OP3(树脂膜PA2中的开口OP3b)中的柱电极PL的一部分具有圆形平面形状。因此，嵌入在绝缘膜PA的开口OP3(树脂膜PA2中的开口OP3b)中的柱电极PL的一部分具有三维柱状形状。用于形成柱电极PL的光致抗蚀剂层RP1(将要描述)中的开口OP4具有圆形平面形状。因此，从绝缘膜PA的上表面PA2a突出的柱电极PL的一部分具有圆形平面形状。因此，从绝缘膜PA的上表面PA2a突出的柱电极PL的一部分具有三维柱状形状。
柱电极PL各自被形成(接合)在半导体芯片CP的焊盘PD上方。焊料层SD1被形成在柱电极PL的每个顶表面上方。
参照图22，下面的描述说明了包括层间绝缘膜IL6下方的结构的半导体芯片CP的截面结构。图22是根据本实施例的半导体芯片CP的局部截面图，并且提供了包括图20所示的层间绝缘膜IL6下方的结构的半导体芯片CP的截面图。
根据本实施例的半导体芯片CP包括形成在半导体衬底SB的主表面上方的诸如MISFET的半导体器件。包括多个布线层的布线结构(多层布线结构)形成在半导体衬底SB上方。以下描述具体说明根据本实施例的半导体芯片CP的示例性配置。
如图22所示，在由单晶硅制成并配置根据本实施例的半导体芯片CP的半导体衬底SB上方形成诸如MISFET(金属绝缘体半导体场效应晶体管)的半导体器件。多个MISFET形成在半导体衬底SB上方。图22代表性地示出了MISFET中的两个MISFET(n沟道MISFETQn和p沟道MISFETQp)。
例如，使用STI(浅沟槽隔离)方法在半导体衬底SB的主表面上方形成元件隔离区域ST。半导体衬底SB包括形成在由元件隔离区域ST指定的有源区域中的MISFET(Qn和Qp)。
例如，在半导体衬底SB上方形成p阱PW和n阱NW。栅极电极G1经由栅极绝缘膜GF形成在p阱PW上方。栅极电极G2经由栅极绝缘膜GF形成在n阱NW上方。在p阱PW中形成用于源极-漏极的n型半导体区域NS。用于源极-漏极的p型半导体区域PS被形成在n阱NW中。栅极电极G1、栅极电极G1下方的栅极绝缘膜GF以及栅极电极G1两侧的n型半导体区域NS(源极-漏极区域)形成n沟道MISFET Qn。栅极电极G2、栅极电极G2下方的栅极绝缘膜GF以及栅极电极G2两侧的p型半导体区域PS(源极-漏极区域)形成p沟道MISFET Qp。
如上所述，MISFET示例了形成在半导体衬底SB上方的半导体器件。备选地，可以替代形成电容性元件、电阻性元件、存储器元件或另外配置的晶体管。如上所述，单晶硅衬底示例了半导体衬底SB。备选地，也可以使用SOI(绝缘体上硅)衬底作为半导体衬底SB。
包括多个层间绝缘膜和多个布线层的布线结构(多层布线结构)被形成在半导体衬底SB上方。
即，在半导体衬底SB上方形成层间绝缘膜IL1、IL2、IL3、IL4和IL5。在层间绝缘膜IL1、IL2、IL3、IL4和IL5上方形成插塞V1、过孔部分V2、V3和V4以及布线M1、M2、M3和M4。层间绝缘膜IL6形成在层间绝缘膜IL5上方。焊盘PD形成在层间绝缘膜IL6上方。对应于同一层的布线(未示出)可以形成在层间绝缘膜IL6上方。
具体而言，在半导体衬底SB上方形成层间绝缘膜IL1以覆盖MISFET(Qn和Qp)。插塞V1嵌入在层间绝缘膜IL1中。层间绝缘膜IL2形成在嵌入有插塞V1的绝缘膜IL1上方。布线M1嵌入在层间绝缘膜IL2中。层间绝缘膜IL3形成在嵌入有布线M1的层间绝缘膜IL2上方。布线M2嵌入在层间绝缘膜IL3中。层间绝缘膜IL4形成在嵌入有布线M2的层间绝缘膜IL3上方。布线M3嵌入在层间绝缘膜IL4中。层间绝缘膜IL5形成在嵌入有布线M3的层间绝缘膜IL4上方。布线M4嵌入在层间绝缘膜IL5中。层间绝缘膜IL6形成在嵌入有布线M4的层间绝缘膜IL5上方。焊盘PD形成在层间绝缘膜IL6上方。层间绝缘膜IL1至IL6中的每一个可以被设置为单层绝缘膜或绝缘膜的层叠膜。绝缘膜PA形成在层间绝缘膜IL6上方以覆盖焊盘PD。开口OP3形成在绝缘膜PA中以露出焊盘PD中的一部分。柱电极PL形成在从绝缘膜PA中的开口OP3(树脂膜PA2中的开口OP3b)露出的焊盘PD上方。
插塞V1由导电材料制成并被放置在布线M1下方。插塞V1将布线M1与形成在半导体衬底SB上方的各种半导体区域和栅极电极G1和G2电耦合。
由导电材料制成的过孔部分V2与布线M2整体形成，并且被放置在布线M2和布线M1之间以将布线M2与布线M1电耦合。即，使用双镶嵌方法将层间绝缘膜IL3嵌入有布线M2和与布线M2整体形成的过孔部分V2。备选地，可以使用单镶嵌方法来独立地形成过孔部分V2和布线M2。这同样适用于过孔部分V3、V4和V5。
由导电材料制成的过孔部分V3与布线M3整体形成，并且被放置在布线M3和布线M2之间以将布线M3与布线M2电耦合。即，使用双镶嵌方法将层间绝缘膜IL4嵌入有布线M3和与布线M3整体形成的过孔部分V3。
由导电材料制成的过孔部分V4与布线M4整体形成，并且被放置在布线M4和布线M3之间以将布线M4与布线M3电耦合。即，使用双镶嵌方法来将层间绝缘膜IL5嵌入有布线M4和与布线M4整体形成的过孔部分V4中。
布线M1、M2、M3和M4已经被说明并描述为通过镶嵌方法形成的镶嵌布线(嵌入布线)，但不限于镶嵌布线。例如，布线可以通过图案化用于布线的导电材料膜来形成，并且可以被设置为铝布线。
层间绝缘膜IL6包括被形成在平面图中与焊盘PD重叠的位置处的开口(通孔或通过孔)SH。过孔部分V5形成(嵌入)在开口SH中。由导电材料制成的过孔部分V5被放置在焊盘PD和布线M4之间并且将焊盘PD与布线M4电耦合。即，使用单镶嵌来将层间绝缘膜IL6嵌入有过孔部分V5。
本实施例分离地形成过孔部分V5和焊盘PD。备选地，过孔部分V5和焊盘PD可以整体形成。为了整体形成过孔部分V5和焊盘PD，通过将焊盘PD的一部分嵌入在层间绝缘膜IL6中的开口SH中来形成过孔部分V5。
已经参照图20和图21描述了焊盘PD、绝缘膜PA(包括开口OP3a和OP3b)以及柱电极PL的配置，并且这里省略了重复的说明。图7中分配了附图标记CPB的区域对应于图22中的层间绝缘膜IL6下方的区域(布线结构形成区域)。
半导体芯片CP的布线结构(多层布线结构)包括布线层和层间绝缘膜(IL1至IL6)。将低介电常数绝缘膜用于布线结构中包括的层间绝缘膜(IL1至IL6)的一层或多层是有利的。使用低介电绝缘膜可以减小布线之间的寄生电容。特别是，对于层间绝缘膜IL2、IL3、IL4和IL5使用低介电绝缘膜能够可靠地降低同一层的布线之间或者关于M1、M2、M3和M4垂直对准的布线之间的寄生电容。低介电绝缘膜表示具有比氧化硅的介电常数(相对介电常数)低的介电常数(相对介电常数)的绝缘膜，并且也可以称为低介电膜或低k膜。
半导体芯片的制造工艺
下面的描述参考图23至图36说明根据本实施例的半导体芯片CP的制造工艺。图23至图36是制造工艺期间半导体芯片CP的局部截面图。
如图23所示，制备(布置)半导体衬底(半导体晶片)SB。半导体衬底SB由具有约1Ωcm至10Ωcm的特定电阻的p型单晶硅制成。在此阶段，半导体衬底SB可作为半导体晶片来获得。
然后使用STI方法在半导体衬底SB上方形成元件隔离区域ST。使用离子注入方法形成p阱PW和n阱NW。将栅极电极G1和G2经由栅极绝缘膜GF形成在p阱PW和n阱NW上方。使用离子注入方法形成n型半导体区域NS和p型半导体区域PS。由此在半导体衬底SB上方形成n沟道MISFETQn和p沟道MISFETQp。
将层间绝缘膜IL1形成在半导体衬底SB上方以覆盖MISFETQn和MISFETQp。使用光刻技术和干法刻蚀技术来在层间绝缘膜IL1中形成接触孔。将导电膜嵌入接触孔中以形成插塞V1。
将层间绝缘膜IL2形成在嵌入有插塞V1的层间绝缘膜IL1上方。然后使用单镶嵌技术将布线M1嵌入在层间绝缘膜IL2中。将层间绝缘膜IL3形成在嵌入有布线M1的层间绝缘膜IL2上方。使用双镶嵌将布线M2和过孔部分V2嵌入在层间绝缘膜IL3中。将层间绝缘膜IL4形成在嵌入有布线M2的层间绝缘膜IL3上方。使用双镶嵌技术将布线M3和过孔部分V3嵌入在层间绝缘膜IL4中。将层间绝缘膜IL5形成在嵌入有布线M3的层间绝缘膜IL4上方。使用双镶嵌技术将布线M4和过孔部分V4嵌入在层间绝缘膜IL5中。
使用光刻技术和刻蚀技术来形成层间绝缘膜IL6中的开口SH。形成层间绝缘膜IL6中的开口SH露出出开口SH底部处的布线M4的上表面。
将用于过孔部分V5的导电膜形成在层间绝缘膜IL6上方以便嵌入开口SH中。使用CMP(化学机械抛光)方法或回刻蚀方法来去除开口SH外部的导电膜(用于过孔部分V5的导电膜)，使得导电膜(用于过孔部分V5的导电膜)保留在开口SH中。这可以形成由导电膜(用于过孔部分V5的导电膜)制成并且嵌入在开口SH中的过孔部分V5。
图23示出了从半导体衬底SB到层间绝缘膜IL6的层叠结构。但是，随后的图24至图36省略层间绝缘膜IL6下方的结构以简化附图。图23示出对应于图22的截面区域。图24至图36示出对应于图20的截面区域。因此，图24至图36未示出开口SH和过孔部分V5。
如图24所示，焊盘PD形成在嵌入有过孔部分V5的层间绝缘膜IL6上方。例如，可以通过在嵌入有过孔部分V5的层间绝缘膜IL6上方形成用于焊盘PD的导电膜，然后使用光刻技术和刻蚀技术来图案化导电膜来形成焊盘PD。图案化用于焊盘PD的导电膜也可以形成对应于与焊盘PD同一层的布线以及焊盘PD。上述铝膜可以用作焊盘PD的导电膜。焊盘PD可以是大约2μm至3μm厚。
已经说明并描述了分离地形成过孔部分V5和焊盘PD的情况。备选地，过孔部分V5和焊盘PD可以整体形成。在这种情况下，通过在不形成过孔部分V5的情况下在包括开口SH的内部的层间绝缘膜IL6上方形成用于焊盘PD的导电膜，然后使用光刻技术和刻蚀技术来图案化导电膜，从而形成焊盘PD。由此，整体形成焊盘PD和过孔部分V5。
如图25所示，绝缘膜PA1形成在层间绝缘膜IL6上方以覆盖焊盘PD。绝缘膜PA1有利地由氮化硅膜或氮氧化硅膜制成，并且可以通过使用CVD(化学气相沉积)方法形成。HDP(高密度等离子体)-CVD方法作为形成绝缘膜PA1的方法是特别有利的。例如，绝缘膜PA1可以为约0.1μm至2μm厚。绝缘膜PA1在形成时覆盖因此未露出的焊盘PD。
如图26所示，开口OP3a形成在绝缘膜PA1中。通过选择性地从焊盘PD去除绝缘膜PA1来形成开口OP3a，使得在平面图中开口OP3a被包含在焊盘PD中。在形成绝缘膜PA1之后，例如，使用光刻技术在绝缘膜PA1上方形成光致抗蚀剂图案(未示出)。使用光致抗蚀剂图案作为刻蚀掩膜来刻蚀(干法刻蚀)绝缘膜PA1。由此可以在绝缘膜PA1中形成开口OP3a。开口OP3a被形成为贯穿绝缘膜PA1。至少部分焊盘PD从开口OP3a露出。
用于焊盘PD的导电膜可以作为从底部开始的阻挡导体膜(例如，钛膜、氮化钛膜或它们的层叠膜)、铝膜和阻挡导体膜(例如，钛膜、氮化钛膜或它们的层叠膜)的层叠膜而被获得。该层叠膜可以被图案化以形成焊盘PD。在这种情况下，有利的是使用刻蚀去除在开口OP3a的底部露出的阻挡导体膜(在上层的阻挡导体膜)，并且当开口OP3a形成在绝缘膜PA1中时从开口OP3a露出配置焊盘PD的铝膜。
如图27所示，将树脂膜PA2形成在包括从开口OP3a露出的焊盘PD的绝缘膜PA1上方。将树脂膜PA2形成在半导体衬底SB的整个主表面上方，因此形成在绝缘膜PA1和从绝缘膜PA1中的开口OP3a露出的焊盘PD上方。在树脂膜PA2形成之前，焊盘PD从绝缘膜PA1中的开口OP3a露出。在树脂膜PA2形成之后，树脂膜PA2覆盖从绝缘膜PA1中的开口OP3a露出的焊盘PD，并且焊盘PD不被露出。聚酰亚胺膜可以有利地被用作树脂膜PA2。可以使用涂覆方法来形成树脂膜PA2。例如，树脂膜PA2的厚度(所形成的膜厚度)大于绝缘膜PA1的厚度(所形成的膜厚度)，并且可以为大约5μm。
如图28所示，将开口OP3b形成在树脂膜PA2中。例如，开口OP3b可以如下形成。即，将树脂膜PA2形成为光敏树脂膜。由光敏树脂制成的树脂膜PA2被曝光并显影。树脂膜PA2的对应于开口OP3b的部分被选择性地去除以在树脂膜PA2中形成开口OP3b。然后执行热处理以使树脂膜PA2硬化。将开口OP3b形成为贯穿树脂膜PA2。至少部分焊盘PD从开口OP3b露出。
备选地，也可以通过使用光刻技术，使用刻蚀掩膜、即在树脂膜PA2上方形成的光致抗蚀剂层，对树脂膜PA2施加干法刻蚀工艺，来在树脂膜PA2中形成开口OP3b。在这种情况下，树脂膜PA2不需要是光敏树脂膜。
树脂膜PA2中的开口OP3b被形成为在平面图中被包含在绝缘膜PA1中的开口OP3a中。在树脂膜PA2中形成开口OP3b允许树脂膜PA2覆盖绝缘膜PA1中的开口OP3a的内壁。
如上所述，绝缘膜PA被形成为包括露出焊盘PD的至少一部分的开口OP3。绝缘膜PA包括绝缘膜PA1和树脂膜PA2。树脂膜PA2中的开口OP3b在平面图中被包含在绝缘膜PA1中的开口OP3a中。因此绝缘膜PA中的开口OP3实际上对应于树脂膜PA2中的开口OP3b。树脂膜PA2中的开口OP3b的内壁(侧壁)配置绝缘膜PA中的开口OP3的内壁(侧壁)。
如图29所示，在包括开口OP3(OP3b)的侧壁和焊盘PD的从开口OP3(OP3b)露出的部分的绝缘膜PA(树脂膜PA2)上方形成种子层(种子膜)SE。种子层SE在形成时覆盖从开口OP3(OP3b)露出的焊盘PD的上表面，并且上表面与种子层SE接触。
种子层SE由一个或多个金属层制成并且可以通过使用溅射方法形成。例如，种子层SE可作为铬(Cr)层和铬(Cr)层上方的铜(Cu)层的层叠膜而被获得。在这种情况下，铬(Cr)层例如可以是大约0.1μm厚。例如，铜(Cu)层可以是大约0.2μm厚。朝向种子层SE的底部的铬(Cr)层可以用作阻挡导体层。例如，铬(Cr)层具有防止铜扩散的功能或改善柱电极PL与绝缘膜PA(树脂膜PA2)之间的粘合特性(粘合性)的功能，但不是唯一的选择。铬(Cr)层可以由钛(Ti)层、钛钨(TiW)层、氮化钛(TiN)层或钨(W)层代替。
如图30所示，通过使用光刻技术在种子层SE上方形成光致抗蚀剂层(光致抗蚀剂图案)RP1。光致抗蚀剂层RP1在保留用于形成柱电极PL的区域中包括开口OP4。
光致抗蚀剂层RP1中的开口OP4在平面图中被包含在焊盘PD中。光致抗蚀剂层RP1中的开口OP4的平面尺寸(平面面积)大于树脂膜PA2中的开口OP3b的平面尺寸(平面面积)。光致抗蚀剂层RP1中的开口OP4在平面图中包含树脂膜PA2中的开口OP3b。在平面图中，树脂膜PA2中的开口OP3b的侧壁(内壁)位于光致抗蚀剂层RP1中的开口OP4的内部。因此，光致抗蚀剂层RP1的开口OP4不仅露出与位于焊盘PD上方的部分相对应的种子层SE，而且露出与位于树脂膜PA2上方的部分相对应的种子层SE。
如图31所示，使用镀覆方法在从光致抗蚀剂层RP1中的开口OP4露出的种子层SE上方形成铜(Cu)层CL。铜(Cu)层CL等于铜(Cu)镀层。使用电解镀覆工艺作为形成铜(Cu)层CL的镀覆方法是有利的。使用该镀覆方法形成铜层CL，因此在从光致抗蚀剂层RP1中的开口OP4露出的种子层SE的部分上方选择性地形成铜层CL。因此铜(Cu)层CL选择性地形成在光致抗蚀剂层RP1的开口OP4中。铜(Cu)层CL主要形成柱电极PL。因此，柱电极PL等于主要由铜制成的Cu柱(Cu柱电极)。当使用电解镀覆工艺形成铜(Cu)层CL时，种子层SE可以用作用于电源的导体层。铜层CL主要由铜(Cu)制成。铜(Cu)的含量百分比有利地大于或等于99原子百分比。
如图32所示，使用镀覆方法在铜(Cu)层CL上方形成焊料层(焊料材料或焊料部分)SD1。焊料层SD1由焊料(焊料材料)制成。焊料层SD1提供通过镀覆方法形成的焊料镀层。使用电解镀覆工艺作为形成焊料层SD1的镀覆方法是有利的。铜(Cu)层CL及其上方的焊料层SD1被选择性地形成在光致抗蚀剂层RP1的开口OP4中。
如图33所示，去除光致抗蚀剂层RP1。如图34所示，然后使用刻蚀来去除种子层SE的未被铜(Cu)层CL覆盖的部分。这样去除了种子层SE的没有被铜(Cu)层CL覆盖并且被露出的部分。然而，种子层SE的被铜(Cu)层CL覆盖的部分、即种子层SE的位于铜(Cu)层CL下方的部分保持未被去除。
如图34所示，柱电极PL可以如上形成。柱电极PL包括铜(Cu)层CL和铜(Cu)层CL下方的种子层SE。换句话说，柱电极PL包括种子层SE和在种子层SE上方的铜(Cu)层CL。种子层SE比铜(Cu)层CL更薄。铜(Cu)层CL主要形成柱电极PL。焊料层SD1形成在柱电极PL的顶表面(上表面)上方。
铜(Cu)层CL选择性地生长在从光致抗蚀剂层RP1中的开口OP4露出的种子层SE上方。光致抗蚀剂层RP1中的开口OP4的侧壁(内壁)调节铜(Cu)层CL的侧表面。铜(Cu)层CL的外形等于光致抗蚀剂层RP1中的开口OP4的形状。即，铜(Cu)层CL的平面形状对应于光致抗蚀剂层RP1中的开口OP4的平面形状。因此，将光致抗蚀剂层RP1中的开口OP4的形状(平面形状)形成为期望的形状可以将铜(Cu)层CL形成为期望的形状。可以将柱电极PL形成为期望的形状。选择性地形成在光致抗蚀剂层RP1中的开口OP4内部的金属层(在该示例中为铜层CL)形成柱电极PL。柱电极PL被设置为具有三维柱状的柱电极。根据本实施例，将光致抗蚀剂层RP1中的开口OP4形成为圆形平面形状。因此，可以将柱电极PL形成为圆形平面形状。可以将柱电极PL形成为柱状。
焊料层SD1的形状大致等于柱电极PL的形状。当柱电极PL的形状为柱状时，焊料层SD1的形状为柱状。然后执行加热处理(热处理)，以一次熔化焊料层SD1并且然后使它重新硬化。由于熔化的焊料的表面张力，焊料层SD1被变形。如图35所示，焊料层SD1被形成为圆顶状。执行热处理可以牢固地接合焊料层SD1和柱电极PL的顶表面。焊料层SD1在成圆顶状时稳定，使得可以防止焊料层SD1被损坏或从柱电极PL移除。
如上所述(根据图29至图35中的工艺)，柱电极PL形成(接合)在焊盘PD上方。所得到的结构在柱电极PL的每个顶表面上方形成焊料层SD1。
已经描述了形成铜(Cu)层CL、然后在铜(Cu)层CL上方形成焊料层SD1的情况。备选地，可以使用镀覆方法(电解镀覆工艺)在铜(Cu)层CL上方形成镍(Ni)层，并在形成铜(Cu)层CL之后且在形成焊料层SD1之前在镍(Ni)层上方形成焊料层SD1。在这种情况下，镍层(镍镀层)介于铜(Cu)层CL和焊料层SD1之间(参见图36)。图36示出了这种情况。柱电极PL由种子层SE、种子层SE上方的铜(Cu)层CL和铜(Cu)层CL上方的镍(Ni)层NL形成。图36示出了与图35相同的工艺阶段，并且对应于在形成铜(Cu)层CL之后且在形成焊料层SD1之前在铜(Cu)层CL上方形成镍(Ni)层NL的情况。例如，镍层(镍镀层)NL在形成时比铜(Cu)层CL薄，并且厚度大约为3μm。柱电极PL的厚度被配置成主要依赖于铜(Cu)层CL。
然后，根据需要在背表面侧对半导体衬底SB进行研磨或抛光以使半导体衬底SB变薄。然后将半导体衬底SB与在半导体衬底SB上方的层叠结构一起切割(切开)。切割刀片(未示出)沿着划线区域切割(切开)半导体衬底SB和在半导体衬底SB上方的层叠结构。由此从半导体衬底SB(半导体晶片)的各芯片区域获得半导体芯片。
可以以这种方式制造半导体芯片CP。
研究背景
半导体器件包括被倒装芯片键合在印刷电路板上方的半导体芯片。在这种情况下，可以通过将半导体芯片的焊料凸块耦合到印刷电路板的端子来执行倒装芯片键合。然而，近来的趋势是基于半导体芯片的端子数量的增加和半导体芯片的小型化来减小半导体芯片中的焊料凸块之间的间隔。
发明人检查倒装芯片键合是否通过在半导体芯片的焊盘上方形成柱电极并经由焊接将半导体芯片的柱电极耦合到印刷电路板的端子来执行的。
采用的结构焊接半导体芯片的柱电极和印刷电路板的端子。使用柱电极可以容易地增加半导体芯片和印刷电路板之间的间隔。即使由于用于半导体芯片的端子数量的增加或半导体芯片的小型化而导致相邻柱电极之间的间隔减小，底部填充树脂也可容易地填充在半导体芯片和印刷电路板之间。使用柱电极也可以抑制每个焊料接合处的焊料量，使得即使由于半导体芯片的端子数量的增加或半导体芯片的小型化导致相邻柱电极之间的间隔减小，也使得可以容易地防止焊料接合处彼此接触和短路。因此，采用焊接半导体芯片的柱电极和印刷电路板的端子的结构是有利的，以满足对半导体芯片端子数量的增加或半导体芯片小型化的需求。
半导体芯片使用包括多个布线层的布线结构(多层布线结构)。针对布线结构形成的布线连接形成在半导体芯片中的元件，并从而形成半导体集成电路。将半导体芯片小型化的要求也需要半导体芯片内部的精细布线，并缩短布线之间的距离(间隔)。缩短布线之间的距离增加相邻布线之间的电容(寄生电容)，造成降低通过布线传输的信号的传输速率的风险，导致信号延迟或增加功耗。因此，通过将低介电绝缘膜用于配置布线结构的层间绝缘膜，对于减少相邻布线之间的电容(寄生电容)是有利的。然而，低介电绝缘膜表现出比氧化硅膜更小的介电常数，但通常表现出比氧化硅膜更低的强度。
基于实验和模拟，发明人研究了当采用焊接半导体芯片的柱电极和印刷电路板的端子的结构时半导体器件的可靠性。结果，发明人发现，当采用焊接半导体芯片的柱电极和印刷电路板的端子的结构时，优化部件的尺寸对于提高所制造的半导体器件的可靠性非常重要。
例如，假设执行倒装芯片键合以焊接半导体芯片的柱电极和印刷电路板的端子。柱电极PL易于在焊料熔融并再次硬化之后的冷却过程中向半导体芯片的布线结构的层间绝缘膜施加应力。如果柱电极PL对半导体芯片的布线结构的层间绝缘膜施加应力，则层间绝缘膜很可能被损坏并且劣化。特别是，假设使用低介电绝缘膜作为层间绝缘膜。当柱电极PL向强度低的低介电绝缘膜施加应力时，低介电绝缘膜容易被损坏。损坏半导体芯片的布线结构的层间绝缘膜降低了包括半导体芯片的半导体器件的可靠性。因此，提高半导体器件的可靠性需要减小从柱电极PL施加到半导体芯片的布线结构的层间绝缘膜的应力。
基于实验和模拟，发明人新发现柱电极PL的厚度h1、柱电极PL的直径D1以及配置半导体芯片CP的半导体衬底SB的厚度是贡献从柱电极PL施加到位于柱电极PL下方的层间绝缘膜的应力的大小的主要因素。发明人还发现，如稍后将描述的那样优化这些因素可以将从柱电极PL施加到位于柱电极PL下方的层间绝缘膜的应力大致减半。
本实施例当采用焊接半导体芯片的柱电极和印刷电路板的端子的结构时通过优化部件的尺寸而提高半导体器件的可靠性。
主要特征和效果
根据本实施例的半导体器件PKG包括印刷电路板CB和安装在印刷电路板CB上方的半导体芯片CP。半导体芯片CP包括层间绝缘膜IL6(第一绝缘膜)、形成在层间绝缘膜IL6上方的焊盘PD、具有用于露出焊盘PD的一部分的开口OP3(第一开口)的绝缘膜PA(第二绝缘膜)以及形成在从开口OP3露出的焊盘PD上方的柱电极PL。印刷电路板CB包括端子TE和具有开口OP1(第二开口)以部分露出端子TE的抗蚀剂层SR1(第三绝缘膜)。半导体芯片CP的绝缘膜PA包括作为面向印刷电路板CB的主表面(第一主表面)的树脂膜PA2a。印刷电路板CB的抗蚀剂层SR1包括作为面向半导体芯片CP的主表面(第二主表面)的上表面SR1a。在平面图中，柱电极PL包含在绝缘膜PA中的开口OP3(第一开口)。柱电极PL与绝缘膜PA部分重叠。半导体芯片CP的柱电极PL和印刷电路板CB的端子TE经由介于柱电极PL和端子TE之间的焊料层SD而耦合。
本实施例的第一特征在于，绝缘膜PA距上表面PA2a的厚度(第一厚度或高度)h1是焊料层SD距抗蚀剂层SR1的上表面的厚度h2(第二厚度或高度)的一半或更大，并且小于或等于h2。即，第一特征满足关系h2/2≤h1≤h2。在图7和图17中示出了厚度h1和h2。
满足关系h2/2≤h1≤h2表示满足关系h1≤h2≤h1×2。因此，第一特征表示抗蚀剂层SR1距上表面SR1a的厚度h2大于或等于柱电极PL距绝缘膜PA的上表面PA2A的厚度h1，并且小于或等于厚度h1的两倍。
厚度h1可以假设为柱电极PL的从绝缘膜PA的上表面PA2a突出的部分的厚度(高度)。厚度h1也可以被认为是绝缘膜PA的上表面PA2a与柱电极PL的顶表面之间的距离(在半导体芯片CP的厚度方向上看)。厚度h1也可以被认为是柱电极PL的位于绝缘膜PA的上表面PA2a上方的部分(即，在上表面PA2a上方升高的绝缘膜PA的部分)的厚度。厚度h1表示沿着半导体芯片CP的厚度方向观察的测量。
厚度h2可以假设为焊料层SD的从抗蚀剂层SR1的上表面SR1a突出的部分的厚度(高度)。厚度h2也可以被认为是抗蚀剂层SR1的上表面SR1a与焊料层SD的上表面(即，焊料层SD与柱电极PL之间的界面)之间的距离(在印刷电路板CB的厚度方向上观察)。厚度h2表示在印刷电路板CB的厚度方向上观察到的测量结果。当在印刷电路板CB的厚度方向上观察时，半导体芯片CP的绝缘膜PA的上表面PA2a与印刷电路板CB的抗蚀剂层SR1的上表面SR1a之间的距离(间隔)对应于柱电极PL的厚度h1和焊料层SD的厚度h2之和(即h1+h2)。
下面的描述解释了为什么满足第一特征(h2/2≤h1≤h2)是有利的。
采用的结构在焊盘PD上方提供柱电极PL，并使用焊料层SD将半导体芯片CP的柱电极PL与印刷电路板CB的端子TE耦合。所采用的结构的优点在于，使用柱电极PL增加了半导体芯片CP和印刷电路板CB之间的间隔，并且使用柱电极PL抑制了用于焊料接合处的焊料的量。从这个观点出发，柱电极PL的厚度h1在某种程度上理想地很高。减小柱电极PL的厚度h1减少了使用柱电极PL的重要性。从这个角度来看，柱电极PL的厚度h1理想地大于或等于焊料层SD厚度h2的一半(即，h2/2≤h1)。满足条件h2/2≤h1能够可靠地提供使用柱电极PL的上述优点。即使由于半导体芯片CP的端子数量的增加或者半导体芯片CP的小型化而导致相邻的柱电极PL之间的间隔减小，底部填充树脂也可以容易地填充在半导体芯片CP和印刷电路板CB之间。确保柱电极PL的厚度h1可以抑制每个焊接接合处(在该例子中为焊接层SD)的焊料量，使得即使相邻的柱电极PL之间的间隔减少也能够容易地防止焊料接合处彼此接触并且短路。因此可以促进半导体芯片CP的小型化和多端子的配置。
柱电极PL的厚度h1的过度增加引起如下问题。柱电极PL下方的绝缘膜PA(特别是树脂膜PA2)吸收施加到柱电极PL的应力。但是，增加柱电极PL的厚度h1增加了施加到柱电极PL的应力。绝缘膜PA(特别是树脂膜PA2)不能完全吸收该应力。应力从柱电极PL传递到柱电极PL下方的层间绝缘膜(IL1至IL6)。应力施加到层间绝缘膜(IL1至IL6)。将来自柱电极PL的应力施加到位于柱电极PL下方的层间绝缘膜可能会损伤层间绝缘膜，从而降低半导体器件PKG的可靠性。基于发明人进行的实验和模拟，从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力的大小取决于柱电极PL的厚度h1。减小柱电极PL的厚度h1对于减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力是有效的。
从这个观点出发，柱电极PL的厚度h1理想地大于或等于焊料层SD的厚度h2(即，h1≤h2)。满足关系h1≤h2可以减少从柱电极PL向柱电极PL下方的层间绝缘膜(IL1通过IL6)施加的应力。因此可以抑制或防止位于柱电极PL下方的层间绝缘膜由于来自柱电极PL的应力而受到损坏，并提高半导体器件的可靠性。
第一特征理想地满足关系h2/2≤h1≤h2。这可以可靠地提供由于使用柱电极PL而产生的上述优点，并且可靠地减小从柱电极PL施加到位于柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。由此可以改善半导体器件的可靠性。相邻柱电极PL之间的间隔可以减小，使得可以促进半导体芯片CP的小型化和多端子配置。
图37是模拟柱电极厚度(图37中的水平轴)与从柱电极施加到柱电极下方的层间绝缘膜的应力(图37中的垂直轴)之间的关系的结果的曲线图。图37中的水平轴表示柱电极厚度并且对应于上述厚度h1。从图37中的曲线也可以看出，减小柱电极厚度(h1)可以减小从柱电极施加到柱电极下方的层间绝缘膜的应力。有利地，柱电极PL的厚度h1约为15μm至25μm。例如，有利的组合是柱电极PL的厚度h1为20μm并且焊料层SD的厚度h2为30μm。
本实施例的第二特征在于，柱电极PL的厚度h1与焊料层SD的厚度h2之和(即，h1+h2)大于或等于柱电极PL的直径D1的0.5倍并且小于或等于其0.8倍。即，第二特征满足关系D1×0.5≤h1+h2≤D1×0.8。图20和图21中示出了直径D1。柱电极PL的直径D1实际上等于光致抗蚀剂层RP1中的开口OP4的直径。
满足关系D1×0.5≤h1+h2≤D1×0.8表示满足0.5≤(h1+h2)/D1≤0.8的关系。
下面的描述解释了为什么满足第二个特征是有利的。
减小柱电极PL的直径D1以增加(h1+h2)/D1，增加了在允许柱电极PL下降的方向作用的应力。由于应力容易从柱电极PL施加到位于柱电极PL下方的层间绝缘膜(IL1至IL6)，所以增加在沿着允许柱电极PL下降的方向作用的应力是不利的。增加柱电极PL的直径D1对于减小从柱电极PL施加到柱电极PL下方的层间绝缘膜的应力是有效的。从这个观点来看，有利的是设置(h1+h2)/D1小于或等于0.8。
增加柱电极PL的直径D1以减小(h1+h2)/D1，减小了要填充在半导体芯片CP和印刷电路板CB之间的底部填充树脂(树脂部分UFR)的体积，并且可能降低由底部填充树脂提供的保护效果。增加柱电极PL的直径D1以减小(h1+h2)/D1，增加了柱电极PL的排列间距，并且不利于半导体芯片的小型化和多端子配置。因此增加柱电极PL的直径D1并且过度减小(h1+h2)/D1是不利的。从这个观点来看，设置(h1+h2)/D1大于或等于0.5是有利的。
第二特征理想地假设柱电极PL的厚度h1和焊料层SD的厚度h2之和大于或等于柱电极PL直径D1的0.5倍，并且小于或等于其0.8倍(即D1×0.5≤h1+h2≤D1×0.8)。由此，能够抑制在允许柱电极PL下降的方向上作用的应力，阻碍从柱电极PL向位于柱电极PL的下方的层间绝缘膜(IL1至IL6)施加应力。半导体器件的可靠性可以提高。可以确保填充在半导体芯片CP和印刷电路板CB之间的底部填充树脂(树脂部分UFR)的体积并且可靠地产生由底部填充树脂提供的保护效果。可以容易地减小柱电极PL的排列间距。这对于半导体芯片的小型化和多端子配置是有利的。
图38是表示模拟柱电极直径(图38中的水平轴)与从柱电极施加到柱电极下方的层间绝缘膜上的应力(图38中的垂直轴)之间的关系的结果的曲线图。图38中的水平轴线表示柱电极直径并对应于上述直径D1。从图38中的曲线也可以看出，增加柱电极的直径(D1)可降低从柱电极施加到柱电极下方的层间绝缘膜中的应力。有利地，柱电极PL的直径D1为大约85至105μm。
实施例的第三特征是，在绝缘膜PA中的开口OP3的直径D2大于或等于柱电极PL的直径D1的0.4倍并且小于或等于其0.75倍。即，第三特征满足关系D1×0.4≤D2≤D1×0.75。直径D1和D2在图20和21中示出。树脂膜PA2中的开口OP3b配置绝缘膜PA中的开口OP3。绝缘膜PA中的开口OP3的直径D2因此等于树脂膜PA2中的开口OP3b的直径。
下面的描述解释了为什么满足第三特征是有利的。
绝缘膜PA中的开口OP3的直径D2的减小也减小了柱电极PL的嵌入在绝缘膜PA的开口OP3中的部分的直径，并且增加了电极PL的嵌入在绝缘膜PA的开口OP3中的部分处的电流密度。由于柱电极PL容易劣化(例如，由于电迁移)并且EM(电迁移)寿命可能降低，所以增加柱电极PL的嵌入在绝缘膜PA中开口OP3中的部分中的电流密度是不利的。增大绝缘膜PA中的开口OP3的直径D2有效地抑制了柱电极PL的劣化。从这个观点来看，绝缘膜PA中的开口OP3的直径D2理想地大于或等于柱电极PL的直径D1的0.4倍(即，D1×0.4≤D2)。
绝缘膜PA(特别是树脂膜PA2)具有作为缓冲层(应力缓冲层或应力吸收层)的功能。作为缓冲层的绝缘膜PA(特别是树脂膜PA2)吸收施加到柱电极PL上的应力。然而，增大绝缘膜PA中的开口OP3的直径D2会降低作为缓冲层的绝缘膜PA(特别是树脂膜PA2)的功能，并且降低绝缘膜PA(特别是树脂膜PA2)吸收施加到柱电极PL的应力的效果。应力容易从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)。
针对电迁移的对策可以降低柱电极PL处的电流密度。然而，为此目的，用于将柱电极PL与焊盘PD耦合的绝缘膜PA中的开口OP3的直径D2过度增大，降低了作为缓冲层的绝缘膜PA(特别是树脂膜PA2)的功能。从柱电极PL施加至层间绝缘膜的应力增加并且层间绝缘膜可能被损坏。因此过度增加绝缘膜PA中的开口OP3的直径D2是不利的。减小绝缘膜PA中的开口OP3的直径D2对于减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)上的应力是有效的。从这个观点来看，绝缘膜PA中的开口OP3的直径D2理想地小于或等于柱电极PL直径D1的0.75倍(即，D2≤D1×0.75)。
第三特征理想地假设在绝缘膜PA中的开口OP3的直径D2大于或等于柱电极PL的直径D1的0.4倍并且小于或等于其0.75倍(即，D1×0.4≤D2≤D1×0.75)。因此，可以抑制柱电极PL的嵌入在绝缘膜PA的开口OP3中的部分处的电流密度，抑制柱电极PL的劣化(例如，由于电迁移)，并且改善EM寿命。还可以可靠地确保作为缓冲层的绝缘膜PA(特别是树脂膜PA2)的功能并且减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。因此可以提高半导体器件的可靠性。
作为根据本实施例的第四特征，绝缘膜PA包括由无机绝缘膜制成的绝缘膜PA1和绝缘膜PA1上方的树脂膜PA2的层叠结构。在平面图中，绝缘膜PA1中的开口OP3a(第三开口)包含树脂膜PA2中的开口OP3b(第四开口)。树脂膜PA2中的开口OP3b形成绝缘膜PA中的开口OP3。
下面的描述解释了为什么满足第四特征是有利的。
绝缘膜PA包括绝缘膜PA1和在绝缘膜PA1上方的树脂膜PA2的层叠结构。假设绝缘膜PA1中的开口OP3a在平面图中包含树脂膜PA2中的开口OP3b。然后，树脂膜PA2中的开口OP3b的内壁配置绝缘膜PA中的开口OP3的内壁。柱电极PL接触树脂膜PA2但不接触绝缘膜PA1。树脂膜PA2由树脂材料制成，因此相对较软。树脂膜PA2具有作为吸收施加于柱电极PL的应力的缓冲层(应力缓冲层或应力吸收层)的功能。由于柱电极PL接触树脂膜PA2但不接触绝缘膜PA1，所以树脂膜PA2能够容易地吸收施加到柱电极PL的应力。可以减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。因此可以抑制或防止位于柱电极PL下方的层间绝缘膜由于来自柱电极PL的应力而受到损坏。因此，满足第四特征是有利的，并且因此可以提高半导体器件的可靠性。例如，有利的组合是，开口OP3a的直径约为55μm并且开口OP3b的直径约为40μm。
首先，绝缘膜PA1上方的树脂膜PA2用作吸收施加到柱电极PL的应力的缓冲层。为了改善作为缓冲层的功能，使用由树脂材料制成的绝缘膜(即，树脂膜PA2)作为在半导体芯片CP的最上层处的膜。考虑到树脂膜PA2的这种功能(作为缓冲层)，聚酰亚胺树脂膜用于树脂膜PA2特别有利。由此，树脂膜PA2能够更可靠地吸收施加于柱电极PL的应力。可以更可靠地降低从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。
绝缘膜PA1由无机绝缘膜制成，因此能够可靠地用作钝化膜。更理想地，绝缘膜PA1由氮化硅膜或氮氧化硅膜制成。由此可以提高半导体芯片CP的防潮性并因此提高半导体器件的可靠性。
作为根据本实施例的第五特征，所述焊盘PD和柱电极PL之间的树脂膜PA2的厚度(第三厚度)T1大于焊盘PD的厚度(第四厚度)T2并且小于柱电极PL的厚度h1。即，第五特征满足T2<T1<h1的关系。图7和图20中示出了厚度T1和T2。
厚度T1对应于树脂膜PA2的介于焊盘PD的上表面(焊盘PD的没有被绝缘膜PA1覆盖的部分的上表面)与柱电极PL(柱电极PL在树脂膜PA2上方升高的部分)之间的部分的厚度。换句话说，厚度T1对应于在平面图中开口OP3a内部的区域和开口OP3b外部的区域中的树脂膜PA2的厚度。厚度T1和T2是在半导体芯片CP的厚度方向上观察的测量值。
下面的描述解释了为什么满足第五特征是有利的。
降低树脂膜PA2的厚度(T1)降低了作为缓冲层的树脂膜PA2的功能，并且降低了树脂膜PA2吸收施加到柱电极PL的应力的效果。容易从柱电极PL向柱电极PL下方的层间绝缘膜(IL1至IL6)施加应力，因此过度降低树脂膜PA2的厚度(T1)是不利的。增加树脂膜PA2的厚度(T1)对于减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)上的应力是有效的。从该观点出发，理想的是树脂膜PA2的厚度T1比焊盘PD的厚度T2更大(更厚)(即，T2<T1)。
由于配置布线结构的层间绝缘膜(IL1至IL6)的热收缩率与树脂膜PA2的热收缩率之间的差异，过度增加树脂膜PA2的厚度(T1)容易使半导体芯片CP翘曲。因此过度增加树脂膜PA2的厚度(T1)是不利的。从该观点出发，树脂膜PA2的厚度T1理想地小于柱电极PL的厚度h1(即，T1<h1)。
第五特征理想地假设树脂膜PA2的厚度T1大于焊盘PD的厚度T2并且小于柱电极PL的厚度h1(即，T2<T1<h1)。可以可靠地确保作为缓冲层的树脂膜PA2的功能并且减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。因此可以抑制或防止位于柱电极PL下方的层间绝缘膜由于来自柱电极PL的应力而受到损坏。由于树脂膜PA2的热收缩率和层间绝缘膜的热收缩率(IL1至IL6)之间的差异，可以容易地抑制或防止半导体芯片CP不必要地翘曲。半导体器件的可靠性可以提高。
作为本实施例的第六特征，在抗蚀剂层SR1中的开口OP1的直径D3小于柱电极PL的直径D1(参见图39)。即，第六特征满足D3<D1的关系。图11和图39中示出了直径D3。换句话说，第六特征假设抗蚀剂层SR1中的开口OP1在平面图中被包含在柱电极PL中。图39是半导体器件PKG的局部平面图。图39提供了用于印刷电路板CB的端子、抗蚀剂层SR1中的开口OP1以及半导体器件PKG中的柱电极PL的平面布局。
下面的描述解释了为什么满足第六特征是有利的。
如果在平面图中抗蚀剂层SR1中的开口OP1的直径D3大于柱电极PL的直径D1，则焊料层SD1的一部分在柱电极PL的侧表面上方容易升高。因为底部填充树脂(树脂部分UFR)几乎不填充在半导体芯片CP和印刷电路板CB之间，所以在柱电极PL的侧表面上方升高焊料层SD1的一部分是不利的。因为增加了相邻柱电极PL之间短路的风险，所以在柱电极PL的侧表面上方升高焊料层SD1的一部分是不利的。由于焊料层SD的厚度h2与升高部分相对应地降低并且缩小了半导体芯片CP和印刷电路板CB之间的间隔，所以在柱电极PL的侧表面上方升高焊料层SD1的一部分是不利的。
第六特征理想地假设抗蚀剂层SR1中的开口OP1的直径D3在平面图中小于柱电极PL的直径D1。换句话说，抗蚀剂层SR1中的开口OP1理想地包含在柱电极PL中。耦合柱电极PL和端子TE的焊料层SD如图7所示那样成形，使得配置焊料层SD1的焊料难以在柱电极PL的侧表面上方升高。因此可以容易地将底部填充树脂(树脂部分UFR)填充在半导体芯片CP和印刷电路板CB之间并且容易地制造半导体器件PKG。可以降低相邻柱电极PL之间短路的风险，并因此提高半导体器件的可靠性。例如，有利的组合是，柱电极PL的直径D1大约为85μm至105μm并且在抗蚀剂层SR1中的开口OP1的直径D3大约为65μm至75μm。
理想地，用于半导体芯片CP的柱电极PL的排列间距大于将柱电极PL的直径D1增加15μm所得到的值(D1+15μm)。即，确保在平面图中相邻柱电极PL之间的最近距离(最相邻位置之间的间隔)为15μm或更大是有利的。因此可以容易地将底部填充树脂(树脂部分UFR)填充在半导体芯片CP和印刷电路板CB之间。一个可用的例子为：柱电极PL的直径D1大约为85μm至105μm并且柱电极PL的排列间距大约为130μm。
以下说明进一步补充解释了第六特征。如上所述，第六特征假设抗蚀剂层SR1中的开口OP1的直径D3小于柱电极PL的直径D1(D3<D1)。如果抗蚀剂层SR1中的开口OP1的直径D3大于或等于柱电极PL的直径D1的0.7倍并且小于或等于其0.8倍(D1×0.7≤D3≤D1×0.8)，则是特别有利的。原因如下。
如上所述，第六特征假设在平面图中抗蚀剂层SR1中的开口OP1的直径D3小于柱电极PL的直径D1(D3<D1)。换句话说，抗蚀剂层SR1中的开口OP1被包含在柱电极PL中。由此配置焊料层SD1的焊料难以在柱电极PL的侧表面上方升高。然而，需要可靠地防止配置焊料层SD1的焊料在柱电极PL的侧表面上方升高。一个有利的解决方案是：在平面图中不仅将抗蚀剂层SR1中的开口OP1的直径D3设置为小于柱电极PL的直径D1，还将抗蚀剂层SR1中的开口OP1的直径D3设置为小于或等于柱电极PL的直径D1的0.8倍(即，D3≤D1×0.8)。因此，如果将抗蚀剂层SR1中的开口OP1的直径D3设置为小于或等于柱电极PL的直径D1的0.8倍(D3≤D1×0.8)，则能够更可靠地防止配置焊料层SD1的焊料在柱电极PL的侧表面上方升高。
减小抗蚀剂层SR1中的开口OP1的直径D3也减小了焊料层SD的嵌入在抗蚀剂层SR1中的开口OP1的部分的直径，并增加了焊料层SD的嵌入在抗蚀剂层SR1中的开口OP1中的部分的电流密度。由于焊料层SD容易劣化(例如，由于电迁移)并且EM寿命可能降低，所以增大焊料层SD的嵌入在抗蚀剂层SR1的开口OP1中的部分处的电流密度是不利的。避免抗蚀剂层SR1中的开口OP1的直径D3过度减小以抑制或防止由于电流密度增加而导致的焊料层SD的劣化是有效的。减小抗蚀剂层SR1中的开口OP1的直径D3与柱电极PL的直径D1的比率(即，D3/D1)，以在与抗蚀剂层SR1的上表面SR1a和抗蚀剂层SR1中的开口OP1的内壁(侧壁)形成的角部接触的位置处，形成焊料层SD的收缩部分，并且增加了焊料层SD从收缩部分为起点开始断裂的风险。避免过度减小抗蚀剂层SR1中的开口OP1的直径D3与柱电极PL的直径D1的比率(即，D3/D1)对于抑制或防止焊料层SD的断裂是有效的。即，为了抑制或防止焊料层SD劣化或断裂，避免过度减小抗蚀剂层SR1中的开口OP1的直径D3是有效的。
作为第六特征，抗蚀剂层SR1中的开口OP1在平面图被包含在柱电极PL中(开口OP1的直径D3比柱电极PL的直径D1小)，并且它特别有利的是：将抗蚀剂层SR1中的开口OP1的直径D3设置为大于或等于柱电极PL的直径D1的0.7倍并且小于或等于柱电极PL的直径D1的0.8倍(即D1×0.7≤D3≤D1×0.8。即，特别有利的是：将抗蚀剂层SR1中的开口OP1的直径D3与柱电极PL的直径D1的比率(即，D3/D1)设置为大于或等于0.7并且小于或等于0.8(即，0.7≤D3/D1≤0.8)。可以更可靠地防止配置焊料层SD1的焊料在柱电极PL的侧表面上方升高，并防止焊料层SD劣化或断裂。可以更可靠地提高半导体器件的可靠性。
根据图39所示的例子，端子TE具有矩形(四边形)平面形状，但不限于此。端子TE可以具有圆形的平面形状。
实施例的第七特征在于配置半导体芯片CP的半导体衬底SB的厚度为25μm至300μm。下面的描述解释了为什么满足第七特征是有利的。
如果配置半导体芯片CP的半导体衬底SB较厚，则半导体芯片CP难以变形。相反，如果配置半导体芯片CP的半导体衬底SB较薄，则半导体芯片CP容易变形。半导体芯片CP的变形可以吸收施加到配置半导体芯片CP的布线结构的层间绝缘膜(IL1至IL6)上的应力。因此，减薄半导体衬底SB减小了从柱电极PL向柱电极PL下方的层间绝缘膜(IL1至IL6)施加的应力。从这个观点来看，配置半导体芯片CP的半导体衬底SB理想地是较薄的，例如300μm或更小。过度减薄半导体衬底SB增加了破坏半导体衬底SB的风险。理想的是半导体衬底SB的厚度为25μm或更大。
第七特征理想地假设配置半导体芯片CP的半导体衬底SB的厚度在25μm至300μm的范围内。通过使用半导体芯片CP的变形，可以吸收从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力，并且可靠地防止半导体衬底SB断裂。半导体器件的可靠性可以被提高。半导体器件可以容易地被制造。半导体器件的制造成品率可以被提高。
图40是表示模拟配置半导体芯片的半导体衬底的厚度(图40的水平轴)和从柱电极施加到柱电极下方的层间绝缘膜的应力(图40的垂直轴)之间的关系的图。从图40中的曲线可以看出，使配置半导体芯片的半导体衬底变薄可以减小从柱电极施加到柱电极下方的层间绝缘膜的应力。配置半导体芯片CP的半导体衬底SB的厚度理想的是300μm或更少。
本实施例的第八特征在于绝缘膜PA的开口OP3(树脂膜PA2的开口OP3b)具有圆形的平面形状。如果柱电极PL具有圆形平面形状则更为有利。下面的描述解释了为什么满足第八特征是有利的。
绝缘膜PA的开口OP3(树脂膜PA2的开口OP3b)可以具有各种平面形状，例如矩形(四边形)、除矩形以外的多边形以及圆形。其中，圆形平面形状特别有利。在绝缘膜PA的开口OP3(树脂膜PA2的开口OP3b)具有圆形平面形状时，柱电极PL的嵌入在绝缘膜PA的开口OP3(树脂膜PA2的开口OP3b)中的部分为柱状。柱电极PL因此几乎不引起各向异性应力。可以防止出现将应力集中在柱电极PL的角部处的现象。当柱电极PL具有圆形平面形状时，该效果进一步增加。可以减小从柱电极PL施加到柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。因此可以抑制或防止位于柱电极PL下方的层间绝缘膜由于来自柱电极PL的应力而受到损坏。可以提高半导体器件的可靠性。
半导体芯片CP具有包括多个布线层的布线结构。当半导体芯片CP的布线结构包括低介电绝缘膜时，本实施例是非常有效的。原因如下。
如上所述，半导体芯片内部近来需要精细布线，增加了相邻布线之间的寄生电容，并可能导致信号延迟或功耗增加。通过将低介电绝缘膜用于配置半导体芯片的布线结构的层间绝缘膜来减小相邻布线之间的寄生电容是有利的。由此可以改善半导体器件的性能。但是，低介电绝缘膜的特征在于具有比氧化硅膜更小的介电常数，但是容易趋于比氧化硅膜更低的强度。当使用低介电绝缘膜作为布线结构中包括的层间绝缘膜时，从柱电极PL向柱电极PL下方的层间绝缘膜施加应力增加了损坏层间绝缘膜的风险。即，低介电绝缘膜对来自柱电极PL的应力的抵抗性较小。
由于上述特征(第一至第八特征)，本实施例减小了从柱电极PL施加至柱电极PL下方的层间绝缘膜(IL1至IL6)的应力。因此，即使将对应力抵抗性较小的低介电绝缘膜用于包括在布线结构中的层间绝缘膜，也可以抑制或防止出现由于来自柱电极PL的应力而引起的对由低介电常数绝缘膜制成的层间绝缘膜的损坏。将本实施例应用于在半导体芯片CP的布线结构中包括低介电绝缘膜的情况可以提供以下效果：降低半导体芯片CP中的相邻布线之间的寄生电容并且抑制或防止出现由于来自柱电极PL的应力而对低介电绝缘膜的损坏。因此可以提高半导体器件的性能和可靠性。这同样适用于要描述的第九特征和第十特征。
将描述本实施例的第一改型。图41和图42是根据实施例的第一改型的半导体器件PKG的局部截面图(图41)和局部平面图(图42)。图41提供了对应于以上图7的区域的截面图(局部放大截面图)。图42提供了对应于以上图21的平面图。图41大致对应于沿着图42的线A6-A6截取的截面图。图43是示出根据第一改型的半导体器件的效果的说明图，并提供对应于以上图7的区域的截面图。
图41和图42所示的根据第一改型的半导体器件与图7中的半导体器件的不同之处在于，根据第一改型的半导体器件具有第九特征。
即，第九特征假设在平面图中焊盘PD包含柱电极PL，所述平面图中关于焊盘PD和在平面图形成在焊盘PD上方的柱电极PL。在平面图中柱电极PL被包含在焊盘PD中并且不延伸超过焊盘PD。换句话说，第九特征假设在平面图中半导体芯片CP的焊盘PD的侧表面(外围)PDS与柱电极PL的侧表面PLS位置相同或者位于柱电极PL的侧表面PLS外侧。在平面图中假设在绝缘膜PA中留下开口OP3的一侧为外侧，并且接近绝缘膜PA中的开口OP3的一侧为内侧。
柱电极PL的侧表面PLS对应于柱电极PL的定位在绝缘膜PA的上表面PA2a上方的部分(即，在绝缘膜PA的上表面PA2a上方升高的部分)的侧表面。柱电极PL的侧表面PLS与树脂膜PA2重叠，并且被放置成在平面图中与树脂部分UFR接触。即，柱电极PL的侧表面PLS被放置成与树脂部分UFR接触。
下面的描述参照图41和图43说明第九特征的效果。
当形成时，绝缘膜中可能包含不平整的基底。绝缘膜可能会反映基底的不平整性，也可能会变得不平整。绝缘膜PA被形成为使得从开口OP3露出焊盘PD的上表面的一部分(中心)并且覆盖焊盘PD上表面的外围和侧表面。焊盘PD的侧表面PDS可能导致在绝缘膜PA的上表面PA2a上方形成不平整DS。图41和图43各自示出了由于焊盘PD的侧表面PDS而形成在绝缘膜PA的上表面PA2a上方的不平整DS。与图41和图43相比，图41提供了比图43更大的焊盘PD的平面尺寸(平面面积)。在图41中，焊盘PD的侧表面PDS在平面图中不与柱电极PL重叠。在图43中，焊盘PD的侧表面PDS在平面图中与柱电极PL重叠。
在图43中，由于焊盘PD的侧表面PDS引起的不平整DS形成在绝缘膜PA的上表面PA2a上方。柱电极PL存在于不平整DS上方。在图43中，柱电极PL存在以覆盖绝缘膜PA的上表面PA2a中的不平整DS外的区域。在这种情况下(图43)，与绝缘膜PA接触的柱电极PL的下表面PLK不是平坦的，而是成形为反映不平整DS。具体而言，柱电极PL的下表面PLK被形成为使得靠近下表面PLK的边缘的区域朝向接近半导体芯片CP的一侧突出(指向)。柱电极PL的下表面PLK对应于被分配附图标记PLK的表面并且被定位成与柱电极PL中的绝缘膜PA的上表面PA2a接触。
当柱电极PL的下表面PLK被成形为图43所示的形状时，柱电极PL的下表面PLK的边缘附近的区域在温度循环期间(交替地重复高温状态和低温状态)对绝缘膜PA施加压力。然后，应力被施加到半导体芯片CP的焊盘PD或层间绝缘膜，容易使焊盘PD变形或损坏层间绝缘膜。
关于与绝缘膜PA接触的柱电极PL的下表面PLK，将下表面PLK平坦化到其边缘对于抑制由于来自柱电极PL的应力引起的焊盘PD的变形或对层间绝缘膜的损坏是有效的。这需要防止绝缘膜PA的不平整DS(如果有的话)影响柱电极PL的下表面PLK的形状。这可以通过设计焊盘PD和柱电极PL来完成，使得在绝缘膜PA的不平整DS上方不存在柱电极PL，并且在平面图中柱电极PL的侧表面PLS位于不平整DS内部。
绝缘膜PA的不平整DS由焊盘PD的侧表面PDS产生。从绝缘膜PA的不平整DS与焊盘PD的侧表面PDS之间的平面位置关系的观点出发，绝缘膜PA的不平整DS总是位于焊盘PD的侧表面PDS的外侧。如上所述，在平面图中假设在绝缘膜PA中留下开口OP3的一侧为外侧，并且接近绝缘膜PA中的开口OP3的一侧为内侧。因此，柱电极PL需要在平面图中被包含在焊盘PD中，以便不延伸超过焊盘PD。因此，柱电极PL的侧表面PLS在平面图时不可避免地位于绝缘膜PA的不平整DS的内侧。在绝缘膜PA的不平整DS上方不存在柱电极PL。即使当绝缘膜PA包括如图41所示的不平整DS时，也可以使下表面PLK平坦化到其关于与绝缘膜PA接触的柱电极PL的下表面PLK的边缘。
如果满足上述第九特征，则柱电极PL的下表面PLK的形状不受由于焊盘PD的侧表面PDS而可能在绝缘膜PA中出现的不平整DS的影响。可以将下表面PLK平坦到其关于与绝缘膜PA接触的柱电极PL的下表面PLK的边缘(见图41)。与图43相比较，图41示出了柱电极PL的平坦下表面PLK，使得可以吸收在温度循环期间从柱电极PL的下表面PLK施加到半导体芯片CP的焊盘PD或层间绝缘膜的应力。可以抑制焊盘PD的变形或者层间绝缘膜的损坏。因此，满足第九特征可以抑制或防止在温度循环期间由于来自柱电极PL的应力而导致的焊盘PD变形或对层间绝缘膜的损坏的发生。由此可以提高半导体器件的可靠性。
第九特征可以与上面的第一至第八特征中的一个或多个相结合。
将描述本实施例的第一改型。图44是根据实施例的第二改型的半导体器件PKG的局部平面图，并且对应于上述图39。图44示出根据第二改型的半导体器件PKG中的印刷电路板CB的端子、抗蚀剂层SR1中的开口OP1和柱电极PL的平面布局。根据第二改型的半导体器件PKG的截面图基本上与图6和图7相同。
根据第二改型的图44中的半导体器件具有第十特征。第十特征满足1.5≤D4/D3≤2的关系。
如上所述，D3表示抗蚀剂层SR1中的开口OP1的直径。D4表示端子TE的直径。端子TE包括铜层TE1和在铜层TE1上方的镍层TE2。镍层TE2在平面图中被包含在铜层TE1中。直径D4对应于配置端子TE的铜层TE1的直径。根据图44所示的第二变型，端子TE、即配置端子TE的铜层TE1具有圆形的平面形状。抗蚀剂层SR1中的开口OP1在图44中也具有圆形的平面形状，类似于39。配置端子TE的镍层TE2形成在铜层TE1的从抗蚀剂层SR1的开口OP1露出的部分上方。抗蚀剂层SR1中的开口OP1和配置端子TE的镍层TE2实际上具有相同的平面形状和相同的平面尺寸。
以下说明解释了使用第十特征的原因和效果。
抗蚀剂层SR1和端子TE(铜层TE1)之间的粘合力不太强。减小抗蚀剂层SR1和端子TE(铜层TE1)之间的接触面积会降低抗蚀剂层SR1和端子TE(铜层TE1)之间的粘合(粘合特性)。在边界面处的抗蚀剂层SR1和端子TE之间易于发生分离。在边界面处抗蚀剂层SR1和端子TE之间的分离可能降低半导体器件的可靠性，并且因此是不利的。
因此，将抗蚀剂层SR1与端子TE(铜层TE1)之间的接触面积增大到一定程度是有利的，并且可能防止在边界面处抗蚀剂层SR1与端子TE之间发生分离。增加端子TE的直径D4或减小抗蚀剂层SR1中的开口OP1的直径D3增加了端子TE(铜层TE1)与抗蚀剂层SR1之间的接触面积。这对应于增加端子TE的直径D4与抗蚀剂层SR1中的开口OP1的直径D3的比率(D4/D3)。
减小D4/D3减小了抗蚀剂层SR1与端子TE(铜层TE1)之间的接触面积。在边界面处抗蚀剂层SR1和端子TE之间可能发生分离。防止D4/D3过度减少对于抑制或防止分离是有效的。
减小抗蚀剂层SR1中的开口OP1的直径D3也减小了焊料层SD的嵌入在抗蚀剂层SR1的开口OP1中的部分的直径，增加了焊料层SD的嵌入在抗蚀剂层SR1的开口OP1中的部分的电流密度。由于焊料层SD容易劣化(例如，由于电迁移)并且EM寿命可能降低，所以增加焊料层SD的嵌入在抗蚀剂层SR1的开口OP1中的部分中的电流密度是不利的。防止抗蚀剂层SR1中的开口OP1的直径D3过度减小对于抑制或防止由于增加的电流密度引起的焊料层SD的劣化是有效的。
增加端子TE的直径D4增加了端子TE的排列间距或缩小了相邻端子TE之间的间隔。因此增加端子TE的排列间距会相应增加半导体芯片CP的焊盘PD的排列间距。但是，这与半导体芯片CP的小型化和多端子配置相矛盾，因此是不利的。缩小相邻端子TE之间的间隔使得难以在印刷电路板CB中的相邻端子TE之间放置导线，导致对印刷电路板CB的布线布局的限制，并且是不利的。防止端子TE的直径D4过度增加对于控制端子TE的排列间距和减小对印刷电路板CB的布线布局的限制是有效的。
增大端子TE的直径D4和减小抗蚀剂层SR1中的开口OP1的直径D3同样增加了端子TE的直径D4与抗蚀剂层SR1中的开口OP1的直径D3的比率(D4/D3)。
因此，防止D4/D3过度增加对于抑制或防止由于增加的电流密度引起的焊料层SD的劣化、控制端子TE的排列间距以及减少对印刷电路板CB的布线布局的限制是有效的。
第二变形例使用上述第十特征和满足关系1.5≤D4/D3≤2。满足关系1.5≤D4/D3≤2能够确保抗蚀剂层SR1和端子TE之间的接触面积，增加在抗蚀剂层SR1和端子TE之间的粘合性，并可以防止在边界面处的抗蚀剂层SR1和端子TE之间发生分离。满足关系D4/D3≤2可以抑制或防止由于增加的电流密度导致的焊料层SD的劣化，控制端子TE的排列间距，并减少对印刷电路板CB的布线布局的限制。满足关系1.5≤D4/D3≤2可以提高半导体器件的可靠性，有益于半导体芯片CP的多端子配置和小型化(面积减小)，并提高用于印刷电路板CB的布线布局的自由度。
已经描述了上述第六特征理想地满足关系D1×0.7≤D3≤D1×0.8。假设该关系与关系1.5≤D4/D3≤2合并为第十特征。因此，端子TE的直径D4和柱电极PL的直径D1理想地满足关系1.05≤D4/D1≤1.6。
第十特征可以与上述第一至第九个特征中的一个或多个特征组合。
图44示出具有圆形平面形状的端子TE。端子TE使用圆形平面形状可以提供以下效果。
即，对于端子TE使用圆形平面形状可以有效地增加相邻端子TE之间的间隔。例如，假设具有圆形平面形状的端子TE和具有矩形平面形状的端子TE进行比较，并且它们具有与端子TE相同的排列间距。因此具有圆形平面形状的端子TE提供比具有矩形平面形状的端子TE更宽的相邻端子TE之间的间隔。将圆形平面形状用于端子TE可以有效地增加相邻端子TE之间的间隔并且容易地将导线放置在印刷电路板CB中的相邻端子TE之间。此外可以提高用于印刷电路板CB的布线布局的自由度。
在抗蚀剂层SR1中使用圆形开口OP1可能能够防止焊料层SD产生各向异性应力，并且防止出现将应力集中在焊料层SD的角部处的现象。可以容易地防止焊料层SD劣化或断裂。
下面的描述补充了镍层NL用于柱电极PL的使用。图7和图35示出了在铜层CL和焊料层SD之间没有镍层(镍镀层)。柱电极PL由种子层SE和种子层SE上方的铜层CL形成。备选地，如上面参照图36所述，柱电极PL也可以由种子层SE、种子层SE上方的铜层CL和铜层CL上方的镍层NL形成。在这种情况下，镍层NL介于铜层CL和焊料层SD之间。
但是，如图7和图35所示，在柱电极PL不包括镍层NL并且与其中柱电极PL包括镍层NL的情况(图36)相比，没有镍层(NL)介于铜层CL和焊料层SD之间时能够提高EM寿命。可能的原因如下。
下面的描述说明了应用于包括介于配置柱电极PL的焊料层SD和铜层CL之间的镍层NL的半导体器件(对应于使用图36中的柱电极PL的半导体器件)的EM测试。在这种情况下，镍(Ni)从配置端子TE的镍层TE2扩散到焊料层SD。在镍层TE2和焊料层SD之间发生EM开路故障。这是影响EM寿命的主要因素。
下面的描述解释了应用于在配置柱电极PL的焊料层SD和铜层CL之间不包括镍层(NL)的半导体器件(对应于使用图35中的柱电极PL的半导体器件)的EM测试。在这种情况下，铜(Cu)从铜层CL的热扩散导致在配置端子TE的镍层TE2上方形成CuSn层。CuSn层用作阻止镍(Ni)从镍层TE2扩散到焊料层SD的阻挡层。因此在配置端子TE的镍层TE2与焊料层SD之间几乎不会发生EM开路故障。在这种情况下，EM开路故障发生在配置柱电极PL的铜层CL与焊料层SD之间，不发生在配置端子TE的镍层TE2与焊料层SD之间，并且等同于影响EM寿命的主要因素。与使用图36中的柱电极PL的半导体器件相比，EM寿命提高(例如约25％)。
当柱电极PL不包括镍层NL以防止镍层(NL)介于配置柱电极PL的铜层CL和焊料层SD之间时，可以提高EM寿命。此外，可以提高半导体器件的可靠性。
虽然已经基于特定的优选实施例描述了发明人开发的本发明，但是应该清楚地理解的是，本发明不限于这些实施例，而是可以以各种方式在本发明的精神和范围内实施。
以下描述解释了上述实施例(包括变形例)中描述的部分内容。
附加声明1
一种半导体器件，包括印刷电路板和安装在所述印刷电路板上方的半导体芯片。
所述半导体芯片包括：
第一绝缘膜；
形成在所述第一绝缘膜上方的焊盘；
第二绝缘膜，形成在所述第一绝缘膜上方并且包括露出所述焊盘一部分的第一开口；和
形成在从所述第一开口露出的焊盘上方的柱电极。
所述印刷电路板包括：
端子；和
第三绝缘膜，包括露出所述端子的一部分的第二开口。
所述半导体芯片的所述第二绝缘膜包括面对所述印刷电路板的第一主表面。
所述印刷电路板的所述第三绝缘膜包括面对所述半导体芯片的第二主表面。
在平面图中所述柱电极包含所述第一开口并且所述柱电极的一部分与所述第二绝缘膜重叠。
所述半导体芯片的柱电极和所述印刷电路板的端子经由在所述柱电极和所述端子之间的焊料层耦合。
在平面图中所述第二开口包含在所述柱电极中。
所述第二开口的第三直径大于或等于所述柱电极的第一直径的0.7倍并且小于或等于所述柱电极的第一直径的0.8倍。
附加声明2
一种半导体器件，包括印刷电路板和安装在所述印刷电路板上方的半导体芯片。
所述半导体芯片包括：
第一绝缘膜；
形成在所述第一绝缘膜上方的焊盘；
第二绝缘膜，形成在所述第一绝缘膜上方并且包括露出所述焊盘一部分的第一开口；和
形成在从所述第一开口露出的焊盘上方的柱电极。
所述印刷电路板包括：
端子；和
第三绝缘膜，具有露出所述端子的一部分的第二开口。
所述半导体芯片的所述第二绝缘膜包括面对所述印刷电路板的第一主表面。
所述印刷电路板的所述第三绝缘膜包括面对所述半导体芯片的第二主表面。
在平面图中所述柱电极包含所述第一开口并且所述柱电极的一部分与所述第二绝缘膜重叠。
所述半导体芯片的柱电极和所述印刷电路板的端子经由在所述柱电极和所述端子之间的焊料层耦合。
在平面图中所述焊盘包含所述柱电极。
附加声明3
一种半导体器件，包括印刷电路板和安装在所述印刷电路板上方的半导体芯片。
所述半导体芯片包括：
第一绝缘膜；
形成在所述第一绝缘膜上方的焊盘；
第二绝缘膜，形成在所述第一绝缘膜上方并且包括露出所述焊盘一部分的第一开口；和
形成在从所述第一开口露出的焊盘上方的柱电极。
所述印刷电路板包括：
端子；和
第三绝缘膜，具有露出所述端子的一部分的第二开口。
所述半导体芯片的所述第二绝缘膜包括面对所述印刷电路板的第一主表面。
所述印刷电路板的所述第三绝缘膜包括面对所述半导体芯片的第二主表面。
在平面图中所述柱电极包含所述第一开口并且所述柱电极的一部分与所述第二绝缘膜重叠。
所述半导体芯片的柱电极和所述印刷电路板的端子经由在所述柱电极和所述端子之间的焊料层耦合。
当D3表示第三绝缘膜中的第二开口的直径并且D4表示端子的直径时,1.5≤D4/D3≤2的关系得到满足。

Claims (17)

1.一种半导体器件，包括印刷电路板和安装在所述印刷电路板上方的半导体芯片，
其中所述半导体芯片包括：
第一绝缘膜；
焊盘，形成在所述第一绝缘膜上方；
第二绝缘膜，形成在所述第一绝缘膜上方并且包括露出所述焊盘的一部分的第一开口；和
柱电极，形成在从所述第一开口露出的所述焊盘上方；
其中所述印刷电路板包括：
端子；和
第三绝缘膜，具有露出所述端子的一部分的第二开口；
其中所述半导体芯片的所述第二绝缘膜包括面对所述印刷电路板的第一主表面；
其中所述印刷电路板的所述第三绝缘膜包括面对所述半导体芯片的第二主表面；
其中在平面图中所述柱电极包含所述第一开口并且所述柱电极的一部分与所述第二绝缘膜重叠；
其中所述半导体芯片的所述柱电极和所述印刷电路板的所述端子经由介于所述柱电极和所述端子之间的焊料层耦合，以及
其中，所述柱电极的距所述第一主表面的第一厚度大于或等于所述焊料层的距所述第二主表面的第二厚度的一半并且小于或等于所述第二厚度，
其中所述第一开口的第二直径大于所述柱电极的第一直径的0.4倍并且小于或等于所述柱电极的第一直径的0.75倍，
其中所述第二绝缘膜具有无机绝缘膜和在所述无机绝缘膜上方的树脂膜的层叠结构；
其中所述无机绝缘膜包括第三开口；
其中所述树脂膜包括第四开口；
其中在平面图中所述第三开口包含所述第四开口，
其中所述第一开口通过用于所述树脂膜的所述第四开口形成，以及
其中所述树脂膜可作为聚酰亚胺树脂膜来获得。
2.根据权利要求1所述的半导体器件，
其中，所述第一厚度和所述第二厚度之和大于或等于所述柱电极的第一直径的0.5倍并且小于或等于所述柱电极的第一直径的0.8倍。
3.根据权利要求1所述的半导体器件，
其中所述柱电极被放置为与所述树脂膜接触，但不放置为与所述无机绝缘膜接触。
4.根据权利要求1所述的半导体器件，
其中所述无机绝缘膜由氮化硅膜和氮氧化硅膜之一制成。
5.根据权利要求1所述的半导体器件，
其中所述树脂膜等同于所述半导体芯片的最上层处的绝缘膜。
6.根据权利要求1所述的半导体器件，
其中，所述焊盘和所述柱电极之间的所述树脂膜的第三厚度大于所述焊盘的第四厚度并且小于所述第一厚度。
7.根据权利要求1所述的半导体器件，
其中所述第一开口具有圆形的平面形状。
8.根据权利要求7所述的半导体器件，
其中所述柱电极具有圆形的平面形状。
9.根据权利要求1所述的半导体器件，
其中在平面图中所述第二开口的第三直径小于所述柱电极的第一直径。
10.根据权利要求1所述的半导体器件，
其中在平面图中所述第二开口被包含在所述柱电极中。
11.根据权利要求1所述的半导体器件，
其中所述半导体芯片包括半导体衬底，以及
其中所述半导体衬底的第五厚度为25μm至300μm。
12.根据权利要求1所述的半导体器件，
其中所述柱电极等同于主要由铜制成的Cu柱电极。
13.根据权利要求1所述的半导体器件，还包括：
树脂部分，填充在所述印刷电路板和所述半导体芯片之间。
14.根据权利要求1所述的半导体器件，
其中所述半导体芯片具有包括多个布线层的布线结构，以及
其中所述布线结构包括低介电绝缘膜。
15.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜等同于所述印刷电路板的最上层处的绝缘膜。
16.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜等同于焊料抗蚀剂层。
17.一种半导体器件，包括：
印刷电路板；和
半导体芯片，安装在所述印刷电路板上方，
其中所述半导体芯片包括：
第一绝缘膜；
焊盘，形成在所述第一绝缘膜上方；
第二绝缘膜，形成在所述第一绝缘膜上方并且包括露出所述焊盘的一部分的第一开口；和
柱电极，形成在从所述第一开口露出的所述焊盘上方；
其中所述印刷电路板包括：
端子；和
第三绝缘膜，具有露出所述端子的一部分的第二开口；
其中所述半导体芯片的所述第二绝缘膜包括面对所述印刷电路板的第一主表面；
其中所述印刷电路板的所述第三绝缘膜包括面对所述半导体芯片的第二主表面；
其中在平面图中所述柱电极包含所述第一开口并且所述柱电极的一部分与所述第二绝缘膜重叠；
其中所述半导体芯片的所述柱电极和所述印刷电路板的所述端子经由介于所述柱电极和所述端子之间的焊料层耦合；以及
其中，所述柱电极的距所述第一主表面的第一厚度大于或等于所述焊料层的距所述第二主表面的第二厚度的一半并且小于或等于所述第二厚度；
其中，所述第一厚度和所述第二厚度之和大于或等于所述柱电极的第一直径的0.5倍并且小于或等于所述柱电极的第一直径的0.8倍；
其中所述第一开口的第二直径大于所述柱电极的第一直径的0.4倍并且小于或等于所述柱电极的第一直径的0.75倍；
其中所述第二绝缘膜具有无机绝缘膜和在所述无机绝缘膜上方的树脂膜的层叠结构；
其中所述无机绝缘膜包括第三开口；
其中所述树脂膜包括第四开口；
其中在平面图中所述第三开口包含所述第四开口，
其中所述第一开口由用于所述树脂膜的所述第四开口形成，以及
其中所述树脂膜可作为聚酰亚胺树脂膜来获得。
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