KR20180114512A - 반도체 장치 - Google Patents

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KR20180114512A
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KR
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insulating film
opening
layer
electrode
semiconductor chip
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KR1020180039806A
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겐지 사까따
도시히꼬 아끼바
다꾸오 후나야
히데아끼 즈찌야
유이찌 요시다
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/1712—Layout
    • H01L2224/1713—Square or rectangular array
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체 장치는, 배선 기판 CB와, 배선 기판 CB 상에 탑재된 반도체 칩 CP를 갖고 있다. 반도체 칩 CP는, 패드 PD와, 패드 PD의 일부를 노출시키는 개구부 OP3을 갖는 절연막 PA와, 개구부 OP3로부터 노출되는 패드 PD 상에 형성된 필러 전극 PL을 갖고 있다. 배선 기판 CB는, 단자 TE와, 단자 TE의 일부를 노출시키는 개구부 OP1을 갖는 레지스트층 SR1을 갖고 있다. 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE는 땜납층 SD를 통하여 접속되어 있다. 절연막 PA의 상면 PA2a로부터의 필러 전극 PL의 두께 h1은, 레지스트층 SR1의 상면 SR1a로부터의 땜납층 SD의 두께 h2의 절반 이상이고 또한 두께 h2 이하이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 예를 들어 배선 기판 상에 반도체 칩을 플립 칩 접속한 반도체 장치에 적절히 이용할 수 있는 것이다.
배선 기판 상에 반도체 칩을 플립 칩 접속하여 반도체 장치를 제조할 수 있다.
일본 특허 공개 제2013-211511호 공보(특허문헌 1)에는, 반도체 칩의 전극 패드 상에 형성되어 있는 Cu 필러와, 배선 기판의 접속 단자를, 땜납을 통하여 접속한 반도체 장치에 관한 기술이 기재되어 있다.
비특허문헌 1에는 땜납 접합부의 일렉트로마이그레이션에 관한 기술이 기재되어 있다.
일본 특허 공개 제2013-211511호 공보
P. Liu, A. Overson, and D. Goyal, "Key Parameters for Fast Ni Dissolution during Electromigration of Sn0.7Cu Solder Joint" 2015 Electronic Components & Technology Conference, pp. 99-105, 2015.
배선 기판 상에 반도체 칩을 플립 칩 접속한 반도체 장치에 있어서 신뢰성을 향상시킬 것이 요망된다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖고 있다. 상기 반도체 칩은, 제1 절연막과, 상기 제1 절연막 상에 형성된 패드와, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과, 상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극을 갖고 있다. 상기 배선 기판은, 단자와, 상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막을 갖고 있다. 상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는 땜납층을 개재하여 접속되어 있다. 상기 제2 절연막의 제1 주면으로부터의 상기 필러 전극의 제1 두께는, 상기 제3 절연막의 제2 주면으로부터의 상기 땜납층의 제2 두께의 절반 이상이고 또한 상기 제2 두께 이하이다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 칩의 전체 평면도이다.
도 2는 일 실시 형태의 반도체 칩의 단면도이다.
도 3은 일 실시 형태의 반도체 칩의 전체 평면도이다.
도 4는 일 실시 형태의 반도체 장치의 상면도이다.
도 5는 도 4의 반도체 장치의 하면도이다.
도 6은 도 4의 반도체 장치의 단면도이다.
도 7은 도 4의 반도체 장치의 요부 단면도이다.
도 8은 도 4의 반도체 장치에 사용되고 있는 배선 기판의 상면도이다.
도 9는 도 8의 배선 기판의 상면도이다.
도 10은 도 8의 배선 기판의 단면도이다.
도 11은 도 8의 배선 기판의 요부 단면도이다.
도 12는 도 3의 반도체 칩을 탑재하는 경우의 배선 기판의 상면도이다.
도 13은 일 실시 형태의 반도체 장치의 제조 공정을 도시하는 프로세스 흐름도이다.
도 14는 일 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다.
도 15는 도 14에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 16은 도 15에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 17은 도 16의 일부를 확대하여 도시하는 부분 확대 단면도이다.
도 18은 도 16에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 19는 도 18에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 20은 일 실시 형태의 반도체 칩의 요부 단면도이다.
도 21은 일 실시 형태의 반도체 칩의 요부 평면도이다.
도 22는 일 실시 형태의 반도체 칩의 요부 단면도이다.
도 23은 일 실시 형태의 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 24는 도 23에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 25는 도 24에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 26은 도 25에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 27은 도 26에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 28은 도 27에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 29는 도 28에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 30은 도 29에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 31은 도 30에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 32는 도 31에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 33은 도 32에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 34는 도 33에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 35는 도 34에서 이어지는 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 36은 도 35와 동일한 반도체 칩의 제조 공정 중의 요부 단면도이다.
도 37은 필러 전극의 두께와, 필러 전극으로부터 층간 절연막에 가해지는 응력의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다.
도 38은 필러 전극의 직경과, 필러 전극으로부터 층간 절연막에 가해지는 응력의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다.
도 39는 도 4의 반도체 장치의 요부 평면도이다.
도 40은 반도체 기판의 두께와, 필러 전극으로부터 층간 절연막에 가해지는 응력의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다.
도 41은 제1 변형예의 반도체 장치의 요부 단면도이다.
도 42는 제1 변형예의 반도체 장치의 요부 평면도이다.
도 43은 제1 변형예의 반도체 장치의 효과를 설명하기 위한 설명도이다.
도 44는 제2 변형예의 반도체 장치의 요부 평면도이다.
이하의 실시 형태에 있어서는, 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하면 그들은 서로 무관한 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한 이하의 실시 형태에 있어서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수에 한정되는 경우 등을 제외하면 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한 이하의 실시 형태에 있어서 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백히 필수적이라고 생각되는 경우 등을 제외하면 반드시 필수적인 것이 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백히 그렇지 않다고 생각되는 경우 등을 제외하면 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복되는 설명은 생략한다. 또한 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한 실시 형태에서 이용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한 평면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 부가하는 경우도 있다.
(실시 형태)
<반도체 칩의 전체 구조에 대하여>
도 1은 본 실시 형태의 반도체 칩 CP의 전체 평면도이며, 반도체 칩 CP에 있어서의 필러 전극 PL의 레이아웃예가 도시되어 있다. 도 2는 반도체 칩 CP의 개념적인 단면도이며, 도 1의 A1-A1 선에 있어서의 반도체 칩 CP의 단면도가 도 2에 거의 대응하고 있다.
본 실시 형태의 반도체 칩 CP는, 한쪽 주면인 상면과, 상면과는 반대측의 주면인 이면(하면)을 갖고 있으며, 도 1에는 반도체 칩 CP의 상면이 도시되어 있다. 또한 반도체 칩 CP에 있어서, 패드 PD 또는 패드 PD 상의 필러 전극 PL이 형성된 측의 주면을 반도체 칩 CP의 상면이라 칭하고, 상면과는 반대측의 주면을 반도체 칩 CP의 이면이라 칭하기로 한다.
도 1 및 도 2에 도시된 바와 같이 반도체 칩 CP는 상면측에, 복수의 패드(패드 전극, 전극 패드, 본딩 패드) PD와, 복수의 패드 PD 상에 각각 형성된 복수의 필러 전극(Cu 필러, 주상 전극) PL을 갖고 있다. 각 필러 전극 PL은 반도체 칩 CP의 상면으로부터 돌출되어 있다. 이 때문에 필러 전극 PL을 돌기 전극으로 간주할 수도 있다.
복수의 필러 전극 PL은 반도체 칩 CP의 복수의 패드 PD 상에 각각 형성되어 있기 때문에, 평면에서 보아 반도체 칩 CP에 있어서의 패드 PD의 배열과 필러 전극 PL의 배열은 동일하다. 즉, 패드 PD와 그 위에 형성된 필러 전극 PL은 쌍을 이루고 있다. 패드 PD 및 그 위에 형성된 필러 전극 PL은 반도체 칩 CP의 외부 접속용의 단자로서 기능한다. 각 필러 전극 PL의 선단면(상면) 상에는 후술하는 땜납층 SD1이 형성되어 있지만, 도 2에서는 땜납층 SD1의 도시는 생략하고 있다. 또한 필러 전극 PL에 있어서, 패드 PD에 접속하는 측과는 반대측의 면(주면)이 필러 전극 PL의 선단면(상면)이다.
다른 형태로서, 반도체 칩 CP의 복수의 패드 PD가, 그 위에 필러 전극 PL이 형성되는 패드(PD)뿐 아니라 그 위에 필러 전극 PL이 형성되지 않는 패드(PD)를 포함하는 경우도 있을 수 있다. 이 경우, 그 위에 필러 전극 PL이 형성되지 않는 패드(PD)는, 전체가 후술하는 절연막 PA로 덮인다. 즉, 전기적 특성(접지 특성 등)에 따라, 반도체 칩 CP가 갖는 복수의 패드 PD 중 일부의 패드에 대해서는, 전체를 후술하는 절연막 PA로 덮음으로써, 후술하는 배선 기판 CB의 단자 TE와는 전기적으로 접속하지 않는 패드로 하는 것도 가능하다.
반도체 칩 CP의 평면 형상은 사각 형상이며 보다 특정적으로는 직사각 형상이지만, 직사각형의 코너를 라운딩할 수도 있다. 도 1의 경우에는, 반도체 칩 CP의 상면(상면의 거의 전체)에 있어서, 복수의 필러 전극 PL이 어레이 형상(행렬 형상)으로 배열되어 있다. 즉, 도 1의 경우에는, 복수의 필러 전극 PL은, 반도체 칩 CP의 상면에 있어서, 에어리어 어레이 배치로 설치되어 있다.
또한 필러 전극 PL의 배열(어레이 형상의 배열)에 있어서, 열마다 1/2 피치씩 배열을 어긋나게 함으로써 복수의 필러 전극 PL을 소위 지그재그 배열로 배열시킬 수도 있으며, 그 경우(지그재그 배열의 경우)가 도 3에 도시되어 있다. 도 3도 도 1과 마찬가지로 반도체 칩 CP의 전체 평면도이며, 반도체 칩 CP에 있어서의 필러 전극 PL의 다른 레이아웃예가 도시되어 있다.
<반도체 장치의 구조에 대하여>
도 4 및 도 5는 본 실시 형태의 반도체 장치 PKG를 도시하는 평면도이며, 도 4는 반도체 장치 PKG의 상면도가 도시되고, 도 5는 반도체 장치 PKG의 하면도가 도시되어 있다. 도 6은 본 실시 형태의 반도체 장치 PKG를 도시하는 단면도이며, 도 4 및 도 5의 A2-A2 선에 있어서의 반도체 장치 PKG의 단면도가 도 6에 거의 대응하고 있다. 도 7은 본 실시 형태의 반도체 장치 PKG의 요부 단면도이며, 도 6에 있어서의 점선으로 둘러싸인 영역 RG1의 확대도가 도시되어 있다. 즉, 도 7은, 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE의 접합부 근방의 영역의 확대도에 대응하고 있다. 도 8은, 반도체 장치 PKG에 사용되고 있는 배선 기판 CB의 상면도이고, 도 9는 배선 기판 CB의 하면도이고, 도 10은 배선 기판 CB의 단면도이고, 도 11은 배선 기판 CB의 요부 단면도이다. 도 8 및 도 9의 A3-A3 선에 있어서의 배선 기판 CB의 단면도가 도 10에 거의 대응하고 있다. 도 8에 있어서, 점선으로 나타나는 영역 CY가, 반도체 칩 CP가 탑재되는 영역(칩 탑재 영역)에 대응하고 있다. 또한 도 11은, 도 10에 있어서의 점선으로 둘러싸인 영역 RG2의 확대도에 대응하고 있다. 또한 도 6과 도 10은 동일한 단면이고, 도 7과 도 11은 동일한 단면이다.
도 4 내지 도 7에 도시되는 본 실시 형태의 반도체 장치 PKG는, 반도체 칩 CP를 구비한 반도체 패키지 형태의 반도체 장치이다.
도 4 내지 도 7에 도시된 바와 같이 본 실시 형태의 반도체 장치(반도체 패키지) PKG는, 배선 기판 CB와, 배선 기판 CB의 상면 CBa 상에 탑재(배치)된 반도체 칩 CP와, 반도체 칩 CP와 배선 기판 CB 사이를 채우는 수지부(언더필 수지) UFR과, 배선 기판 CB의 하면 CBb에 설치된 복수의 땜납 볼(외부 단자, 범프 전극, 땜납 범프) BL을 갖고 있다.
반도체 장치 PKG에 있어서, 반도체 칩 CP는 배선 기판 CB의 상면 CBa에 플립 칩 실장되어 있다. 즉, 반도체 칩 CP는, 반도체 칩 CP의 이면측이 상방을 향하고 반도체 칩 CP의 상면이 배선 기판 CB의 상면 CBa에 대향하는 방향으로, 복수의 필러 전극 PL을 개재하여 배선 기판 CB의 상면 CBa 상에 탑재(실장)되어 있다. 따라서 반도체 칩 CP는 배선 기판 CB의 상면 CBa에 페이스다운 본딩되어 있다.
반도체 칩 CP의 상면의 복수의 필러 전극 PL은, 배선 기판 CB의 상면 CBa의 복수의 단자(랜드, 도전성 랜드, 본딩 리드, 본딩 핑거, 기판측 단자, 전극) TE에 각각 땜납층(땜납재, 땜납부) SD를 개재하여 접합되어 있다. 즉, 필러 전극 PL과 단자 TE 사이에는, 땜납(땜납재)를 포함하는 땜납층 SD가 개재되어 있으며, 그 땜납층 SD에 의하여 필러 전극 PL과 단자 TE가 접합되어 전기적으로 접속되어 있다. 이 때문에, 반도체 칩 CP의 상면의 복수의 필러 전극 PL은, 배선 기판 CB의 상면 CBa의 복수의 단자 TE에 각각 땜납층 SD를 통하여 전기적 및 기계적으로 접속되어 있다. 따라서 반도체 칩 CP의 복수의 패드 PD는, 배선 기판 CB의 상면 CBa의 복수의 단자 TE에 필러 전극 PL 및 땜납층 SD를 통하여 각각 전기적으로 접속되어 있다. 이것에 의하여, 반도체 칩 CP에 형성된 반도체 집적 회로는, 패드 PD 및 필러 전극 PL을 통하여 배선 기판 CB의 상면 CBa의 단자 TE에 전기적으로 접속된다.
또한 본원에 있어서 땜납 또는 땜납재라고 할 때는, 주석과 납을 포함하는 합금에 한정되는 것은 아니며 납 프리 땜납(무연 땜납)도 포함하는 것으로 한다. 플립 칩 접속에 사용되는 납 프리 땜납(무연 땜납)은, 주석에 대하여 은, 아연, 구리, 니켈, 비스무트, 안티몬 중 어느 1종류 이상의 원소를 포함하는 합금이 적절히 사용된다.
반도체 장치 PKG에 있어서, 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이에 언더필 수지로서의 수지부 UFR이 충전되어 있다. 수지부 UFR에 의하여 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE의 접속부를 밀봉하여 보호할 수 있다. 또한 반도체 칩 CP와 배선 기판 CB의 열팽창률의 차에 의한 부담이 필러 전극 PL과 단자 TE의 접속부에 가해지는 것을 수지부 UFR에 의하여 완충할 수 있다. 이것에 의하여 반도체 장치 PKG의 신뢰성을 향상시킬 수 있다. 수지부 UFR은, 예를 들어 에폭시 수지 또는 실리콘 수지 등의 수지 재료(예를 들어 열경화성 수지 재료)를 포함하며, 필러(실리카 등)을 함유할 수도 있다.
배선 기판(패키지 기판) CB는, 그 두께와 교차하는 평면 형상이 직사각형(사각형)이며, 한쪽 주면인 상면 CBa와, 상면 CBa와는 반대측의 주면인 하면 CBb를 갖고 있다. 배선 기판 CB의 상면 CBa 중, 칩 탑재 영역(반도체 칩 CP를 탑재하는 영역)에는, 반도체 칩 CP의 상면에 있어서의 필러 전극 PL의 배열에 대응한 배열로 복수의 단자 TE가 배열되어 있다. 즉, 배선 기판 CB의 상면 CBa의 칩 탑재 영역(CY)에 반도체 칩 CP를 탑재했을 때, 반도체 칩 CP의 복수의 필러 전극 PL과 배선 기판 CB의 복수의 단자 TE가 각각 대향하도록, 배선 기판 CB의 상면 CBa의 칩 탑재 영역에 복수의 단자 TE가 배열되어 있다.
이 때문에, 배선 기판 CB의 상면 CBa의 칩 탑재 영역(CY)에 있어서의 단자 TE의 배열의 방식은, 반도체 칩 CP의 상면에 있어서의 필러 전극 PL의 배열과 동일하다. 이 때문에, 상기 도 1과 같이 반도체 칩 CP의 상면에 있어서 복수의 필러 전극 PL이 어레이 형상으로 배열되어 있는 경우에는, 도 8과 같이 배선 기판 CB의 상면 CBa의 칩 탑재 영역(CY)에 있어서, 복수의 단자 TE는 어레이 형상으로 배열되어 있다. 또한 상기 도 3과 같이 반도체 칩 CP의 상면에 있어서 복수의 필러 전극 PL이 지그재그 배열로 배열되어 있는 경우에는, 도 12와 같이 배선 기판 CB의 상면 CBa의 칩 탑재 영역(CY)에 있어서, 복수의 단자 TE도 지그재그 배열로 배열되어 있다. 도 12도 도 8과 마찬가지로 배선 기판의 상면도이며, 상기 도 3의 반도체 칩을 탑재하는 경우의 배선 기판 CB에 있어서의 단자 TE의 레이아웃예가 도시되어 있다.
또한 배선 기판 CB의 상면 CBa의 칩 탑재 영역이란, 배선 기판 CB의 상면 CBa 상에 반도체 칩 CP를 탑재한 후의 단계에서는, 배선 기판 CB의 상면 CBa 중 반도체 칩 CP를 탑재한 영역, 즉, 배선 기판 CB의 상면 CBa 중, 반도체 칩 CP와 평면에서 보아 중첩되는 영역에 대응한다. 또한 배선 기판 CB의 상면 CBa의 칩 탑재 영역이란, 배선 기판 CB의 상면 CBa 상에 반도체 칩 CP를 탑재하기 전의 단계에서는, 배선 기판 CB의 상면 CBa 중, 나중에 반도체 칩 CP를 탑재할 예정의 영역(칩 탑재 예정 영역)에 대응한다. 따라서 배선 기판 CB의 상면 CBa에 있어서의 칩 탑재 영역이란, 반도체 칩 CP의 탑재 전과 탑재 후에 동일한 영역을 가리킨다. 즉, 배선 기판 CB의 상면 CBa 중, 반도체 칩 CP를 탑재했을 때 반도체 칩 CP와 평면에서 보아 중첩되는 영역이, 반도체 칩 CP의 탑재 전이나 탑재 후에 관계없이 칩 탑재 영역이다. 여기서 평면에서 본다는 것은, 배선 기판 CB의 상면 CBa에 평행인 평면에서 본 경우를 말한다.
또한 후술하는 도 14에는, 반도체 장치 PKG의 제조에 사용되는 배선 기판 CB가 도시되어 있다. 후술하는 도 14의 배선 기판 CB에 있어서는, 배선 기판 CB의 상면 CBa의 단자 TE 상에 땜납층 SD2가 형성되어 있는데, 도 4 내지 도 7에 도시되는 제조 후의 반도체 장치 PKG에서는, 이 배선 기판 CB의 단자 TE 상의 땜납층 SD2와, 실장 전의 반도체 칩 CP의 필러 전극 PL 상에 형성되어 있던 땜납층 SD1이, 용융·재고화에 의하여 일체화되어 땜납층 SD로 되어 있다. 반도체 장치 PKG에 있어서는, 반도체 칩 CP의 필러 전극 PL은 배선 기판 CB의 단자 TE에 땜납층 SD를 개재하여 접합되어 고정되어 있다.
또한 반도체 장치 PKG에 있어서, 배선 기판 CB의 하면 CBb에는, 땜납 볼 BL을 접속하기 위한 도전성 랜드(전극, 패드, 단자) LA가 복수 형성되어 있다.
배선 기판 CB는, 예를 들어 복수의 절연체층(유전체층)과 복수의 도체층(배선층, 도체 패턴층)을 적층하여 일체화한 다층 배선 기판(다층 기판)이다. 배선 기판 CB의 상면 CBa의 단자 TE는, 배선 기판 CB의 배선이나 배선 기판 CB의 비아의 내부에 형성된 비아 배선 등을 통하여 배선 기판 CB의 하면 CBb의 랜드 LA에 전기적으로 접속되어 있다.
또한 도 6, 도 7 및 도 10에서는 도면의 간략화를 위하여, 배선 기판 CB의 상면 CBa의 단자 TE와 배선 기판 CB의 하면 CBb의 랜드 LA와, 배선 기판 CB의 상면 CBa측의 레지스트층 SR1과, 배선 기판 CB의 하면 CBb측의 레지스트층 SR2를 제외하면, 배선 기판 CB를 구성하는 복수의 절연체층 및 배선층을 개별의 층으로 나누지 않고 일체화하여 기재층(베이스층) BS로서 도시하고 있다. 이 때문에, 도 6, 도 7 및 도 10에서는, 배선 기판 CB를 구성하는 기재층 BS의 상면 상에 단자 TE가 형성되고, 기재층 BS의 하면 상에 랜드 LA가 형성되어 있는데, 이 기재층 BS는, 실제로는 복수의 절연체층과 그 복수의 절연체층의 상호 간에 개재되는 배선층을 포함하는 적층 구조를 갖고 있다. 즉, 배선 기판 CB는 복수의 도체층(배선층, 도체 패턴층)을 갖고 있는데, 그 복수의 도체층 중 최상층의 도체층에 복수의 단자 TE가 형성되고, 그 복수의 도체층 중 최하층의 도체층에 복수의 랜드 LA가 형성되어 있다.
배선 기판 CB의 최상층에는 절연막(절연층)인 레지스트층(솔더 레지스트층, 땜납 레지스트층) SR1이 형성되어 있으며, 단자 TE는 레지스트층 SR1의 개구부 OP1로부터 노출되어 있다. 즉, 레지스트층 SR1은 배선 기판 CB의 최상층의 막(절연막)이다. 또한 배선 기판 CB의 최하층에는 절연막(절연층)인 레지스트층(솔더 레지스트층, 땜납 레지스트층) SR2가 형성되어 있으며, 랜드 LA는 레지스트층 SR2의 개구부 OP2로부터 노출되어 있다. 레지스트층 SR1, SR2는 모두 땜납 레지스트층으로서 기능하는 절연막이다.
즉, 배선 기판 CB를 구성하는 기재층 BS의 상면 상에는, 복수의 단자 TE를 포함하는 도체층이 형성되며, 그 도체층을 덮도록 기재층 BS의 상면 상에 레지스트층 SR1이 형성되어 있고, 그 레지스트층 SR1이 배선 기판 CB의 최상층을 구성하고 있는데, 각 단자 TE는 레지스트층 SR1의 개구부 OP1로부터 노출되어 있다. 또한 평면에서 보아 개구부 OP1은 단자 TE에 내포되어 있으며, 개구부 OP1의 평면 치수(평면적)는 단자 TE의 평면 치수(평면적)보다도 작다. 이 때문에, 각 단자 TE의 외주부는 레지스트층 SR1로 덮여 있으며, 각 단자 TE의 중앙 부근은 레지스트층 SR1로 덮이지 않고 레지스트층 SR1의 개구부 OP1로부터 노출되어 있다.
배선 기판 CB의 상면 CBa는 주로 배선 기판 CB의 레지스트층 SR1의 상면 SR1a에 의하여 구성되어 있다. 또한 레지스트층 SR1의 상면 SR1a는 기재층 BS와는 반대측의 면(주면)이다. 이 때문에, 레지스트층 SR1의 상면 SR1a는, 배선 기판 CB 상에 반도체 칩 CP가 탑재된 상태에서 반도체 칩 CP에 대향하는 측의 주면이다.
단자 TE는 구리(Cu)층 TE1과 구리층 TE1 상의 니켈(Ni)층 TE2의 적층막을 포함한다. 니켈층 TE2는 도금법에 의하여 형성된 도금층(니켈 도금층)이며, 레지스트층 SR1의 개구부 OP1로부터 노출되는 부분의 구리층 TE1 상에 형성되어 있다. 이는, 배선 기판 CB를 제조할 때, 개구부 OP1을 갖는 레지스트층 SR1을 형성한 후에, 개구부 OP1로부터 노출되는 부분의 구리층 TE1 상에 니켈층 TE2로 되는 니켈 도금층을 형성했기 때문이다. 이 때문에, 각 단자 TE에 있어서, 니켈층 TE2는 구리층 TE1의 상면 전체에 형성되어 있는 것이 아니라 개구부 OP1로부터 노출되어 있는 부분의 구리층 TE1 상에 형성되어 있으며, 레지스트층 SR1로 덮인 부분의 구리층 TE1 상에는 니켈층 TE2는 형성되어 있지 않다. 이 때문에, 각 단자 TE는, 레지스트층 SR1로 덮이지 않고 개구부 OP1로부터 노출되어 있는 부분은 구리층 TE1과 그 위의 니켈층 TE2의 적층 구조를 갖고 있는데, 레지스트층 SR1로 덮인 부분은 구리층 TE1을 포함한다.
또한 배선 기판 CB를 구성하는 기재층 BS의 하면 상에는, 복수의 랜드 LA를 포함하는 도체층이 형성되며, 그 도체층을 덮도록 기재층 BS의 하면 상에 레지스트층 SR2가 형성되어 있고, 그 레지스트층 SR2가 배선 기판 CB의 최하층을 구성하고 있는데, 각 랜드 LA는 레지스트층 SR2의 개구부 OP2로부터 노출되어 있다. 또한 평면에서 보아 개구부 OP2는 랜드 LA에 내포되어 있으며, 개구부 OP2의 평면 치수(평면적)는 랜드 LA의 평면 치수(평면적)보다도 작다. 이 때문에, 각 랜드 LA의 외주부는 레지스트층 SR2로 덮여 있으며, 각 랜드 LA의 중앙 부근은 레지스트층 SR2로 덮이지 않고 레지스트층 SR2의 개구부 OP2로부터 노출되어 있다.
배선 기판 CB에 있어서, 레지스트층 SR1의 개구부 OP1은 칩 탑재 영역에 단자 TE의 배열과 동일한 배열로, 따라서 반도체 칩 CP의 단자 TE의 배열과 동일한 배열로 설치되어 있다. 이 때문에, 배선 기판 CB의 칩 탑재 영역에 레지스트층 SR1의 개구부 OP1은 복수 형성되어 있으며, 하나의 개구부 OP1로부터 하나의 단자 TE가 노출되어 있다.
배선 기판 CB의 하면 CBb에 있어서, 랜드 LA는 어레이 형상(에어리어 어레이 형상)으로 배열되어 있다. 각 랜드 LA에는 돌기 전극으로서 땜납 볼 BL이 접속(형성)되어 있다. 이 때문에, 반도체 장치 PKG에 있어서는, 배선 기판 CB의 하면 CBb에 복수의 땜납 볼 BL이 어레이 형상으로 배치된 상태로 되어 있으며, 그들 복수의 땜납 볼 BL은 반도체 장치 PKG의 외부 단자(외부 접속용 단자)로서 기능할 수 있다.
반도체 칩 CP의 각 필러 전극 PL은 땜납층 SD를 통하여 배선 기판 CB의 상면 CBa의 각 단자 TE에 전기적으로 접속되고, 또한 배선 기판 CB의 배선이나 비아 배선을 통하여, 배선 기판 CB의 하면 CBb의 랜드 LA 및 랜드 LA에 접속된 땜납 볼 BL에 전기적으로 접속되어 있다. 또한 배선 기판 CB의 하면 CBb에 배치된 복수의 땜납 볼 BL이, 반도체 칩 CP의 필러 전극 PL에 전기적으로 접속되어 있지 않은 땜납 볼을 포함할 수도 있으며, 그것을 방열용으로 사용할 수도 있다.
<반도체 장치의 제조 공정에 대하여>
다음으로, 본 실시 형태의 반도체 장치 PKG의 제조 공정에 대하여 설명한다. 도 13은, 본 실시 형태의 반도체 장치 PKG의 제조 공정을 도시하는 프로세스 흐름도이다. 도 14 내지 도 19는, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 14 내지 도 16, 도 18 및 도 19에는, 상기 도 3에 대응하는 단면이 도시되어 있다. 또한 도 17은, 도 16의 일부를 확대하여 도시하는 부분 확대 단면도이며, 그에 있어서의 점선으로 둘러싸인 영역 RG3의 확대도가 도시되어 있다.
반도체 장치 PKG를 제조하기 위해서는 먼저, 반도체 칩 CP와 배선 기판 CB를 준비(마련)한다(도 13의 스텝 S1, S2).
반도체 칩 CP는 상기 도 1 내지 도 3에 도시되어 있으며, 상술한 바와 같이 반도체 칩 CP는, 복수의 패드 PD와, 복수의 패드 PD 상에 각각 형성된 복수의 필러 전극 PL을 갖고 있다.
또한 배선 기판 CB는 상기 도 8 내지 도 11에 도시되어 있으며, 상술한 바와 같이 배선 기판 CB는, 상면 CBa의 칩 탑재 영역에 형성된 복수의 단자 TE와, 하면 CBb에 형성된 복수의 랜드 LA를 갖고 있다.
배선 기판 CB는 다양한 제법에 의하여 제작할 수 있다. 예를 들어 빌드업법, 서브트랙티브법, 인쇄법, 시트 적층법, 세미애디티브법 또는 애디티브법 등을 이용하여 배선 기판 CB를 제작할 수 있다.
먼저 스텝 S1에서 반도체 칩 CP를 준비하고 나서 스텝 S2에서 배선 기판 CB를 준비해도, 먼저 스텝 S2에서 배선 기판 CB를 준비하고 나서 스텝 S1에서 반도체 칩 CP를 준비해도, 또는 스텝 S1과 스텝 S2를 동시에 행하여 배선 기판 CB와 반도체 칩 CP를 동시에 준비해도 된다.
반도체 장치 PKG의 제조에 사용하는 배선 기판 CB에 있어서는, 도 14에 도시된 바와 같이 배선 기판 CB의 상면 CBa의 단자 TE 상에, 땜납(땜납재)를 포함하는 땜납층(땜납재, 땜납부) SD2가 형성되어 있다. 즉, 단자 TE 상에 땜납층 SD2가 형성된 배선 기판 CB를 스텝 S2에서 준비(제조)한다.
다른 형태로서, 스텝 S2에서, 단자 TE 상에 땜납층 SD2가 형성되어 있지 않은 배선 기판 CB를 준비하고 나서, 후술하는 스텝 S3의 플립 칩 실장 공정을 행하기 전에 배선 기판 CB의 단자 TE 상에 땜납층 SD2를 형성할 수도 있다.
땜납층 SD2는, 레지스트층 SR1의 개구부 OP1로부터 노출되는 부분의 단자 TE에 형성되어 있으며, 따라서 단자 TE를 구성하는 니켈층 TE2 상에 형성되어 있다. 땜납층 SD2는, 예를 들어 도금법을 이용하여 형성할 수 있다.
또한 반도체 장치 PKG의 제조에 사용하는 반도체 칩 CP에 있어서는, 후술하는 도 15, 도 20, 도 22, 도 35 및 도 36에도 도시된 바와 같이, 반도체 칩 CP의 복수의 필러 전극 PL의 각각의 선단면 상에 땜납층 SD1이 형성되어 있다. 즉, 필러 전극 PL 상에 땜납층 SD1이 형성된 반도체 칩 CP를 스텝 S1에서 준비(제조)한다.
다음으로, 플립 칩 접속 공정을 행한다(도 13의 스텝 S3). 스텝 S3은, 구체적으로는 다음과 같이 하여 행할 수 있다.
즉, 도 15에 도시된 바와 같이, 반도체 칩 CP의 상면이 배선 기판 CB의 상면 CBa에 대향하는 방향으로, 배선 기판 CB의 상면 CBa의 칩 탑재 예정 영역의 상방에, 툴(도시하지 않음)로 보유 지지한 반도체 칩 CP를 배치한다. 그러고 나서, 툴로 보유 지지한 반도체 칩 CP를 배선 기판 CB의 상면 CBa에 근접시켜, 반도체 칩 CP의 필러 전극 PL의 선단면의 땜납층 SD1을 배선 기판 CB의 단자 TE 상의 땜납층 SD2에 접촉시킨다. 이때, 반도체 칩 CP의 복수의 필러 전극 PL이 배선 기판 CB의 복수의 단자 TE에 각각 대향하도록 반도체 칩 CP가 배선 기판 CB에 대하여 위치 정렬되어 있다. 또한 이때, 땜납층 SD1 또는 땜납층 SD2 중 적어도 한쪽이, 접촉 후에 변형될 정도의 경도로 되기까지 미리 가열되어 있어도 된다.
다음으로, 땜납층 SD1 및 땜납층 SD2가 융점 이상으로 되기까지 가열한다. 땜납재층 D1과 땜납층 SD2를 접촉시킨 상태에서 가열하는 경우에는, 반도체 칩 CP를 가열하면 땜납층 SD1로부터의 열전달에 의하여 땜납층 SD2도 가열할 수 있다. 땜납층 SD1 및 땜납층 SD2가 각각 용융되면, 땜납층 SD1을 구성하고 있던 땜납재와 땜납층 SD2를 구성하고 있던 땜납재가 용융되어 일체화된다. 그 후, 용융 땜납을 냉각하여 고화시킴으로써, 필러 전극 PL과 단자 TE를 접속하는 땜납층 SD가 형성된다. 땜납층 SD는, 용융되어 재고화된 땜납층 SD1, SD2을 포함한다. 땜납층 SD는, 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE 사이에 개재되어, 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE를 전기적 및 기계적으로 접속한다. 도 16에는 이 단계가 도시되어 있다.
또한 땜납층 SD1과 땜납층 SD2가 용융되어 일체화되면, 일체화된 용융 땜납은 표면 장력에 의하여 물리적으로 안정된 형상으로 되도록 변형되며, 즉, 구형에 유사한 형상으로 된다. 이 때문에, 그 용융 땜납이 고화되어 형성된 땜납층 SD는, 배선 기판 CB의 레지스트층 SR1과 필러 전극 PL의 선단면 사이의 높이 위치에 있어서는 구형에 유사한 형상으로 된다(도 17 참조).
이와 같이 하여 플립 칩 접속 공정이 행해져 반도체 칩 CP가 배선 기판 CB의 상면 CBa 상에 탑재됨과 함께, 반도체 칩 CP의 복수의 필러 전극 PL이 배선 기판 CB의 복수의 단자 TE에 각각 땜납층 SD를 개재하여 접합된다. 이것에 의하여 반도체 칩 CP는 배선 기판 CB에 고정된다.
또한 플립 칩 접속 시, 접속부의 금속 산화막의 제거를 위하여 플럭스를 적절히 사용할 수 있다. 예를 들어 배선 기판 CB 상에 반도체 칩 CP를 탑재하기 전에 배선 기판 CB의 상면 CBa 상(특히 단자 TE 상)에 플럭스를 공급해 둔다. 그 후, 배선 기판 CB 상에 반도체 칩 CP를 배치하고 나서 땜납 리플로 공정(땜납층 SD1, SD2를 용융시켜 땜납층 SD를 형성하는 가열 공정)을 행한 후에 세정 처리를 행하면 된다.
다음으로, 도 18에 도시된 바와 같이, 반도체 칩 CP와 배선 기판 CB 사이를 채우는 언더필 수지로서의 수지부 UFR을 형성한다(도 13의 스텝 S4). 스텝 S4는, 예를 들어 다음과 같이 하여 행할 수 있다.
즉, 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이에 액상 또는 페이스트상의 수지 재료를 공급(충전, 주입)한다. 이 수지 재료는 열경화성 수지 재료를 함유하며, 필러(실리카 입자 등)를 더 함유할 수도 있다. 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이에 공급된 수지 재료는 모세관 현상에 의하여 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이의 공간에 퍼진다. 그러고 나서 가열 등에 의하여 이 수지 재료를 경화시킴으로써, 경화된 수지 재료를 포함하는 수지부 UFR을 형성할 수 있다.
다른 형태로서, 배선 기판 CB 상에 반도체 칩 CP를 배치하기 전에(즉, 상기 스텝 S3을 행하기 전에) 배선 기판 CB의 상면 CBa의 칩 탑재 예정 영역에 미리 액상 또는 페이스트상의 상기 수지 재료를 도포해 두고, 그 후, 플립 칩 접속으로 반도체 칩 CP의 필러 전극 PL을 배선 기판 CB의 단자 TE에 접속하고 나서, 이 수지 재료를 경화시켜 수지부 UFR을 형성할 수도 있다. 그 경우에는, 스텝 S4에서는, 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이에 수지 재료를 공급하는 공정은 행할 필요는 없으며, 이미 반도체 칩 CP와 배선 기판 CB의 상면 CBa 사이에 존재하고 있는 수지 재료를 가열에 의하여 경화시키는 공정을 행하게 된다.
다음으로, 도 19에 도시된 바와 같이 배선 기판 CB의 하면 CBb의 랜드 LA에 땜납 볼 BL을 접속(접합, 형성)한다(도 13의 스텝 S5).
스텝 S5의 땜납 볼 BL 접속 공정에서는, 예를 들어 배선 기판 CB의 하면 CBb를 상방을 향하게 하고, 배선 기판 CB의 하면 CBb의 복수의 랜드 LA 상에 각각 땜납 볼 BL을 배치(탑재)하여 플럭스 등으로 임시 고정하고, 리플로 처리(땜납 리플로 처리, 열처리)를 행하여 땜납을 용융시켜 땜납 볼 BL과 배선 기판 CB의 하면 CBb의 랜드 LA를 접합할 수 있다. 그 후, 필요에 따라 세정 공정을 행하여, 땜납 볼 BL의 표면에 부착된 플럭스 등을 제거할 수도 있다. 이와 같이 하여 반도체 장치 PKG의 외부 단자(외부 접속용 단자)로서의 땜납 볼 BL이 접합(형성)된다.
또한 본 실시 형태에서는, 반도체 장치 PKG의 외부 단자로서 땜납 볼 BL을 접합하는 경우에 대하여 설명했지만 이에 한정되는 것은 아니며, 예를 들어 땜납 볼 BL 대신 인쇄법 등에 의하여 랜드 LA 상에 땜납을 공급하여, 반도체 장치 PKG의 땜납을 포함하는 외부 단자(범프 전극, 땜납 범프)를 형성할 수도 있다. 이 경우, 배선 기판 CB의 하면 CBb의 복수의 랜드 LA 상에 각각 땜납을 공급하고 나서 땜납 리플로 처리를 행하여, 복수의 랜드 LA 상에 각각 땜납을 포함하는 외부 단자(범프 전극, 땜납 범프)를 형성할 수 있다. 또한 도금 처리를 실시하거나 하여 각 랜드 LA 상에 외부 단자(범프 전극)을 형성할 수도 있다.
이와 같이 스텝 S5에서는, 배선 기판 CB의 하면 CBb의 복수의 랜드 LA에 각각 외부 접속용 단자(여기서는 땜납 볼 BL)를 형성한다.
이와 같이 하여 반도체 장치 PKG가 제조된다.
또한 다른 형태로서, 반도체 장치 PKG의 제조에 사용하는 배선 기판으로서 멀티피스 배선 기판을 사용할 수도 있다. 이 경우, 상기 스텝 S2에서는, 상기 배선 기판 CB가 복수, 어레이 형상으로 일체적으로 연결된 배선 기판 모체를, 멀티피스 배선 기판으로서 준비한다. 이 배선 기판 모체는 복수의 반도체 장치 영역을 갖고 있으며, 개개의 반도체 장치 영역은, 거기서부터 하나의 반도체 장치 PKG가 취득되는 영역에 대응하고 있다. 그리고 상기 스텝 S3에서는, 배선 기판 모체의 복수의 반도체 장치 영역에 대하여 플립 칩 접속 공정을 행하고, 상기 스텝 S4에서는, 배선 기판 모체의 복수의 반도체 장치 영역에 대하여 수지부 UFR 형성 공정을 행하고, 상기 스텝 S5에서는, 배선 기판 모체의 복수의 반도체 장치 영역에 대하여 땜납 볼의 접속 공정을 행한다. 그 후, 배선 기판 모체를 절단하여 각 반도체 장치 영역으로 분할함으로써, 개개의 반도체 장치 영역으로부터 반도체 장치 PKG를 제조할 수 있다.
<반도체 칩의 구조에 대하여>
도 20은, 본 실시 형태의 반도체 칩 CP의 요부 단면도이며, 패드 PD와 그 위에 형성된 필러 전극 PL을 횡단하는 단면이 도시되어 있다. 또한 도 21은 본 실시 형태의 반도체 칩 CP의 요부 평면도이며, 패드 PD 형성 영역 근방 평면도가 도시되어 있다. 도 21에는, 패드 PD와 필러 전극 PL과 개구부 OP3a와 개구부 OP3b와 개구부 SH의 평면 위치가 도시되어 있다. 또한 도 20은, 도 21의 A4-A4 선의 위치에서의 단면도에 거의 대응하고 있다. 또한 후술하는 도 22는, 도 21의 A5-A5 선의 위치에서의 단면도에 거의 대응하고 있다. 또한 도 20에서는, 층간 절연막 IL6보다도 아래의 구조는 도시를 생략하고 있지만, 후술하는 도 22에서는, 층간 절연막 IL6보다도 아래의 구조도 도시되어 있다.
도 20에 도시된 바와 같이 패드 PD는 층간 절연막 IL6 상에 형성되어 있으며, 층간 절연막 IL6 상에 패드 PD의 일부를 덮도록 절연막 PA가 형성되어 있고, 패드 PD의 일부는, 절연막 PA에 형성된 개구부 OP3로부터 노출되어 있다. 즉, 개구부 OP3로부터 패드 PD가 노출되어 있지만, 평면에서 보아 개구부 OP3과 중첩되지 않는 부분의 패드 PD는 절연막 PA로 덮여 있다. 구체적으로는, 패드 PD의 중앙부는 절연막 PA로 덮여 있지 않고 패드 PD의 외주부는 절연막 PA로 덮여 있다.
절연막 PA는 반도체 칩 CP의 최상층의 막(절연막)이며, 특히 절연막 PA를 구성하는 수지막 PA2가 반도체 칩의 CP 최상층의 막(절연막)이다. 절연막 PA는 반도체 칩 CP의 표면 보호막으로서 기능할 수 있다. 또한 절연막 PA(특히 절연막 PA1)는 패시베이션막으로 간주할 수도 있다.
절연막 PA는, 절연막 PA1과 절연막 PA1 상의 수지막(유기계 절연막) PA2의 적층막을 포함한다. 절연막 PA1은 패시베이션막으로서 기능하는 절연막이며, 무기 절연막을 포함한다. 절연막 PA로서는 질화실리콘막 또는 산질화실리콘막을 적절히 사용할 수 있다. 질화실리콘막 또는 산질화실리콘막은 흡습성이 낮은 절연막이기 때문에, 절연막 PA1로서 질화실리콘막 또는 산질화실리콘막을 사용함으로써 반도체 칩 CP의 내습성 향상을 도모할 수 있다. 수지막 PA2는 바람직하게는 폴리이미드막(폴리이미드 수지막)이다. 폴리이미드(polyimide)막은, 반복 단위로 이미드 결합을 포함하는 고분자이며, 유기 절연막의 1종이다. 반도체 칩 CP의 최상층(최표면)의 막을 수지막 PA2로 함으로써, 반도체 칩 CP를 취급하기 쉬워지는(핸들링을 행하기 쉬워지는) 등의 이점을 얻을 수 있다.
절연막 PA1과 수지막 PA2는 각각 절연막이기 때문에, 절연막 PA는, 복수의 절연막(구체적으로는 절연막 PA1과 수지막 PA2의 2개의 절연막)을 적층한 적층 절연막으로 간주할 수도 있다. 또한 본원에 있어서 적층 절연막이란, 복수의 절연막이 적층된 적층막을 의미한다.
절연막 PA는, 패드 PD의 적어도 일부를 노출시키는 개구부 OP3을 갖고 있는데, 절연막 PA는 절연막 PA1과 수지막 PA2의 적층막이기 때문에, 절연막 PA의 개구부 OP3은 수지막 PA2의 개구부 OP3b와 절연막 PA1의 개구부 OP3a에 의하여 형성된다.
개구부 OP3a는 절연막 PA1을 관통하고 있으며, 평면에서 보아 패드 PD에 내포되어 있다. 이 때문에 개구부 OP3a의 평면 치수(평면적)는 패드 PD의 평면 치수(평면적)보다도 작으며, 패드 PD는, 개구부 OP3a에 중첩되는 영역과 개구부 OP3a에 중첩되지 않는 영역을 갖고 있고, 구체적으로는, 패드 PD의 중앙부는 절연막 PA1로 덮여 있지 않고 절연막 PA1의 개구부 OP3a로부터 노출되어 있지만, 패드 PD의 외주부는 절연막 PA1로 덮여 있다.
개구부 OP3b는 수지막 PA2를 관통하고 있으며, 평면에서 보아 패드 PD에 내포되어 있다. 이 때문에 개구부 OP3b의 평면 치수(평면적)는 패드 PD의 평면 치수(평면적)보다도 작으며, 패드 PD는, 개구부 OP3b에 중첩되는 영역과 개구부 OP3b에 중첩되지 않는 영역을 갖고 있고, 구체적으로는, 패드 PD의 중앙부는 수지막 PA2로 덮여 있지 않고 수지막 PA2의 개구부 OP3b로부터 노출되어 있지만, 패드 PD의 외주부는 수지막 PA2로 덮여 있다.
평면에서 보아 개구부 OP3a와 개구부 OP3b는, 적어도 일부가 중첩되어 있으며, 개구부 OP3a와 개구부 OP3b의 중첩 영역은 패드 PD 상에 위치하고 있고, 개구부 OP3a와 개구부 OP3b의 중첩 영역으로부터 패드 PD가 노출된다.
수지막 PA2의 개구부 OP3b는, 평면에서 보아 절연막 PA1의 개구부 OP3a에 내포되어 있는 것이 바람직하다. 이 경우, 개구부 OP3b의 평면 치수(평면적)는 개구부 OP3a의 평면 치수(평면적)보다도 작으며, 평면에서 보아 개구부 OP3b 전체가 개구부 OP3a에 중첩되어 있는데, 개구부 OP3a는, 개구부 OP3b에 중첩되는 영역과 개구부 OP3b에 중첩되지 않는 영역을 갖게 된다.
개구부 OP3b가, 평면에서 보아 개구부 OP3a에 내포되어 있으면, 절연막 PA의 개구부 OP3은 수지막 PA2의 개구부 OP3b와 실질적으로 일치하고, 절연막 PA의 개구부 OP3의 내벽(측벽)은 수지막 PA2의 개구부 OP3b의 내벽(측벽)에 의하여 형성되게 된다. 개구부 OP3b가, 평면에서 보아 개구부 OP3a에 내포되어 있으면, 평면에서 보아 개구부 OP3b의 내측의 영역에서는, 패드 PD 상에는 절연막 PA1도 수지막 PA2도 형성되어 있지 않아 패드 PD의 상면이 노출된다. 또한 개구부 OP3b가, 평면에서 보아 개구부 OP3a에 내포되어 있으면, 개구부 OP3a의 내측이고 또한 개구부 OP3b의 외측의 영역에서는, 패드 PD 상에는 절연막 PA1은 형성되어 있지 않지만 수지막 PA2가 형성된 상태로 되어 있고, 개구부 OP3a의 외측의 영역에서는, 패드 PD 상에는 절연막 PA1과 절연막 PA1 상의 수지막 PA2의 적층막이 형성된 상태로 되어 있다.
개구부 OP3b가, 평면에서 보아 개구부 OP3a에 내포되어 있는 것이 바람직한 이유는, 다음과 같은 것이다.
즉, 개구부 OP3b가, 평면에서 보아 개구부 OP3a에 내포되어 있으면, 절연막 PA의 개구부 OP3의 내벽은 수지막 PA2의 개구부 OP3b의 내벽에 의하여 구성되기 때문에, 필러 전극 PL은 수지막 PA2에 접하지만 절연막 PA1에는 접하지 않게 된다. 절연막 PA1은 경도가 비교적 단단하지만, 절연막 PA1에 비하면 수지막 PA2는 부드럽다. 필러 전극 PL은 패드 PD 상에 형성되어 있는데, 그 필러 전극 PL이, 부드러운 수지막 PA2가 접하도록 하고, 또한 단단한 절연막 PA1에는 접하지 않도록 함으로써, 필러 전극 PL에 인가된(작용한) 응력을 부드러운 수지막 PA2로 완화하기 쉬워진다. 수지막 PA2에 의하여 응력을 완화할 수 있는 만큼, 필러 전극 PL에 인가된(작용한) 응력이 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 것을 억제할 수 있다. 이 때문에, 개구부 OP3b가 평면에서 보아 개구부 OP3a에 내포되어 있으면, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 저감시킬 수 있다.
또한 제조된 반도체 장치 PKG에 있어서는, 반도체 칩 CP는, 반도체 칩 CP의 상면이 배선 기판 CB의 상면 CBa에 대향하는 방향으로, 즉, 페이스다운으로 배선 기판 CB의 상면 CBa 상에 탑재되어 있다. 그러나 반도체 칩 CP 내의 구성 요소(예를 들어 층간 절연막 등)에 대하여 언급하는 경우에는, 반도체 칩 CP를 배선 기판 CB 상에 탑재하기 전이나 후에 관계없이, 반도체 칩 CP의 상면측을 상방으로 하고, 반도체 칩 CP의 이면측을 하방으로 하여 설명하는 것으로 한다. 이 때문에, 배선 기판 CB 상에 반도체 칩 CP를 탑재하기 전에도, 배선 기판 CB 상에 반도체 칩 CP를 탑재한 후에도, 반도체 칩 CP에 있어서, 층간 절연막(IL 내지 IL6)은 필러 전극 PL의 상방이 아니라 필러 전극 PL의 하방에 위치한다고 할 수 있다.
개구부 OP3a, OP3b의 각각의 평면 형상은 바람직하게는 원 형상이다. 또한 패드 PD의 평면 형상은, 예를 들어 사각 형상(보다 특정적으로는 직사각 형상)이지만, 다른 형태로서 패드 PD의 평면 형상을 원 형상으로 할 수도 있다. 패드 PD는, 바람직하게는 알루미늄을 주체로 하는 알루미늄 패드이다.
또한 알루미늄 패드에 사용하고 있는 알루미늄막으로서는, 순 알루미늄막뿐 아니라 Al(알루미늄)과 Si(실리콘)의 화합물막 혹은 합금막, 또는 Al(알루미늄)과 Cu(구리)의 화합물막 혹은 합금막, 또는 Al(알루미늄)과 Si(실리콘)과 Cu(구리)의 화합물막 혹은 합금막 등을 적절히 사용할 수 있다. 알루미늄 패드에 사용하는 알루미늄막에 있어서의 Al(알루미늄)의 조성비(함유율)는 50원자%보다 크지만(즉, Al리치이지만), 98원자% 이상이면 보다 바람직하다.
절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)으로부터 노출되는 패드 PD 상에는 필러 전극 PL이 형성되어 있다.
도 35에 도시된 바와 같이 필러 전극 PL은, 시드층 SE와, 시드층 SE 상의 구리(Cu)층 CL을 포함한다. 구리(Cu)층 CL의 두께에 비하여 시드층 SE의 두께는 얇으며, 필러 전극 PL은 주로 구리(Cu)층 CL에 의하여 형성되어 있다. 또한 후술하는 도 36과 같이 필러 전극 PL이, 시드층 SE와, 시드층 SE 상의 구리(Cu)층 CL과, 구리(Cu)층 CL 상의 니켈(Ni)층 NL을 포함하는 경우도 있을 수 있다. 시드층 SE는 단층 또는 복수층의 금속층을 포함하며, 예를 들어 크롬(Cr)층과 해당 크롬(Cr)층 상의 구리(Cu)층의 적층막을 포함한다.
필러 전극 PL의 선단면(상면) 상에는 땜납층 SD1이 형성되어 있다. 또한 필러 전극 PL의 선단면(상면)은, 패드 PD측의 반대측의 면에 대응하고 있다.
평면에서 보아, 필러 전극 PL의 평면 치수(평면적)는 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)의 평면 치수(평면적)보다도 크고, 필러 전극 PL은, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)을 평면에서 보아 내포하고 있다(도 21 참조). 이 때문에, 평면에서 보아, 필러 전극 PL의 일부(외주 부분)는 절연막 PA(수지막 PA2)와 중첩되어 있다. 즉, 필러 전극 PL은, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)으로부터 노출되는 패드 PD 상에 형성되어 있는데, 필러 전극 PL의 일부(외주 부분)는 절연막 PA(수지막 PA2) 상에 위치하고 있다(올라 앉아 있음).
필러 전극 PL은, 기둥형의 입체 형상을 구비한 주상 전극이다. 본 실시 형태에서는, 필러 전극 PL의 평면 형상은 원 형상이며, 필러 전극 PL은 원기둥 형상을 갖고 있다.
필러 전극 PL의 선단면(상면)은 거의 평탄하다. 필러 전극 PL의 선단면(상면)은 패드 PD의 상면과 대략 평행이고, 또한 필러 전극 PL의 선단면(상면)과 패드 PD의 상면은, 반도체 칩 CP를 구성하는 반도체 기판 SB의 주면에 대략 평행이다. 또한 패드 PD의 상면이란, 층간 절연막 IL6과는 반대측의 면에 대응하고 있다.
필러 전극 PL의 선단면 상에 형성된 땜납층 SD1은 돔 형상을 갖고 있다. 이는, 후술하는 바와 같이 땜납층 SD1은, 처음에는 땜납 도금층으로서 형성되지만, 그 후에 그 땜납 도금층을 용융, 재고화했기 때문이다.
필러 전극 PL의 선단면은 절연막 PA의 상면(주면) PA2a보다도 돌출되어 있다. 또한 절연막 PA의 상면 PA2a는 수지막 PA2의 상면과 동일하며, 절연막 PA의 상면 PA2a와 수지막 PA2의 상면은 동일한 면을 의미하고 있다. 이 때문에, 절연막 PA의 상면 PA2a는, 배선 기판 CB 상에 반도체 칩 CP가 탑재된 상태에서, 배선 기판 CB에 대향하는 측의 주면이다.
이 때문에, 필러 전극 PL은, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b) 내에 매립된 부분과, 절연막 PA의 상면 PA2a로부터 돌출되는 부분을, 일체적으로 갖고 있다. 그리고 필러 전극 PL 중, 절연막 PA의 상면 PA2a로부터 돌출되는 부분의 평면 치수(평면적)는 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)의 평면 치수(평면적)보다도 크다. 즉, 필러 전극 PL 중, 절연막 PA의 개구부 OP3 내에 매립된 부분은, 절연막 PA의 개구부 OP3에 일치한 형상을 갖고 있지만, 필러 전극 PL 중, 절연막 PA의 상면 PA2a로부터 돌출되는 부분은, 평면에서 보아, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)을 내포하고 있다. 이 때문에, 필러 전극 PL 중, 절연막 PA의 상면 PA2a로부터 돌출되는 부분의 외주부는, 절연막 PA의 상면 PA2a 상에 위치하고 있다(올라 앉아 있음). 필러 전극 PL과 평면에서 보아 중첩되는 부분의 절연막 PA의 상면 PA2a는, 필러 전극 PL(보다 특정적으로는 필러 전극 PL을 구성하는 시드층 SE)과 접하고 있다. 또한 절연막 PA의 개구부 OP3의 측벽(즉, 수지막 PA2의 개구부 OP3b)도, 필러 전극 PL(보다 특정적으로는 필러 전극 PL을 구성하는 시드층 SE)과 접하고 있다.
절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)의 평면 형상이 원 형상인 것을 반영하여, 필러 전극 PL 중, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b) 내에 매립된 부분의 평면 형상은 원 형상이다. 따라서 필러 전극 PL 중, 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b) 내에 매립된 부분의 입체 형상은 원기둥 형상이다. 또한 필러 전극 PL을 형성하는 데 사용한 후술하는 포토레지스트층 RP1의 개구부 OP4의 평면 형상이 원 형상이었던 것을 반영하여, 필러 전극 PL 중, 절연막 PA의 상면 PA2a로부터 돌출되는 부분의 평면 형상은 원 형상이다. 따라서 필러 전극 PL 중, 절연막 PA의 상면 PA2a로부터 돌출되는 부분의 입체 형상은 원기둥 형상이다.
이와 같이, 반도체 칩 CP의 복수의 패드 PD 상에 복수의 필러 전극 PL이 각각 형성(접합)되고, 또한 복수의 필러 전극 PL의 각각의 선단면 상에 땜납층 SD1이 형성되어 있다.
다음으로, 층간 절연막 IL6보다도 아래의 구조를 포함하는 반도체 칩 CP의 단면 구조에 대하여 도 22를 참조하여 설명한다. 도 22는, 본 실시 형태의 반도체 칩 CP의 요부 단면도이며, 상기 도 20에 도시되는 층간 절연막 IL6보다도 아래의 구조를 포함하는 반도체 칩 CP의 단면이 도시되어 있다.
본 실시 형태의 반도체 칩 CP는, 반도체 기판 SB의 주면에 MISFET 등의 반도체 소자가 형성되고, 그 반도체 기판 SB 상에 복수의 배선층을 포함하는 배선 구조(다층 배선 구조)가 형성되어 있다. 이하에, 본 실시 형태의 반도체 칩 CP의 구성예에 대하여 구체적으로 설명한다.
도 22에 도시된 바와 같이, 본 실시 형태의 반도체 칩 CP를 구성하는 단결정 실리콘 등을 포함하는 반도체 기판 SB에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체 소자가 형성되어 있다. 반도체 기판 SB에는 복수의 MISFET가 형성되어 있는데, 도 22에는, 그 중 2개의 MISFET(여기서는 n채널형 MISFETQn과 p채널형 MISFETQp)이 대표로 도시되어 있다.
반도체 기판 SB의 주면에는, STI(Shallow Trench Isolation)법 등에 의하여 소자 분리 영역 ST가 형성되어 있으며, 반도체 기판 SB에 있어서, 이 소자 분리 영역 ST에 의하여 규정된 활성 영역에 MISFET(Qn, Qp)이 형성되어 있다.
예를 들어 반도체 기판 SB에 p형 웰 PW 및 n형 웰 NW가 형성되고, p형 웰 PW 상에 게이트 절연막 GF를 개재하여 게이트 전극 G1이 형성되고, n형 웰 NW 상에 게이트 절연막 GF를 개재하여 게이트 전극 G2가 형성되어 있다. 또한 p형 웰 PW 내에는 소스·드레인용의 n형 반도체 영역 NS가 형성되고, n형 웰 NW 내에는 소스·드레인용의 p형 반도체 영역 PS가 형성되어 있다. 게이트 전극 G1과, 그 게이트 전극 G1 아래의 게이트 절연막 GF와, 게이트 전극 G1의 양측의 n형 반도체 영역 NS(소스·드레인 영역)에 의하여, n채널형 MISFETQn이 형성된다. 또한 게이트 전극 G2와, 그 게이트 전극 G2 아래의 게이트 절연막 GF와, 게이트 전극 G2의 양측의 p형 반도체 영역 PS(소스·드레인 영역)에 의하여, p채널형 MISFETQp이 형성된다.
또한 여기서는, 반도체 기판 SB에 형성하는 반도체 소자로서 MISFET를 예로 들어 설명하고 있지만, 이 외에, 용량 소자, 저항 소자, 메모리 소자, 또는 다른 구성의 트랜지스터 등을 형성해도 된다. 또한 여기서는, 반도체 기판 SB로서 단결정 실리콘 기판을 예로 들어 설명하고 있지만, 다른 형태로서, 반도체 기판 SB로서 SOI(Silicon On Insulator) 기판 등을 사용할 수도 있다.
반도체 기판 SB 상에는, 복수의 층간 절연막과 복수의 배선층을 포함하는 배선 구조(다층 배선 구조)가 형성되어 있다.
즉, 반도체 기판 SB 상에 복수의 층간 절연막 IL1, IL2, IL3, IL4, IL5가 형성되고, 이 복수의 층간 절연막 IL1, IL2, IL3, IL4, IL5에 플러그 V1, 비아부 V2, V3, V4 및 배선 M1, M2, M3, M4가 형성되어 있다. 그리고 층간 절연막 IL5 상에 층간 절연막 IL6이 형성되고, 이 층간 절연막 IL6 상에 패드 PD가 형성되어 있다. 또한 층간 절연막 IL6 상에 패드 PD와 동일한 층의 배선(도시하지 않음)을 형성할 수도 있다.
구체적으로는, 반도체 기판 SB 상에, 상기 MISFET(Qn, Qp)을 덮도록 층간 절연막 IL1이 형성되어 있으며, 이 층간 절연막 IL1에 플러그 V1이 매립되고, 플러그 V1이 매립된 층간 절연막 IL1 상에 층간 절연막 IL2가 형성되고, 이 층간 절연막 IL2에 배선 M1이 매립되어 있다. 그리고 배선 M1이 매립된 층간 절연막 IL2 상에 층간 절연막 IL3이 형성되며, 이 층간 절연막 IL3에 배선 M2가 매립되고, 배선 M2가 매립된 층간 절연막 IL3 상에 층간 절연막 IL4가 형성되고, 이 층간 절연막 IL4에 배선 M3이 매립되어 있다. 그리고 배선 M3이 매립된 층간 절연막 IL4 상에 층간 절연막 IL5가 형성되고, 이 층간 절연막 IL5에 배선 M4가 매립되고, 배선 M4가 매립된 층간 절연막 IL5 상에 층간 절연막 IL6이 형성되고, 이 층간 절연막 IL6 상에 패드 PD가 형성되어 있다. 층간 절연막 IL1 내지 IL6의 각각은 단층의 절연막 또는 복수의 절연막의 적층막으로 할 수 있다. 그리고 층간 절연막 IL6 상에 패드 PD를 덮도록 절연막 PA가 형성되고, 이 절연막 PA에는, 패드 PD의 일부를 노출시키는 개구부 OP3이 형성되어 있다. 그리고 절연막 PA의 개구부 OP3(즉, 수지막 PA2의 개구부 OP3b)으로부터 노출되는 패드 PD 상에 필러 전극 PL이 형성되어 있다.
플러그 V1은 도전체를 포함하며, 배선 M1 아래에 배치되어 있다. 플러그 V1은, 배선 M1과, 반도체 기판 SB에 형성된 다양한 반도체 영역이나 게이트 전극 G1, G2 등을 전기적으로 접속하고 있다.
비아부 V2는 도전체를 포함하며, 배선 M2와 일체적으로 형성되어 있고, 배선 M2와 배선 M1 사이에 배치되어 배선 M2와 배선 M1을 전기적으로 접속하고 있다. 즉, 층간 절연막 IL3에는, 듀얼 다마신법을 이용함으로써, 배선 M2와, 배선 M2와 일체적으로 형성된 비아부 V2가 매립되어 있다. 다른 형태로서, 싱글 다마신법을 이용함으로써 비아부 V2와 배선 M2를 따로따로 형성하는 것도 가능하며, 이는 비아부 V3, V4, V5에 대해서도 마찬가지이다.
비아부 V3은 도전체를 포함하며, 배선 M3과 일체적으로 형성되어 있고, 배선 M3과 배선 M2 사이에 배치되어 배선 M3과 배선 M2를 전기적으로 접속하고 있다. 즉, 층간 절연막 IL4에는, 듀얼 다마신법을 이용함으로써, 배선 M3과, 배선 M3과 일체적으로 형성된 비아부 V3이 매립되어 있다.
비아부 V4는 도전체를 포함하며, 배선 M4와 일체적으로 형성되어 있고, 배선 M4와 배선 M3 사이에 배치되어 배선 M4와 배선 M3을 전기적으로 접속하고 있다. 즉, 층간 절연막 IL5에는, 듀얼 다마신법을 이용함으로써, 배선 M4과, 배선 M4와 일체적으로 형성된 비아부 V4가 매립되어 있다.
또한 여기서는, 배선 M1, M2, M3, M4는, 다마신법으로 형성한 다마신 배선(매립 배선)으로서 도시 및 설명했지만 다마신 배선에 한정되지 않으며, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들어 알루미늄 배선으로 할 수도 있다.
층간 절연막 IL6에 있어서, 패드 PD와 평면에서 보아 중첩되는 위치에 개구부(스루홀, 관통 구멍) SH가 형성되어 있으며, 개구부 SH 내에는 비아부 V5가 형성되어 있다(매립되어 있음). 비아부 V5는 도전체를 포함하며, 패드 PD와 배선 M4 사이에 배치되어 패드 PD와 배선 M4를 전기적으로 접속하고 있다. 즉, 층간 절연막 IL6에는, 싱글 다마신법을 이용함으로써 비아부 V5가 매립되어 있다.
또한 본 실시 형태에서는, 비아부 V5와 패드 PD를 따로따로 형성하고 있지만, 다른 형태로서, 비아부 V5를 패드 PD와 일체적으로 형성하는 것도 가능하다. 비아부 V5를 패드 PD와 일체적으로 형성하는 경우에는, 패드 PD의 일부가 층간 절연막 IL6의 개구부 SH 내를 매립함으로써 비아부 V5가 형성된다.
패드 PD와 절연막 PA(개구부 OP3a, OP3b를 포함함)와 필러 전극 PL의 구성에 대해서는, 상기 도 20 및 도 21을 참조하여 설명한 바와 같으므로 여기서는 그 반복되는 설명은 생략한다. 또한 상기 도 7에 있어서, 부호 CPB를 붙인 영역은, 도 22에 있어서의 층간 절연막 IL6보다도 아래의 영역(배선 구조 형성 영역)에 대응하고 있다.
또한 반도체 칩 CP의 배선 구조(다층 배선 구조)는, 복수의 배선층과, 복수의 층간 절연막(IL1 내지 IL6)을 포함하고 있는데, 그 배선 구조에 포함되는 복수의 층간 절연막(IL1 내지 IL6) 중의 1층 이상에 저유전율 절연막을 사용하는 것이 바람직하다. 저유전율 절연막을 사용함으로써 배선 간의 기생 용량을 저감시킬 수 있다. 특히 층간 절연막 IL2, IL3, IL4, IL5에 저유전율 절연막을 사용하면, 배선 M1, M2, M3, M4에 있어서, 동일한 층의 배선 간이나 상하의 배선 간에 있어서의 기생 용량을 적확하게 저감시킬 수 있다. 또한 저유전율 절연막이란, 산화실리콘의 유전율(비유전율)보다도 낮은 유전율(비유전율)을 갖는 절연막이며, 저유전율막 또는 Low-k막이라고 칭할 수도 있다.
<반도체 칩의 제조 공정에 대하여>
본 실시 형태의 반도체 칩 CP의 제조 공정에 대하여, 도 23 내지 도 36을 참조하여 설명한다. 도 23 내지 도 36은, 본 실시 형태의 반도체 칩 CP의 제조 공정 중의 요부 단면도이다.
먼저, 도 23에 도시된 바와 같이, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼) SB를 준비(마련)한다. 이 단계에서는, 반도체 기판 SB는 반도체 웨이퍼인 상태이다.
다음으로, 반도체 기판 SB에 STI법을 이용하여 소자 분리 영역 ST를 형성하고, 이온 주입법을 이용하여 p형 웰 PW 및 n형 웰 NW를 형성하고, p형 웰 PW 및 n형 웰 NW 상에 게이트 절연막 GF를 개재하여 게이트 전극 G1, G2를 형성하고, 이온 주입법을 이용하여 n형 반도체 영역 NS 및 p형 반도체 영역 PS를 형성한다. 이것에 의하여 반도체 기판 SB에 n채널형 MISFETQn과 p채널형 MISFETQp이 형성된다.
다음으로, 반도체 기판 SB 상에 MISFETQn, Qp를 덮도록 층간 절연막 IL1을 형성하고, 포토리소그래피 기술 및 건식 에칭 기술을 이용하여 층간 절연막 IL1에 콘택트 홀을 형성하고, 그 콘택트 홀 내에 도전막을 매립함으로써 플러그 V1을 형성한다.
다음으로, 플러그 V1이 매립된 층간 절연막 IL1 상에 층간 절연막 IL2를 형성하고 나서, 층간 절연막 IL2에 싱글 다마신 기술을 이용하여 배선 M1을 매립한다. 그러고 나서, 배선 M1이 매립된 층간 절연막 IL2 상에 층간 절연막 IL3을 형성하고 나서, 층간 절연막 IL3에 듀얼 다마신 기술을 이용하여 배선 M2 및 비아부 V2를 매립한다. 그러고 나서, 배선 M2가 매립된 층간 절연막 IL3 상에 층간 절연막 IL4를 형성하고 나서, 층간 절연막 IL4에 듀얼 다마신 기술을 이용하여 배선 M3 및 비아부 V3을 매립한다. 그러고 나서, 배선 M3이 매립된 층간 절연막 IL4 상에 층간 절연막 IL5를 형성하고 나서, 층간 절연막 IL5에 듀얼 다마신 기술을 이용하여 배선 M4 및 비아부 V4를 매립한다.
다음으로, 배선 M4가 매립된 층간 절연막 IL5 상에 층간 절연막 IL6을 형성한다. 그러고 나서, 포토리소그래피 기술 및 에칭 기술을 이용하여 층간 절연막 IL6에 개구부 SH를 형성한다. 층간 절연막 IL6에 개구부 SH를 형성하면, 개구부 SH의 저부에서는 배선 M4의 상면이 노출된다.
다음으로, 층간 절연막 IL6 상에 개구부 SH 내를 메우도록 비아부 V5용의 도전막을 형성하고 나서, CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 또는 에치백법 등을 이용하여 개구부 SH의 외부의 도전막(비아부 V5용의 도전막)을 제거하고, 개구부 SH 내에 도전막(비아부 V5용의 도전막)을 남긴다. 이것에 의하여, 개구부 SH 내에 매립된 도전막(비아부 V5용의 도전막)를 포함하는 비아부 V5를 형성할 수 있다.
도 23에서는, 반도체 기판 SB로부터 층간 절연막 IL6까지의 적층 구조가 도시되어 있지만, 도면의 간략화를 위하여, 이후의 도 24 내지 도 36은, 층간 절연막 IL6보다도 아래의 구조의 도시는 생략하고 있다. 또한 도 23은, 상기 도 22에 대응하는 단면 영역이 도시되어 있지만, 도 24 내지 도 36은, 상기 도 20에 대응하는 단면 영역이 도시되어 있기 때문에, 도 24 내지 도 36에서는, 개구부 SH 및 비아부 V5는 도시되지 않는다.
다음으로, 도 24에 도시된 바와 같이, 비아부 V5가 매립된 층간 절연막 IL6 상에 패드 PD를 형성한다. 예를 들어 비아부 V5가 매립된 층간 절연막 IL6 상에 패드 PD용의 도전막을 형성하고 나서, 이 도전막을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 패드 PD를 형성할 수 있다. 또한 패드 PD용의 도전막을 패터닝할 때 패드 PD뿐 아니라, 패드 PD와 동일한 층의 배선을 형성할 수도 있다. 패드 PD용의 도전막으로서는, 상술한 바와 같은 알루미늄막을 사용할 수 있다. 패드 PD의 두께는, 예를 들어 2 내지 3㎛ 정도로 할 수 있다.
또한 여기서는, 비아부 V5와 패드 PD를 따로따로 형성하는 경우에 대하여 도시 및 설명했지만, 다른 형태로서 비아부 V5를 패드 PD와 일체적으로 형성하는 것도 가능하다. 그 경우에는, 비아부 V5를 형성하고 있지 않은 상태에서, 개구부 SH 내를 포함하는 층간 절연막 IL6 상에 패드 PD용의 도전막을 형성하고 나서, 이 도전막을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 패드 PD를 형성한다. 이것에 의하여, 패드 PD와 비아부 V5가 일체적으로 형성되게 된다.
다음으로, 도 25에 도시된 바와 같이, 층간 절연막 IL6 상에 패드 PD를 덮도록, 절연막 PA1을 형성한다. 절연막 PA1은, 바람직하게는 질화실리콘막 또는 산질화실리콘막을 포함하며, CVD(Chemical Vapor Deposition: 화학적 기상 성장)법 등을 이용하여 형성할 수 있다. 절연막 PA1의 성막법으로서, HDP(High Density Plasma: 고밀도 플라스마)-CVD법은 특히 적절하다. 절연막 PA1의 두께(형성 막 두께)는, 예를 들어 0.1 내지 2㎛ 정도로 할 수 있다. 절연막 PA1을 성막하면, 패드 PD는 절연막 PA1로 덮이기 때문에, 노출되어 있지 않은 상태로 된다.
다음으로, 도 26에 도시된 바와 같이, 절연막 PA1에 개구부 OP3a를 형성한다. 개구부 OP3a는, 패드 PD 상의 절연막 PA1을 선택적으로 제거함으로써 형성되며, 개구부 OP3a가 평면에서 보아 패드 PD에 내포되도록 형성된다. 예를 들어 절연막 PA1을 성막한 후, 절연막 PA1 상에 포토리소그래피 기술을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성하고, 이 포토레지스트 패턴을 에칭 마스크로서 사용하여, 절연막 PA1을 에칭(건식 에칭)함으로써, 절연막 PA1에 개구부 OP3a를 형성할 수 있다. 개구부 OP3a는, 절연막 PA1을 관통하도록 형성되며, 개구부 OP3a로부터 패드 PD의 적어도 일부가 노출된다.
또한 패드 PD용의 도전막으로서, 아래로부터 순서대로 배리어 도체막(예를 들어 티타늄막, 질화티타늄막, 또는 그들의 적층막)과 알루미늄막과 배리어 도체막(예를 들어 티타늄막, 질화티타늄막, 또는 그들의 적층막)의 적층막을 사용하며, 이 적층막을 패터닝하여 패드 PD를 형성하는 경우도 있을 수 있다. 그 경우에는, 절연막 PA1에 개구부 OP3a를 형성할 때, 개구부 OP3a의 저부에서 노출되는 배리어 도체막(상층측의 배리어 도체막)도 에칭에 의하여 제거하고, 패드 PD를 구성하는 알루미늄막을 개구부 OP3a로부터 노출시키는 것이 바람직하다.
다음으로, 도 27에 도시된 바와 같이, 개구부 OP3a로부터 노출되는 패드 PD 상을 포함하는 절연막 PA1 상에 수지막 PA2를 형성한다. 수지막 PA2는, 반도체 기판 SB의 주면 전체면에 형성하기 위하여, 절연막 PA1 상과, 절연막 PA1의 개구부 OP3a로부터 노출되는 패드 PD 상에 형성된다. 수지막 PA2를 성막하기 전의 단계에서는, 절연막 PA1의 개구부 OP3a로부터 패드 PD가 노출되어 있었지만, 수지막 PA2를 성막하면, 절연막 PA1의 개구부 OP3a로부터 노출되어 있던 패드 PD는 수지막 PA2로 덮이기 때문에, 노출되어 있지 않은 상태로 된다. 수지막 PA2로서는, 폴리이미드막 등을 적절히 사용할 수 있다. 수지막 PA2는, 예를 들어 도포법에 의하여 형성할 수 있다. 수지막 PA2의 두께(형성 막 두께)는 절연막 PA1의 두께(형성 막 두께)보다도 두꺼우며, 예를 들어 5㎛ 정도로 할 수 있다.
다음으로, 도 28에 도시된 바와 같이, 수지막 PA2에 개구부 OP3b를 형성한다. 개구부 OP3b는, 예를 들어 다음과 같이 하여 형성할 수 있다. 즉, 수지막 PA2를 감광성 수지막으로서 형성해 두고, 이 감광성 수지를 포함하는 수지막 PA2를 노광, 현상함으로써, 개구부 OP3b로 되는 부분의 수지막 PA2를 선택적으로 제거함으로써, 수지막 PA2에 개구부 OP3b를 형성한다. 그 후, 열처리를 실시하여 수지막 PA2를 경화시킨다. 개구부 OP3b는 수지막 PA2를 관통하도록 형성되며, 개구부 OP3b로부터 패드 PD의 적어도 일부가 노출된다.
또한 다른 형태로서, 수지막 PA2 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트층을 에칭 마스크로서 사용하여 수지막 PA2를 건식 에칭함으로써, 수지막 PA2에 개구부 OP3b를 형성할 수도 있으며, 그 경우에는 수지막 PA2는 감광성 수지막이 아니어도 된다.
수지막 PA2의 개구부 OP3b는 절연막 PA1의 개구부 OP3a에, 평면에서 보아 내포되도록 형성된다. 이 때문에, 수지막 PA2에 개구부 OP3b를 형성하면, 절연막 PA1의 개구부 OP3a의 내벽은, 수지막 PA2로 덮인 상태로 된다.
이와 같이 하여, 패드 PD의 적어도 일부를 노출시키는 개구부 OP3을 갖는 절연막 PA가 형성된다. 절연막 PA는 절연막 PA1과 수지막 PA2을 포함한다. 수지막 PA2의 개구부 OP3b가 절연막 PA1의 개구부 OP3a에, 평면에서 보아 내포되어 있기 때문에, 절연막 PA의 개구부 OP3은 수지막 PA2의 개구부 OP3b와 실질적으로 일치하며, 절연막 PA의 개구부 OP3의 내벽(측벽)은 수지막 PA2의 개구부 OP3b의 내벽(측벽)에 의하여 구성된다.
다음으로, 도 29에 도시된 바와 같이, 개구부 OP3(OP3b)의 측벽 상과 개구부 OP3(OP3b)로부터 노출되는 패드 PD 상을 포함하는 절연막 PA(수지막 PA2) 상에 시드층(시드막) SE를 형성한다. 시드층 SE를 형성하면, 개구부 OP3(OP3b)로부터 노출되는 패드 PD의 상면은 시드층 SE에 덮이며, 그 시드층 SE에 접한 상태로 된다.
시드층 SE는 단층 또는 복수층의 금속층을 포함하며, 스퍼터링법 등을 이용하여 형성할 수 있다. 예를 들어 크롬(Cr)층과, 해당 크롬(Cr)층 상의 구리(Cu)층의 적층막을, 시드층 SE로서 사용할 수 있으며, 그 경우, 크롬(Cr)층의 두께는, 예를 들어 0.1㎛ 정도, 구리(Cu)층의 두께는, 예를 들어 0.2㎛ 정도로 할 수 있다. 또한 시드층 SE 중 하층측의 크롬(Cr)층은 배리어 도체층으로서 기능할 수 있으며, 예를 들어 구리의 확산 방지 기능이나, 필러 전극 PL과 절연막 PA(수지막 PA2)의 접착성(밀착성)을 향상시키는 기능을 갖고 있지만, 크롬(Cr)층에 한정되는 것은 아니다. 크롬(Cr)층 대신, 예를 들어 티타늄(Ti)층, 티타늄텅스텐(TiW)층, 질화티타늄(TiN)층 또는 텅스텐(W)층 등을 사용할 수도 있다.
다음으로, 도 30에 도시된 바와 같이, 시드층 SE 상에, 포토리소그래피 기술을 이용하여 포토레지스트층(포토레지스트 패턴) RP1을 형성한다. 포토레지스트층 RP1은 필러 전극 PL 형성 예정 영역에 개구부 OP4를 갖고 있다.
평면에서 보아 포토레지스트층 RP1의 개구부 OP4는 패드 PD에 내포되어 있다. 또한 포토레지스트층 RP1의 개구부 OP4의 평면 치수(평면적)는 수지막 PA2의 개구부 OP3b의 평면 치수(평면적)보다도 크고, 평면에서 보아 포토레지스트층 RP1의 개구부 OP4는 수지막 PA2의 개구부 OP3b를 내포하고 있다. 이 때문에, 수지막 PA2의 개구부 OP3b의 측벽(내벽)은, 평면에서 보아 포토레지스트층 RP1의 개구부 OP4의 내측에 위치하고 있다. 이 때문에, 포토레지스트층 RP1의 개구부 OP4으로부터는, 패드 PD 상에 위치하는 부분의 시드층 SE뿐 아니라 수지막 PA2 상에 위치하는 부분의 시드층 SE도 노출되어 있다.
다음으로, 도 31에 도시된 바와 같이, 도금법을 이용하여, 포토레지스트층 RP1의 개구부 OP4로부터 노출되는 시드층 SE 상에 구리(Cu)층 CL을 형성한다. 구리(Cu)층 CL은 구리(Cu) 도금층이다. 구리(Cu)층 CL을 형성하기 위한 도금법으로서는 전해 도금법을 이용하는 것이 바람직하다. 구리층 CL은 도금법으로 형성되기 때문에, 포토레지스트층 RP1의 개구부 OP4로부터 노출되는 부분의 시드층 SE 상에 선택적으로 형성된다. 이 때문에, 구리(Cu)층 CL은 포토레지스트층 RP1의 개구부 OP4 내에 선택적으로 형성된다. 필러 전극 PL은 주로 이 구리(Cu)층 CL에 의하여 형성된다. 이 때문에, 필러 전극 PL은, 구리를 주체로 하는 Cu 필러(Cu 필러 전극)이다. 전해 도금법을 이용하여 구리(Cu)층 CL을 형성하는 경우에는, 시드층 SE는 급전용의 도체층으로서 기능할 수 있다. 구리층 CL은 구리(Cu)을 주성분으로 하며, 구리(Cu)의 함유율은 바람직하게는 99원자% 이상이다.
다음으로, 도 32에 도시된 바와 같이, 도금법을 이용하여 구리(Cu)층 CL 상에 땜납층(땜납재, 땜납부) SD1을 형성한다. 땜납층 SD1은 땜납(땜납재)을 포함한다. 땜납층 SD1은 도금법으로 형성된 땜납 도금층이다. 땜납층 SD1을 형성하기 위한 도금법으로서는 전해 도금법을 이용하는 것이 바람직하다. 구리(Cu)층 CL과 그 위의 땜납층 SD1은 포토레지스트층 RP1의 개구부 OP4 내에 선택적으로 형성된다.
다음으로, 도 33에 도시된 바와 같이 포토레지스트층 RP1을 제거한다. 그러고 나서, 도 34에 도시된 바와 같이, 구리(Cu)층 CL으로 덮이지 않고 노출되는 부분의 시드층 SE를 에칭 등에 의하여 제거한다. 이것에 의하여, 구리(Cu)층 CL으로 덮이지 않고 노출되는 부분의 시드층 SE는 제거되지만, 구리(Cu)층 CL으로 덮인 부분의 시드층 SE, 즉, 구리(Cu)층 CL 아래에 위치하는 부분의 시드층 SE는 제거되지 않고 잔존한다.
이와 같이 하여, 도 34에 도시된 바와 같이 필러 전극 PL을 형성할 수 있다. 필러 전극 PL은, 구리(Cu)층 CL과, 구리(Cu)층 CL 아래의 시드층 SE에 의하여, 형성되어 있다. 달리 말하면, 필러 전극 PL은, 시드층 SE와, 시드층 SE 상의 구리(Cu)층 CL을 포함한다. 구리(Cu)층 CL의 두께에 비하여 시드층 SE의 두께는 얇기 때문에, 필러 전극 PL은 주로 구리(Cu)층 CL에 의하여 형성되어 있다. 필러 전극 PL의 선단면(상면) 상에는 땜납층 SD1이 형성되어 있다.
구리(Cu)층 CL은, 포토레지스트층 RP1의 개구부 OP4로부터 노출되는 시드층 SE 상에 선택적으로 성장하기 때문에, 구리(Cu)층 CL의 측면은 포토레지스트층 RP1의 개구부 OP4의 측벽(내벽)에 의하여 규정되며, 구리(Cu)층 CL의 외형 형상은, 포토레지스트층 RP1의 개구부 OP4의 형상에 일치한 것으로 된다. 즉, 구리(Cu)층 CL의 평면 형상은, 포토레지스트층 RP1의 개구부 OP4의 평면 형상에 대응한 것으로 된다. 이 때문에, 포토레지스트층 RP1의 개구부 OP4의 형상(평면 형상)을 원하는 형상으로 설정함으로써, 구리(Cu)층 CL을 원하는 형상으로 형성할 수 있고, 따라서 필러 전극 PL을 원하는 형상으로 형성할 수 있다. 포토레지스트층 RP1의 개구부 OP4 내에 선택적으로 형성한 금속층(여기서는 구리층 CL)에 의하여 필러 전극 PL을 형성함으로써, 필러 전극 PL은, 기둥형의 입체 형상을 구비한 주상 전극으로 된다. 본 실시 형태에서는, 포토레지스트층 RP1의 개구부 OP4의 평면 형상을 원 형상으로 함으로써, 필러 전극 PL의 평면 형상을 원 형상으로 할 수 있으며, 필러 전극 PL을 원기둥 형상으로 할 수 있다.
이 단계에서는, 땜납층 SD1의 형상은 필러 전극 PL의 형상과 거의 일치하고 있으며, 필러 전극 PL이 원기둥 형상인 경우에는, 땜납층 SD1도 원기둥 형상으로 되어 있다. 그 후, 열처리(가열 처리)를 실시함으로써, 땜납층 SD1을 일단 용융시키고 나서 재고화한다. 이것에 의하여, 땜납층 SD1의 형상이 용융 땜납의 표면 장력 영향에 의하여 변형되고, 도 35에 도시된 바와 같이, 땜납층 SD1은 돔 형상으로 된다. 이와 같이 열처리를 실시하면, 필러 전극 PL의 선단면과 땜납층 SD1을 확실히 접합할 수 있다. 또한 도 35에 도시한 바와 같이 땜납층 SD1을 돔 형상으로 하는 편이, 땜납층 SD1이 안정되기 때문에, 필러 전극 PL로부터의 땜납층 SD1의 탈락이나 손상을 억제할 수 있다.
이와 같이 하여(도 29 내지 도 35의 공정에 의하여), 복수의 패드 PD 상에 복수의 필러 전극 PL이 각각 형성(접합)되고, 또한 복수의 필러 전극 PL의 각각의 선단면 상에 땜납층 SD1이 형성된 구조가 얻어진다.
또한 여기서는, 구리(Cu)층 CL을 형성한 후, 구리(Cu)층 CL 상에 땜납층 SD1을 형성하는 경우에 대하여 설명하였다. 다른 형태로서, 구리(Cu)층 CL을 형성한 후, 땜납층 SD1을 형성하기 전에, 구리(Cu)층 CL 상에 니켈(Ni)층을 도금법(전해 도금법)으로 형성하고, 그 니켈(Ni)층 상에 땜납층 SD1을 형성할 수도 있다. 이 경우에는, 구리(Cu)층 CL과 땜납층 SD1 사이에 니켈층(니켈 도금층)이 개재되게 된다(도 36 참조). 도 36에는 이 경우가 도시되어 있으며, 필러 전극 PL은, 시드층 SE와, 시드층 SE 상의 구리(Cu)층 CL과, 구리(Cu)층 CL 상의 니켈(Ni)층 NL에 의하여, 형성되게 된다. 또한 도 36은, 도 35와 동일한 공정 단계가 도시되어 있는데, 구리(Cu)층 CL을 형성한 후, 땜납층 SD1을 형성하기 전에, 구리(Cu)층 CL 상에 니켈(Ni)층 NL을 형성한 경우에 대응하고 있다. 또한 니켈층(니켈 도금층) NL을 형성하는 경우, 니켈층 NL의 두께는 구리(Cu)층 CL보다도 얇으며, 예를 들어 3㎛ 정도이고, 필러 전극 PL의 두께의 주체는 구리(Cu)층 CL에 의하여 구성된다.
그 후, 필요에 따라 반도체 기판 SB의 이면측을 연삭 또는 연마하여 반도체 기판 SB의 두께를 얇게 하고 나서, 반도체 기판 SB를 반도체 기판 SB 상의 적층 구조체와 함께 절단(다이싱)한다. 이때, 반도체 기판 SB와 반도체 기판 SB 상의 적층 구조체는 다이싱 블레이드(도시하지 않음)에 의하여 스크라이브 영역을 따라 절단(다이싱)된다. 이것에 의하여, 반도체 기판 SB(반도체 웨이퍼)의 각 칩 영역으로부터 반도체 칩이 취득된다.
이와 같이 하여 반도체 칩 CP를 제조할 수 있다.
<검토의 경위에 대하여>
배선 기판 상에 반도체 칩을 플립 칩 접속한 반도체 장치에 있어서는, 반도체 칩의 복수의 땜납 범프를 배선 기판의 복수의 단자에 접속함으로써 플립 칩 접속을 행할 수 있다. 그러나 근년, 반도체 칩의 단자 수의 증가나 반도체 칩의 소형화에 수반하여, 반도체 칩에 있어서의 땜납 범프의 간격이 좁아져 오고 있다.
그래서 본 발명자는, 반도체 칩의 복수의 패드 상에 복수의 필러 전극을 각각 형성해 두고, 반도체 칩의 복수의 필러 전극을 배선 기판의 복수의 단자에 땜납을 통하여 접속함으로써, 플립 칩 접속을 행하는 것을 검토하고 있다.
반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속한 구조를 채용함으로써, 필러 전극을 사용한 만큼, 반도체 칩과 배선 기판 사이의 간격을 크게 하기 쉬워지기 때문에, 반도체 칩의 단자 수의 증가나 반도체 칩의 소형화에 수반하여 필러 전극의 인접 간격이 작아지더라도, 반도체 칩과 배선 기판 사이에 언더필 수지를 충전하기 쉬워진다. 또한 필러 전극을 사용한 만큼, 각 땜납 접속부의 땜납량을 억제할 수 있기 때문에, 반도체 칩의 단자 수의 증가나 반도체 칩의 소형화에 수반하여 필러 전극의 인접 간격이 작아지더라도, 땜납 접속부끼리가 접촉하여 단락하는 것을 방지하기 쉬워진다. 이 때문에, 반도체 칩의 단자 수의 증가나 반도체 칩의 소형화의 요구에 응하기 위해서는, 반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속한 구조를 채용하는 것이 바람직하다.
또한 반도체 칩은, 복수의 배선층을 갖는 배선 구조(다층 배선 구조)를 갖고 있으며, 그 배선 구조에 형성된 배선에 의하여, 반도체 칩 내에 형성된 소자를 결선함으로써, 반도체 집적 회로가 형성되어 있다. 반도체 칩의 소형화의 요구에 수반하여, 반도체 칩 내의 배선의 미세화도 진행되고 있는데, 그에 수반하여 배선 간의 거리(간격)도 작아져 오고 있다. 배선 간의 거리가 작아지면, 근접하는 배선 간의 용량(기생 용량)이 커져, 배선에서 전송되는 신호의 전송 속도가 저하되어, 신호 지연이나 소비 전력의 증가를 초래할 우려가 있다. 이 때문에, 배선 구조를 구성하는 층간 절연막에 저유전율 절연막을 사용함으로써, 근접하는 배선 간의 용량(기생 용량)을 저감시키는 것이 바람직하다. 그러나 저유전율 절연막은 산화실리콘막보다도 유전율이 낮지만, 저유전율 절연막은 산화실리콘막에 비하여 강도가 약해지기 쉽다.
본 발명자는, 반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속한 구조를 채용한 경우의 반도체 장치의 신뢰성에 대하여, 실험이나 시뮬레이션에 의하여 검토하였다. 그 결과, 반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속한 구조를 채용하는 경우에는, 각 부재의 치수 등을 최적화하는 것이, 제조된 반도체 장치의 신뢰성을 향상시키는 데 있어서, 극히 중요한 것을 알아내었다.
예를 들어 플립 칩 접속에 의하여 반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속할 때, 땜납을 용융, 재고화시킨 후의 냉각 시에 필러 전극 PL로부터 반도체 칩의 배선 구조의 층간 절연막에 응력이 가해지기 쉽다. 필러 전극 PL로부터 반도체 칩의 배선 구조의 층간 절연막에 응력이 가해지는 것은, 그 층간 절연막에 손상이 발생하여 층간 절연막의 열화로 이어질 우려가 있다. 특히 층간 절연막으로서 저유전율 절연막을 채용한 경우에는, 필러 전극 PL로부터 강도가 약한 저유전율 절연막에 응력이 가해지면, 그 저유전율 절연막에 손상이 발생하기 쉽다. 반도체 칩의 배선 구조의 층간 절연막에 손상이 발생하는 것은, 그 반도체 칩을 갖는 반도체 장치의 신뢰성을 저하시켜 버린다. 이 때문에, 반도체 장치의 신뢰성을 향상시키기 위해서는, 필러 전극 PL로부터 반도체 칩의 배선 구조의 층간 절연막에 응력이 가해지기 어렵게 할 것이 요망된다.
본 발명자는, 실험이나 시뮬레이션에 의하여, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막에 가해지는 응력의 크기에 기여하는 주 인자로서, 필러 전극 PL의 두께 h1과, 필러 전극 PL의 직경 D1과, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께가 있음을 새로이 알아내었다. 그리고 이들 인자를 후술하는 바와 같이 최적화함으로써, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막에 가해지는 응력의 크기를 약 절반으로 저감시킬 수 있음을 알아내었다.
본 실시 형태에서는, 반도체 칩의 필러 전극과 배선 기판의 단자를 땜납으로 접속한 구조를 채용하는 데 있어서, 이하에 설명한 바와 같이 각 부재의 치수 등을 최적화함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
<주요한 특징과 효과에 대하여>
본 실시 형태의 반도체 장치 PKG는, 배선 기판 CB와 배선 기판 CB 상에 탑재된 반도체 칩 CP를 갖는 반도체 장치이다. 반도체 칩 CP는, 층간 절연막 IL6(제1 절연막)과, 층간 절연막 IL6 상에 형성된 패드 PD와, 층간 절연막 IL6 상에 형성되고, 패드 PD의 일부를 노출시키는 개구부 OP3(제1 개구부)을 갖는 절연막 PA(제2 절연막)과, 개구부 OP3로부터 노출되는 패드 PD 상에 형성된 필러 전극 PL을 갖고 있다. 배선 기판 CB는, 단자 TE와, 단자 TE의 일부를 노출시키는 개구부 OP1(제2 개구부)을 갖는 레지스트층 SR1(제3 절연막)을 갖고 있다. 반도체 칩 CP의 절연막 PA는, 배선 기판 CB에 대향하는 측의 주면(제1 주면)인 상면 PA2a를 갖고, 또한 배선 기판 CB의 레지스트층 SR1은, 반도체 칩 CP에 대향하는 측의 주면(제2 주면)인 상면 SR1a를 갖고 있다. 평면에서 보아, 필러 전극 PL은, 절연막 PA의 개구부 OP3(제1 개구부)을 내포하며, 필러 전극 PL의 일부는 절연막 PA와 중첩되어 있다. 그리고 반도체 칩 CP의 필러 전극 PL과, 배선 기판 CB의 단자 TE는, 필러 전극 PL과 단자 TE 사이에 개재되는 땜납층 SD를 통하여 접속되어 있다.
본 실시 형태의 제1 특징은, 절연막 PA의 상면 PA2a로부터의 필러 전극 PL의 두께(제1 두께, 높이) h1이, 레지스트층 SR1의 상면 SR1a로부터의 땜납층 SD의 두께(제2 두께, 높이) h2의 절반 이상이고, 또한 두께 h2 이하인 점이다. 즉, 제1 특징은 h2/2≤h1≤h2의 관계를 만족시키고 있는 점이다. 또한 두께 h1, h2는 도 7 및 도 17에 나타나 있다.
h2/2≤h1≤h2의 관계를 만족시키는 것은 h1≤h2≤h1×2의 관계를 만족시키는 것과 등가이다. 이 때문에, 제1 특징은, 레지스트층 SR1의 상면 SR1a로부터의 땜납층 SD의 두께 h2는, 절연막 PA의 상면 PA2a로부터의 필러 전극 PL의 두께 h1의 1배 이상이고, 또한 2배 이하인 것과 등가이다.
두께 h1은, 절연막 PA의 상면 PA2a로부터 돌출되는 부분의 필러 전극 PL의 두께(높이)로 간주할 수도 있다. 또한 두께 h1은, 절연막 PA의 상면 PA2a로부터 필러 전극 PL의 선단면까지의 거리(반도체 칩 CP의 두께 방향에서 보았을 때의 거리)로 간주할 수도 있다. 또한 두께 h1은, 절연막 PA의 상면 PA2a 상에 위치하는 부분(즉, 절연막 PA의 상면 PA2a 상에 올라 앉아 있는 부분)의 필러 전극 PL의 두께로 간주할 수도 있다. 어느 쪽이든 간에, h1은, 반도체 칩 CP의 두께 방향에서 보았을 때의 치수이다.
또한 두께 h2는, 레지스트층 SR1의 상면 SR1a로부터 돌출되는 부분의 땜납층 SD의 두께(높이)로 간주할 수도 있다. 또한 두께 h2는, 레지스트층 SR1의 상면 SR1a로부터 땜납층 SD의 상면(즉, 땜납층 SD와 필러 전극 PL의 계면)까지의 거리(배선 기판 CB의 두께 방향에서 보았을 때의 거리)로 간주할 수도 있다. 어느 쪽이든 간에, h2는 배선 기판 CB의 두께 방향에서 보았을 때의 치수이다. 배선 기판 CB의 두께 방향에서 보았을 때, 반도체 칩 CP의 절연막 PA의 상면 PA2a와 배선 기판 CB의 레지스트층 SR1의 상면 SR1a 사이의 거리(간격)는 필러 전극 PL의 두께 h1과 땜납층 SD의 두께 h2의 합계(즉, h1+h2)에 대응하고 있다.
제1 특징(h2/2≤h1≤h2)을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
패드 PD 상에 필러 전극 PL을 설치하고, 반도체 칩 CP의 필러 전극 PL과 배선 기판 CB의 단자 TE를 땜납층 SD으로 접속한 구조를 채용하는 이점은, 필러 전극 PL을 사용한 만큼 반도체 칩 CP와 배선 기판 CB 사이의 간격을 크게 하기 위함과 필러 전극 PL을 사용한 만큼 땜납 접속부의 땜납량을 억제하기 위함이다. 이 관점에서는, 필러 전극 PL의 두께 h1은 어느 정도 큰 것이 바람직하며, 필러 전극 PL의 두께 h1이 작으면, 필러 전극 PL을 사용하는 의의가 작아져 버린다. 이 관점에서, 필러 전극 PL의 두께 h1은, 땜납층 SD의 두께 h2의 절반 이상(즉, h2/2≤h1)인 것이 바람직하다. h2/2≤h1이 성립하도록 함으로써, 필러 전극 PL을 사용하는 것에 의한 상기 이점을 적확하게 향수할 수 있게 된다. 이것에 의하여, 반도체 칩 CP의 단자 수의 증가나 반도체 칩 CP의 소형화에 수반하여 필러 전극 PL의 인접 간격이 작아지더라도, 반도체 칩 CP와 배선 기판 CB 사이에 언더필 수지(수지부 UFR)를 충전하기 쉬워진다. 또한 필러 전극 PL의 두께 h1을 확보한 만큼 각 땜납 접속부(여기서는 땜납층 SD)의 땜납량을 억제할 수 있기 때문에, 필러 전극 PL의 인접 간격이 작아지더라도 땜납 접속부끼리가 접촉하여 단락하는 것을 방지하기 쉬워진다. 이 때문에 반도체 칩 CP의 소형화나 다단자화를 도모할 수 있다.
한편, 필러 전극 PL의 두께 h1이 지나치게 크면, 다음과 같은 과제가 발생해 버린다. 필러 전극 PL에 인가되는 응력은, 필러 전극 PL 아래에 존재하는 절연막 PA(특히 수지막 PA2)에 의하여 완화된다. 그러나 필러 전극 PL의 두께 h1을 크게 하면, 필러 전극 PL에 인가되는 응력이 커져, 그 응력을 절연막 PA(특히 수지막 PA2)에 의하여 충분히 완화할 수는 없게 되며, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막(IL1 내지 IL6)에 응력이 전달되고, 그 층간 절연막(IL1 내지 IL6)에 응력이 가해지게 된다. 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막에 응력이 가해지는 것은, 그 층간 절연막에 손상이 발생하는 것으로 이어질 우려가 있어, 반도체 장치 PKG의 신뢰성을 저하시켜버린다. 본 발명자의 실험과 시뮬레이션에 의하면, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력의 크기는 필러 전극 PL의 두께 h1에 의존하고 있으며, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 하기 위해서는 필러 전극 PL의 두께 h1을 작게 하는 것이 유효하다.
이 관점에서, 필러 전극 PL의 두께 h1은, 땜납층 SD의 두께 h2 이하(즉, h1≤h2)인 것이 바람직하다. h1≤h2가 성립하도록 함으로써, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 할 수 있기 때문에, 필러 전극 PL로부터의 응력에 기인하여 필러 전극 PL의 하방에 위치하는 층간 절연막에 손상이 발생하는 것을 억제 또는 방지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
따라서 제1 특징으로서 h2/2≤h1≤h2의 관계를 만족시키는 것이 바람직하다. 이것에 의하여, 필러 전극 PL을 사용하는 것에 의한 상기 이점을 적확하게 향수할 수 있음과 함께, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 적확하게 저감시킬 수 있다. 이것에 의하여 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한 필러 전극 PL의 인접 간격을 작게 하는 것이 가능해지기 때문에, 반도체 칩 CP의 소형화나 다단자화를 도모할 수 있다.
도 37은, 필러 전극의 두께(도 37의 횡축)와, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력(도 37의 종축)의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다. 도 37의 횡축은 필러 전극의 두께이지만, 상기 두께 h1에 상당하고 있다. 도 37의 그래프로부터도, 필러 전극의 두께(h1)를 작게 함으로써, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력을 작게 할 수 있음을 알 수 있다. 필러 전극 PL의 두께 h1은 15 내지 25㎛ 정도가 적절하다. 이 때문에, 예를 들어 필러 전극 PL의 두께 h1을 20㎛로 하고 땜납층 SD의 두께 h2를 30㎛으로 하는 조합은 적절하다.
본 실시 형태의 제2 특징은, 필러 전극 PL의 두께 h1과 땜납층 SD의 두께 h2의 합계(즉, h1+h2)가 필러 전극 PL의 직경 D1의 0.5배 이상이고 또한 0.8배 이하인 점이다. 즉, 제2 특징은, D1×0.5≤h1+h2≤D1×0.8의 관계를 만족시키고 있는 점이다. 직경 D1은 도 20 및 도 21에 나타나 있다. 필러 전극 PL의 직경 D1은, 상기 포토레지스트층 RP1의 개구부 OP4의 직경과 실질적으로 동일하다.
또한 D1×0.5≤h1+h2≤D1×0.8의 관계를 만족시키는 것은 0.5≤(h1+h2)/D1≤0.8의 관계를 만족시키는 것과 등가이다.
제2 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
필러 전극 PL의 직경 D1을 작게 하여 (h1+h2)/D1을 크게 하면, 필러 전극 PL이 쓰러지는 방향으로 작용하는 응력이 커져 버린다. 필러 전극 PL이 쓰러지는 방향으로 작용하는 응력이 커지면, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막(IL1 내지 IL6)에 응력이 가해지기 쉬워지기 때문에, 바람직하지 않다. 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막에 가해지는 응력을 작게 하기 위해서는, 필러 전극 PL의 직경 D1을 크게 하는 것이 유효하다. 이 관점에서 (h1+h2)/D1은 0.8 이하인 것이 바람직하다.
한편, 필러 전극 PL의 직경 D1을 크게 하여 (h1+h2)/D1을 작게 하는 것은, 반도체 칩 CP와 배선 기판 CB 사이에 충전하는 언더필 수지(수지부 UFR)의 체적의 감소를 초래하고, 언더필 수지에 의한 보호 효과의 저감으로 이어져 버린다. 또한 필러 전극 PL의 직경 D1을 크게 하여 (h1+h2)/D1을 작게 하는 것은, 필러 전극 PL의 배열 피치의 증대로 이어지고, 반도체 칩의 소형화나 다단자화에 불리해진다. 이 때문에, 필러 전극 PL의 직경 D1을 크게 하여 (h1+h2)/D1을 지나치게 작게 하는 것도 바람직하지 않다. 이 관점에서 (h1+h2)/D1은 0.5 이상인 것이 바람직하다.
따라서 제2 특징으로서, 필러 전극 PL의 두께 h1과 땜납층 SD의 두께 h2의 합계는, 필러 전극 PL의 직경 D1의 0.5배 이상이고 또한 0.8배 이하인 것이 바람직하다(즉, D1×0.5≤h1+h2≤D1×0.8). 이것에 의하여, 필러 전극 PL이 쓰러지는 방향으로 작용하는 응력을 억제하여, 필러 전극 PL로부터 필러 전극 PL의 하방에 위치하는 층간 절연막(IL1 내지 IL6)에 응력이 가해지기 어렵게 할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한 반도체 칩 CP와 배선 기판 CB 사이에 충전하는 언더필 수지(수지부 UFR)의 체적을 확보하기 쉬워지기 때문에, 언더필 수지에 의한 보호 효과를 적확하게 얻을 수 있게 된다. 또한 필러 전극 PL의 배열 피치를 작게 하기 쉬워지면, 반도체 칩의 소형화나 다단자화에 유리해진다.
도 38은, 필러 전극의 직경(도 38의 횡축)과, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력(도 38의 종축)의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다. 도 38의 횡축은, 필러 전극의 직경이며, 상기 직경 D1에 상당하고 있다. 도 38의 그래프로부터도, 필러 전극의 직경(D1)을 크게 함으로써, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력을 작게 할 수 있음을 알 수 있다. 필러 전극 PL의 직경 D1은 85 내지 105㎛ 정도가 적절하다.
본 실시 형태의 제3 특징은, 절연막 PA의 개구부 OP3의 직경 D2가, 필러 전극 PL의 직경 D1의 0.4배 이상이고 또한 0.75배 이하인 점이다. 즉, 제3 특징은, D1×0.4≤D2≤D1×0.75의 관계를 만족시키고 있는 점이다. 직경 D1, D2는, 도 20 및 도 21에 나타나 있다. 또한 절연막 PA의 개구부 OP3은 수지막 PA2의 개구부 OP3b에 의하여 구성되어 있기 때문에, 절연막 PA의 개구부 OP3의 직경 D2는 수지막 PA2의 개구부 OP3b의 직경과 동일하다.
제3 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
절연막 PA의 개구부 OP3의 직경 D2가 작아지면, 절연막 PA의 개구부 OP3에 매립된 부분의 필러 전극 PL의 직경도 작아져, 절연막 PA의 개구부 OP3에 매립된 부분의 필러 전극 PL에 있어서의 전류 밀도가 높아진다. 절연막 PA의 개구부 OP3에 매립된 부분의 필러 전극 PL에 있어서의 전류 밀도가 높아지면, 필러 전극 PL의 열화(예를 들어 일렉트로마이그레이션에 의한 열화)가 발생하기 쉬워져, EM(ElectroMigration) 수명 등이 저하될 우려가 있기 때문에, 바람직하지 않다. 필러 전극 PL의 열화를 억제하기 위해서는, 절연막 PA의 개구부 OP3의 직경 D2를 크게 하는 것이 유효하다. 이 관점에서, 절연막 PA의 개구부 OP3의 직경 D2는, 필러 전극 PL의 직경 D1의 0.4배 이상(즉, D1×0.4≤D2)인 것이 바람직하다.
또한 절연막 PA(특히 수지막 PA2)는 완충층(응력 완충층, 응력 완화층)로서의 기능을 갖고 있으며, 필러 전극 PL에 인가되는 응력은 완충층으로서의 절연막 PA(특히 수지막 PA2)에 의하여 완화된다. 그러나 절연막 PA의 개구부 OP3의 직경 D2를 크게 하면, 절연막 PA(특히 수지막 PA2)의 완충층으로서의 기능이 작아져, 필러 전극 PL에 인가되는 응력을 절연막 PA(특히 수지막 PA2)에 의하여 완화하는 작용이 저하되어 버리기 때문에, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 응력이 가해지기 쉬워져 버린다.
이 때문에, 일렉트로마이그레이션 대책으로서, 필러 전극 PL에 흐르는 전류 밀도를 낮추기 위하여, 필러 전극 PL을 패드 PD에 접속하는 절연막 PA의 개구부 OP3의 직경 D2를 지나치게 크게 하면, 절연막 PA(특히 수지막 PA2)의 완충층으로서의 기능이 작아져, 필러 전극 PL로부터 층간 절연막에 가해지는 응력이 커져, 층간 절연막에 손상이 발생할 우려가 있다. 이 때문에, 절연막 PA의 개구부 OP3의 직경 D2를 지나치게 크게 하는 것은 바람직하지 않다. 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 하기 위해서는, 절연막 PA의 개구부 OP3의 직경 D2를 작게 하는 것이 유효하다. 이 관점에서, 절연막 PA의 개구부 OP3의 직경 D2는, 필러 전극 PL의 직경 D1의 0.75배 이하(즉, D2≤D1×0.75)인 것이 바람직하다.
따라서 제3 특징으로서, 절연막 PA의 개구부 OP3의 직경 D2는, 필러 전극 PL의 직경 D1의 0.4배 이상이고 또한 0.75배 이하인 것이 바람직하다(즉, D1×0.4≤D2≤D1×0.75). 이것에 의하여, 절연막 PA의 개구부 OP3에 매립된 부분의 필러 전극 PL에 있어서의 전류 밀도를 억제할 수 있기 때문에, 필러 전극 PL의 열화(예를 들어 일렉트로마이그레이션에 의한 열화)를 억제할 수 있어, EM 수명 등을 향상시킬 수 있다. 또한 절연막 PA(특히 수지막 PA2)의 완충층으로서의 기능을 확보하기 쉬워져, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 할 수 있다. 이 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시 형태의 제4 특징은, 절연막 PA가, 무기 절연막을 포함하는 절연막 PA1과, 절연막 PA1 상의 수지막 PA2와의 적층 구조를 가지며, 평면에서 보아, 절연막 PA1의 개구부 OP3a(제3 개구부)는 수지막 PA2의 개구부 OP3b(제4 개구부)를 내포하고 있고, 절연막 PA의 개구부 OP3이 수지막 PA2의 개구부 OP3b에 의하여 형성되어 있는 점이다.
제4 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
절연막 PA가, 절연막 PA1과 절연막 PA1 상의 수지막 PA2의 적층 구조를 가지며, 평면에서 보아, 절연막 PA1의 개구부 OP3a가 수지막 PA2의 개구부 OP3b를 내포하고 있으면, 절연막 PA의 개구부 OP3의 내벽은 수지막 PA2의 개구부 OP3b의 내벽에 의하여 구성되기 때문에, 필러 전극 PL은 수지막 PA2에 접하지만 절연막 PA1에는 접하지 않게 된다. 수지막 PA2는 수지 재료를 포함하기 때문에 비교적 부드러우며, 필러 전극 PL에 인가되는 응력을 완화하는 완충층(응력 완충층, 응력 완화층)으로서의 기능이 우수하다. 이 때문에, 필러 전극 PL이, 수지막 PA2에 접하지만 절연막 PA1에는 접하지 않도록 함으로써, 필러 전극 PL에 인가된 응력을 수지막 PA2로 완화하기 쉬워져, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 할 수 있다. 이것에 의하여, 필러 전극 PL로부터의 응력에 기인하여 필러 전극 PL의 하방에 위치하는 층간 절연막에 손상이 발생하는 것을 억제 또는 방지할 수 있다. 이 때문에, 제4 특징을 만족시키는 것이 바람직하며, 그것에 의하여 반도체 장치의 신뢰성을 향상시킬 수 있다. 예를 들어 개구부 OP3a의 직경을 55㎛ 정도로 하여 개구부 OP3b의 직경을 40㎛ 정도로 하는 조합은 적절하다.
또한 절연막 PA1 상의 수지막 PA2 중, 필러 전극 PL에 인가되는 응력을 완화하는 완충층으로서의 기능하는 것은 주로 수지막 PA2이며, 그 완충층으로서의 기능을 향상시키기 위하여, 반도체 칩 CP의 최상층의 막으로서, 수지 재료를 포함하는 절연막(즉, 수지막 PA2)을 사용하고 있다. 수지막 PA2의 이 기능(완충층으로서의 기능)을 고려하면, 수지막 PA2는 폴리이미드 수지막이면, 특히 바람직하다. 그렇게 함으로써, 필러 전극 PL에 인가된 응력을 수지막 PA2로 보다 적확하게 완화할 수 있게 되어, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을, 보다 적확하게 저감할 수 있게 된다.
또한 절연막 PA1은, 무기 절연막을 포함함으로써, 패시베이션막으로서 적확하게 기능할 수 있다. 또한 절연막 PA1은 질화실리콘막 또는 산질화실리콘막을 포함하는 것이 보다 바람직하며, 그렇게 함으로써 반도체 칩 CP의 내습성을 향상시킬 수 있고, 나아가 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시 형태의 제5 특징은, 패드 PD와 필러 전극 PL 사이에 있어서의 수지막 PA2의 두께(제3 두께) T1이, 패드 PD의 두께(제4 두께) T2보다도 크고, 또한 필러 전극 PL의 두께 h1보다도 작은 점이다. 즉, 제5 특징은, T2<T1<h1의 관계를 만족시키고 있는 점이다. 두께 T1, T2는 도 7 및 도 20에 나타나 있다.
여기서, 두께 T1은, 패드 PD의 상면(절연막 PA1로 덮이지 않는 부분의 패드 PD의 상면)과 필러 전극 PL(수지막 PA2 상에 올라 앉은 부분의 필러 전극 PL) 사이에 개재되는 부분의 수지막 PA2의 두께이다. 달리 말하면, 두께 T1은, 평면에서 보아, 개구부 OP3a의 내측이고, 또한 개구부 OP3b의 외측의 영역에서의, 수지막 PA2의 두께에 대응하고 있다. 또한 두께 T1, T2는, 반도체 칩 CP의 두께 방향에서 보았을 때의 치수이다.
제5 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
수지막 PA2의 두께(T1)가 얇아지면, 수지막 PA2의 완충층으로서의 기능이 낮아져, 필러 전극 PL에 인가되는 응력을 수지막 PA2에 의하여 완화하는 작용이 저하되어 버리기 때문에, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 응력이 가해지기 쉬워진다. 이 때문에, 수지막 PA2의 두께(T1)를 지나치게 얇게 하는 것은 바람직하지 않다. 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 하기 위해서는, 수지막 PA2의 두께(T1)를 두껍게 하는 것이 유효하다. 이 관점에서, 수지막 PA2의 두께 T1은, 패드 PD의 두께 T2보다도 큰(두꺼운) 것이 바람직하다(즉, T2<T1).
한편, 수지막 PA2의 두께(T1)가 지나치게 두꺼우면, 수지막 PA2의 열수축률과, 배선 구조를 구성하는 층간 절연막(IL1 내지 IL6)의 열수축률의 차에 기인하여 반도체 칩 CP가 휘기 쉬워져 버린다. 이 때문에, 수지막 PA2의 두께(T1)를 지나치게 두껍게 하는 것은, 바람직하지 않다. 이 관점에서, 수지막 PA2의 두께 T1은, 필러 전극 PL의 두께 h1보다도 작은 것이 바람직하다(즉, T1<h1).
따라서 제5 특징으로서, 수지막 PA2의 두께 T1은, 패드 PD의 두께 T2보다도 크고, 또한 필러 전극 PL의 두께 h1보다도 작은 것이 바람직하다(즉, T2<T1<h1). 이것에 의하여, 수지막 PA2의 완충층으로서의 기능을 확보하기 쉬워져, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 할 수 있다. 이것에 의하여, 필러 전극 PL로부터의 응력에 기인하여 필러 전극 PL의 하방에 위치하는 층간 절연막에 손상이 발생하는 것을 억제 또는 방지할 수 있다. 또한 수지막 PA2와 층간 절연막(IL1 내지 IL6)의 열수축률의 차에 기인하여 반도체 칩 CP가 불필요하게 휘어 버리는 것을 억제 또는 방지하기 쉬워진다. 이 때문에 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시 형태의 제6 특징은, 평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3이, 필러 전극 PL의 직경 D1보다도 작은 점이다(도 39 참조). 즉, 제6 특징은 D3<D1의 관계를 만족시키고 있는 점이다. 직경 D3은, 상기 도 11 및 도 39에 나타나 있다. 또한 다른 관점에서 보면, 제6 특징은, 평면에서 보아, 레지스트층 SR1의 개구부 OP1이 필러 전극 PL에 내포되어 있는 것이다. 여기서, 도 39는, 반도체 장치 PKG의 요부 평면도이며, 도 39에는, 반도체 장치 PKG에 있어서의, 배선 기판 CB의 단자와, 레지스트층 SR1의 개구부 OP1과, 필러 전극 PL의 평면 레이아웃이 도시되어 있다.
제6 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3을, 필러 전극 PL의 직경 D1보다도 크게 해 버리면, 땜납층 SD1의 일부가 필러 전극 PL의 측면에 젖어 오르기 쉬워져 버린다. 땜납층 SD1의 일부가 필러 전극 PL의 측면에 젖어 오르면, 반도체 칩 CP와 배선 기판 CB 사이에 언더필 수지(수지부 UFR)를 충전하기 어려워져 버리기 때문에, 바람직하지 않다. 또한 땜납층 SD1의 일부가 필러 전극 PL의 측면에 젖어 오르면, 인접하는 필러 전극 PL 간의 단락의 위험성이 증가하기 때문에, 바람직하지 않다. 또한 땜납층 SD1의 일부가 필러 전극 PL의 측면에 젖어 오르면, 그만큼 땜납층 SD의 두께 h2가 작아져, 반도체 칩 CP와 배선 기판 CB 사이의 간격이 좁아지기 때문에, 바람직하지 않다.
따라서 제6 특징으로서, 평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3은, 필러 전극 PL의 직경 D1보다도 작은 것이 바람직하다. 다른 관점에서 보면, 평면에서 보아, 레지스트층 SR1의 개구부 OP1은, 필러 전극 PL에 내포되어 있는 것이 바람직하다. 이것에 의하여 필러 전극 PL과 단자 TE를 접속하는 땜납층 SD의 형상은, 상기 도 7에 도시한 바와 같은 형상으로 되고, 땜납층 SD1을 구성하는 땜납이 필러 전극 PL의 측면에 젖어 오르기 어려워진다. 이 때문에, 반도체 칩 CP와 배선 기판 CB 사이에 언더필 수지(수지부 UFR)를 충전하기 쉬워져, 반도체 장치 PKG를 제조하기 쉬워진다. 또한 인접하는 필러 전극 PL 간의 단락의 위험성를 저감시킬 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 예를 들어 필러 전극 PL의 직경 D1을 85 내지 105㎛ 정도로 하고 레지스트층 SR1의 개구부 OP1의 직경 D3을 65 내지 75㎛ 정도로 하는 조합은 적절하다.
또한 반도체 칩 CP에 있어서의 필러 전극 PL의 배열 피치는, 필러 전극 PL의 직경 D1에 15㎛을 추가한(더한) 값(D1+15㎛)보다도 큰 것이 바람직하다. 즉, 평면에서 보아, 인접하는 필러 전극 PL의 최근접 거리(가장 근접해 있는 개소의 간격)는 15㎛ 이상 확보하는 것이 바람직하다. 이것에 의하여, 반도체 칩 CP와 배선 기판 CB 사이에 언더필 수지(수지부 UFR)를 충전하기 쉬워진다. 일례를 들면, 필러 전극 PL의 직경 D1을 85 내지 105㎛ 정도로 하고 필러 전극 PL의 배열 피치를 130㎛ 정도로 할 수 있다.
제6 특징에 대하여 더 보충한다. 상술한 바와 같이, 제6 특징으로서, 평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3은, 필러 전극 PL의 직경 D1보다도 작으며(D3<D1), 레지스트층 SR1의 개구부 OP1의 직경 D3이, 필러 전극 PL의 직경 D1의 0.7배 이상이고 또한 0.8배 이하(D1×0.7≤D3≤D1×0.8)이면, 특히 바람직하다. 그 이유에 대하여 이하에 설명한다.
상술한 바와 같이, 제6 특징으로서, 평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3은, 필러 전극 PL의 직경 D1보다도 작으며(D3<D1), 다른 관점에서 보면, 평면에서 보아, 레지스트층 SR1의 개구부 OP1은, 필러 전극 PL에 내포되어 있다. 이것에 의하여, 땜납층 SD1을 구성하는 땜납이 필러 전극 PL의 측면에 젖어 오르기 어려워진다. 그러나 땜납층 SD1을 구성하는 땜납이 필러 전극 PL의 측면에 젖어 오르는 것을 확실히 방지하기 위해서는, 평면에서 보아, 레지스트층 SR1의 개구부 OP1의 직경 D3을 필러 전극 PL의 직경 D1보다도 작게 할 뿐 아니라, 또한 레지스트층 SR1의 개구부 OP1의 직경 D3을, 필러 전극 PL의 직경 D1의 0.8배 이하(즉, D3≤D1×0.8)로 하는 것이 바람직하다. 레지스트층 SR1의 개구부 OP1의 직경 D3을 필러 전극 PL의 직경 D1의 0.8배 이하(D3≤D1×0.8)로 하면, 땜납층 SD1을 구성하는 땜납이 필러 전극 PL의 측면에 젖어 오르는 것을 보다 적확하게 방지할 수 있다.
한편, 레지스트층 SR1의 개구부 OP1의 직경 D3이 작아지면, 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD의 직경도 작아져, 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD에 있어서의 전류 밀도가 높아진다. 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD에 있어서의 전류 밀도가 높아지면, 땜납층 SD의 열화(예를 들어 일렉트로마이그레이션에 의한 열화)가 발생하기 쉬워져, EM 수명 등이 저하될 우려가 있기 때문에, 바람직하지 않다. 전류 밀도의 증가에 기인한 땜납층 SD의 열화를 억제 또는 방지하기 위해서는, 레지스트층 SR1의 개구부 OP1의 직경 D3을 지나치게 작게 하지 않는 것이 유효하다. 또한 필러 전극 PL의 직경 D1에 대한 레지스트층 SR1의 개구부 OP1의 직경 D3의 비(즉, D3/D1)가 작아지면, 레지스트층 SR1의 상면 SR1a와 레지스트층 SR1의 개구부 OP1의 내벽(측벽)으로 형성되는 코너부에 접하는 위치에, 땜납층 SD의 잘록한 부분이 형성되고, 그 잘록한 부분을 기점으로 하여 땜납층 SD에 크랙이 발생할 위험성이 증가해 버린다. 땜납층 SD의 크랙을 억제 또는 방지하기 위해서는, 필러 전극 PL의 직경 D1에 대한 레지스트층 SR1의 개구부 OP1의 직경 D3의 비(즉, D3/D1)를 지나치게 작게 하지 않는 것이 유효하다. 즉, 땜납층 SD의 열화나 크랙을 억제 또는 방지하기 위해서는, 레지스트층 SR1의 개구부 OP1의 직경 D3을 지나치게 작게 하지 않는 것이 유효하다.
이 때문에, 제6 특징으로서, 평면에서 보아 레지스트층 SR1의 개구부 OP1은 필러 전극 PL에 내포되어 있지만(개구부 OP1의 직경 D3은 필러 전극 PL의 직경 D1보다도 작지만), 레지스트층 SR1의 개구부 OP1의 직경 D3을, 필러 전극 PL의 직경 D1의 0.7배 이상이고 또한 0.8배 이하(즉, D1×0.7≤D3≤D1×0.8)로 하는 것이, 특히 바람직하다. 즉, 필러 전극 PL의 직경 D1에 대한 레지스트층 SR1의 개구부 OP1의 직경 D3의 비(D3/D1)는 0.7 이상이고 또한 0.8 이하(즉, 0.7≤D3/D1≤0.8)로 하는 것이, 특히 바람직하다. 그렇게 함으로써, 땜납층 SD1을 구성하는 땜납이 필러 전극 PL의 측면에 젖어 오르는 것을 적확하게 방지할 수 있음과 함께, 땜납층 SD의 열화나 크랙을 억제 또는 방지할 수 있어, 반도체 장치의 신뢰성을, 보다 적확하게 향상시킬 수 있다.
또한 도 39에서는, 일례로서 단자 TE의 평면 형상이 사각형(직사각형)인 경우가 도시되어고 있지만, 이에 한정되지 않으며, 단자 TE의 평면 형상은 원형 등이어도 된다.
본 실시 형태의 제7 특징은, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께가 25 내지 300㎛인 점이다. 제7 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
반도체 칩 CP를 구성하는 반도체 기판 SB의 두께가 두꺼우면, 반도체 칩 CP는 변형되기 어려워진다. 그에 비하여, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께를 얇게 하면, 반도체 칩 CP는 변형되기 쉬워져, 반도체 칩 CP의 배선 구조를 구성하는 층간 절연막(IL1 내지 IL6)에 가해지는 응력을, 반도체 칩 CP의 변형에 의하여 완화시킬 수 있게 된다. 이 때문에, 반도체 기판 SB의 두께를 얇게 하는 것은, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 하도록 작용한다. 이 관점에서, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께는, 어느 정도 얇게 하여 300㎛ 이하로 하는 것이 바람직하다. 한편, 반도체 기판 SB의 두께가 지나치게 얇으면, 반도체 기판 SB의 균열의 위험성이 증가하기 때문에, 반도체 기판 SB의 두께는 25㎛ 이상인 것이 바람직하다.
따라서 제7 특징으로서, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께는 25 내지 300㎛의 범위 내인 것이 바람직하다. 이것에 의하여, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을, 반도체 칩 CP의 변형에 의하여 완화시킬 수 있음과 함께, 반도체 기판 SB가 절결되어 버리는 것을 적확하게 방지할 수 있다. 이 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있고, 또한 반도체 장치를 제조하기 쉬워진다. 또한 반도체 장치의 제조 수율을 향상시킬 수 있다.
도 40은, 반도체 칩을 구성하는 반도체 기판의 두께(도 40의 횡축)와, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력(도 40의 종축)의 상관을, 시뮬레이션에 의하여 조사한 결과를 나타내는 그래프이다. 도 40의 그래프로부터도, 반도체 칩을 구성하는 반도체 기판의 두께를 얇게 함으로써, 필러 전극으로부터 필러 전극의 하방의 층간 절연막에 가해지는 응력을 작게 할 수 있음을 알 수 있다. 이 때문에, 반도체 칩 CP를 구성하는 반도체 기판 SB의 두께는 300㎛ 이하로 하는 것이 바람직하다.
본 실시 형태의 제8 특징은, 절연막 PA의 개구부 OP3(수지막 PA2의 개구부 OP3b)의 평면 형상이 원 형상인 점이다(도 21 참조). 또한 필러 전극 PL의 평면 형상이 원 형상이면, 더욱 바람직하다. 제8 특징을 만족시키는 것이 바람직한 이유에 대하여 이하에 설명한다.
절연막 PA의 개구부 OP3(수지막 PA2의 개구부 OP3b)의 평면 형상은, 사각 형상(직사각 형상), 사각형 이외의 다각 형상, 또는 원 형상 등, 다양한 평면 형상을 적용할 수 있지만, 그 중에서도 원 형상이 특히 바람직하다. 절연막 PA의 개구부 OP3(수지막 PA2의 개구부 OP3b)의 평면 형상을 원 형상으로 함으로써, 절연막 PA의 개구부 OP3(수지막 PA2의 개구부 OP3b)에 매립된 부분의 필러 전극 PL이 원기둥 형상으로 된다. 이것에 의하여, 필러 전극 PL에 이방적인 응력이 발생하기 어려워지고, 또한 필러 전극 PL의 코너부에 응력이 집중되는 현상이 발생하는 것을 방지할 수 있다. 이 효과는, 필러 전극 PL의 평면 형상을 원 형상으로 함으로써 더 커진다. 이것에 의하여, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 작게 할 수 있다. 이 때문에, 필러 전극 PL로부터의 응력에 기인하여 필러 전극 PL의 하방에 위치하는 층간 절연막에 손상이 발생하는 것을 억제 또는 방지할 수 있다. 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한 반도체 칩 CP는, 복수의 배선층을 포함하는 배선 구조를 갖고 있다. 본 실시 형태는, 반도체 칩 CP의 배선 구조가 저유전율 절연막을 포함하고 있는 경우에 적용하면 효과가 크다. 그 이유는 이하와 같다.
상술한 바와 같이, 근년, 반도체 칩 내의 배선의 간격은 작아져 오고 있기 때문에, 근접하는 배선 간의 기생 용량이 커져, 신호 지연이나 소비 전력의 증가를 초래할 우려가 있다. 이 때문에, 반도체 칩의 배선 구조를 구성하는 층간 절연막에 저유전율 절연막을 사용함으로써, 근접하는 배선 간의 기생 용량을 저감시키는 것이 바람직하며, 그것에 의하여 반도체 장치의 성능을 향상시킬 수 있다. 그러나 저유전율 절연막은 산화실리콘막보다도 유전율이 낮지만, 저유전율 절연막은 산화실리콘막에 비하여 강도가 약해지기 쉽다. 이 때문에, 배선 구조에 포함되는 층간 절연막으로서 저유전율 절연막을 채용한 경우에는, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막에 응력이 가해졌을 때, 그 층간 절연막에 손상이 발생할 위험성이 높아져 버린다. 즉, 저유전율 절연막은, 필러 전극 PL로부터의 응력에 대한 내성이 낮은 막이라 할 수 있다.
그에 비하여 본 실시 형태에서는, 상기 특징(제1 내지 제8 특징)에 의하여, 필러 전극 PL로부터 필러 전극 PL의 하방의 층간 절연막(IL1 내지 IL6)에 가해지는 응력을 저감시키고 있다. 이 때문에, 배선 구조에 포함되는 층간 절연막으로서, 응력에 대한 내성이 낮은 막인 저유전율 절연막을 채용한 경우에도, 필러 전극 PL로부터의 응력에 의하여 저유전율 절연막을 포함하는 층간 절연막에 손상이 발생하는 것을 억제 또는 방지할 수 있다. 이 때문에, 본 실시 형태를, 반도체 칩 CP의 배선 구조가 저유전율 절연막을 포함하고 있는 경우에 적용하면, 반도체 칩 CP 내의 근접하는 배선 간의 기생 용량을 저감시키는 효과를 얻을 수 있음과 함께, 그 저유전율 절연막에, 필러 전극 PL로부터의 응력에 의하여 손상이 발생하는 것을 억제 또는 방지할 수 있다. 따라서 반도체 장치의 성능을 향상시킴과 함께, 반도체 장치의 신뢰성을 향상시킬 수 있다. 이는, 후술하는 제9 특징 및 제10 특징에 대해서도 적용할 수 있다.
다음으로, 본 실시 형태의 제1 변형예에 대하여 설명한다. 도 41 및 도 42는, 본 실시 형태의 제1 변형예의 반도체 장치 PKG의 요부 단면도(도 41) 및 요부 평면도(도 42)이다. 도 41은, 상기 도 7에 대응하는 영역의 단면도(부분 확대 단면도)가 도시되어 있고, 도 42는, 상기 도 21에 대응하는 평면도가 도시되어 있다. 또한 도 41은, 도 42의 A6-A6 선의 위치에서의 단면도에 거의 대응하고 있다. 또한 도 43은, 제1 변형예의 반도체 장치의 효과를 설명하기 위한 설명도이며, 상기 도 7에 대응하는 영역의 단면도가 도시되어 있다.
또한 도 41 및 도 42에 도시되는 제1 변형예의 반도체 장치가 상기 도 7의 반도체 장치와 주로 상위한 점은, 제9 특징을 갖고 있는 점이다.
즉, 제9 특징은, 패드 PD와 그 패드 PD 상에 형성된 필러 전극 PL에 있어서, 평면에서 보아, 패드 PD는 필러 전극 PL을 내포하고 있는 점이다. 즉, 평면에서 보아, 필러 전극 PL은, 패드 PD에 내포되어 있으며, 패드 PD로부터 비어져 나와 있지는 않다. 다른 관점에서 보면, 제9 특징은, 평면에서 보아, 반도체 칩 CP의 패드 PD의 측면(외주) PDS의 위치가, 필러 전극 PL의 측면 PLS와 동일하거나, 필러 전극 PL의 측면 PLS보다도 외측에 위치하고 있는 점이다. 여기서, 평면에서 보아, 절연막 PA의 개구부 OP3로부터 멀어지는 측을 외측으로 하고 절연막 PA의 개구부 OP3에 근접하는 측을 내측으로 하고 있다.
또한 필러 전극 PL의 측면 PLS는, 절연막 PA의 상면 PA2a 상에 위치하는 부분(즉, 절연막 PA의 상면 PA2a 상에 올라 앉아 있는 부분)의 필러 전극 PL의 측면이다. 필러 전극 PL의 측면 PLS는, 평면에서 보아 절연막 PA2와 중첩되어 있고, 또한 수지부 UFR에 접하고 있다. 즉, 필러 전극 PL의 측면 PLS는 수지부 UFR에 접하는 측면이다.
제9 특징의 효과에 대하여 도 41과 도 43을 대비하면서 이하에 설명한다.
절연막을 형성할 때 그 절연막의 하지에 단차가 존재하면, 하지의 단차를 반영한 단차가 그 절연막에도 발생하는 경우가 있다. 절연막 PA는, 패드 PD의 상면의 일부(중앙부)를 개구부 OP3로부터 노출시키고, 패드 PD의 상면의 외주부와 측면을 덮도록 형성되어 있다. 이 때문에, 절연막 PA의 상면 PA2a에는, 패드 PD의 측면 PDS에 기인한 단차 DS가 형성되는 경우가 있다. 도 41 및 도 43의 각각에는, 절연막 PA의 상면 PA2a에, 패드 PD의 측면 PDS에 기인한 단차 DS가 형성된 경우가 도시되어 있다. 또한 도 41의 경우와 도 43의 경우를 비교하면, 도 43의 경우보다도 도 41의 경우 쪽이 패드 PD의 평면 치수(평면적)가 크며, 도 41의 경우에는, 평면에서 보아 패드 PD의 측면 PDS는 필러 전극 PL과 중첩되어 있지 않지만, 도 43의 경우에는, 평면에서 보아 패드 PD의 측면 PDS가 필러 전극 PL과 중첩되어 있다.
도 43의 경우에는, 절연막 PA의 상면 PA2a에, 패드 PD의 측면 PDS에 기인한 단차 DS가 형성되고, 또한 그 단차 DS 상에도 필러 전극 PL이 존재하고 있다. 즉, 도 43의 경우에는, 절연막 PA의 상면 PA2a에 있어서, 단차 DS보다도 외측의 영역에까지 필러 전극 PL이 존재하고 있다. 이 경우(도 43)에는, 절연막 PA에 접하는 필러 전극 PL의 하면 PLK는, 평탄하게는 되지 않으며, 단차 DS를 반영한 형상으로 된다. 구체적으로는, 필러 전극 PL의 하면 PLK는, 하면 PLK의 단부 근방 영역이 반도체 칩 CP에 근접하는 측으로 돌출된(뾰족한) 형상으로 된다. 또한 필러 전극 PL에 있어서의 절연막 PA의 상면 PA2a에 접하는 면을, 부호 PLK를 붙여 필러 전극 PL의 하면 PLK로 한다.
필러 전극 PL의 하면 PLK가, 도 43과 같은 형상을 갖고 있는 경우에는, 온도 사이클 시(고온 상태와 저온 상태가 교대로 반복되었을 때)에, 필러 전극 PL의 하면 PLK의 단부 근방 영역이 절연막 PA를 누름으로써, 반도체 칩 CP의 패드 PD 또는 층간 절연막에 응력이 가해져, 패드 PD의 변형 또는 층간 절연막의 손상이 발생하기 쉬워진다.
필러 전극 PL로부터의 응력에 기인한 패드 PD의 변형이나 층간 절연막의 손상을 억제하기 위해서는, 절연막 PA에 접하는 필러 전극 PL의 하면 PLK를, 하면 PLK의 단부측까지 평탄하게 하는 것이 유효하다. 그러기 위해서는, 절연막 PA의 단차 DS가 발생하더라도, 그 단차 DS가 필러 전극 PL의 하면 PLK의 형상에 영향을 미치지 않도록 할 필요가 있다. 이는, 절연막 PA의 단차 DS 상에는 필러 전극 PL은 존재하지 않으며, 평면에서 보아 단차 DS보다도 내측에 필러 전극 PL의 측면 PLS가 위치하도록, 패드 PD와 필러 전극 PL을 설계함으로써 실현할 수 있다.
절연막 PA의 단차 DS는 패드 PD의 측면 PDS에 기인하여 발생한 것이며, 절연막 PA의 단차 DS와 패드 PD의 측면 PDS의 평면적인 위치 관계를 보면, 절연막 PA의 단차 DS는 반드시 패드 PD의 측면 PDS보다도 외측에 위치하고 있다. 또한 상술한 바와 같이, 평면에서 보아, 절연막 PA의 개구부 OP3로부터 멀어지는 측을 외측으로 하고, 절연막 PA의 개구부 OP3에 근접하는 측을 내측으로 하고 있다. 이 때문에, 평면에서 보아, 필러 전극 PL이 패드 PD에 내포되고, 패드 PD로부터 필러 전극 PL이 비어져 나오지 않도록 하면, 필연적으로, 평면에서 보아 필러 전극 PL의 측면 PLS는, 절연막 PA의 단차 DS보다도 내측에 위치하게 되며, 그 때문에, 절연막 PA의 단차 DS 상에는 필러 전극 PL은 존재하지 않게 된다. 이것에 의하여, 도 41에 도시된 바와 같이, 절연막 PA의 단차 DS가 발생하고 있더라도, 절연막 PA에 접하는 필러 전극 PL의 하면 PLK를, 하면 PLK의 단부측까지 평탄하게 할 수 있다.
즉, 상기 제9 특징을 만족시키는 경우에는, 패드 PD의 측면 PDS에 기인하는 단차 DS가 절연막 PA에 발생했다고 하더라도, 그 단차 DS가 필러 전극 PL의 하면 PLK의 형상에 영향을 미치는 일은 없으며, 절연막 PA에 접하는 필러 전극 PL의 하면 PLK를, 하면 PLK의 단부측까지 평탄하게 할 수 있다(도 41 참조). 도 43의 경우에 비하여, 도 41의 경우에는, 필러 전극 PL의 하면 PLK가 평탄한 것을 반영하여, 온도 사이클 시에, 필러 전극 PL의 하면 PLK로부터 반도체 칩 CP의 패드 PD 또는 층간 절연막에 가해지는 응력을 완화할 수 있기 때문에, 패드 PD의 변형이나 또는 층간 절연막의 손상을 억제할 수 있다. 이 때문에, 제9 특징을 만족시킴으로써, 온도 사이클 시에, 필러 전극 PL로부터의 응력에 기인하여 패드 PD의 변형이나 층간 절연막의 손상이 발생하는 것을 억제 또는 방지할 수 있다. 이것에 의하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
제9 특징은, 상기 제1 내지 제8 특징 중 하나 이상과 조합할 수도 있다.
다음으로, 본 실시 형태의 제2 변형예에 대하여 설명한다. 도 44는, 본 실시 형태의 제2 변형예의 반도체 장치 PKG의 요부 평면도이며, 상기 도 39에 대응하는 것이다. 도 44에는, 제2 변형예의 반도체 장치 PKG에 있어서의, 배선 기판 CB의 단자와, 레지스트층 SR1의 개구부 OP1과, 필러 전극 PL의 평면 레이아웃이 도시되어 있다. 제2 변형예의 반도체 장치 PKG의 단면도는 상기 도 6 및 도 7과 기본적으로는 동일하다.
도 44에 나타나는 제2 변형예의 반도체 장치는 제10 특징을 갖고 있다. 제10 특징은 1.5≤D4/D3≤2가 성립하는 것이다.
여기서, 상술한 바와 같이, D3은 레지스트층 SR1의 개구부 OP1의 직경이다. 또한 D4는 단자 TE의 직경이다. 또한 단자 TE는, 구리층 TE1과 구리층 TE1 상의 니켈층 TE2를 포함하며, 평면에서 보아 니켈층 TE2는 구리층 TE1에 내포되어 있기 때문에, 단자 TE의 직경 D4는, 단자 TE를 구성하는 구리층 TE1의 직경에 대응하고 있다. 제2 변형예에서는, 도 44에 도시된 바와 같이, 단자 TE의 평면 형상은, 즉, 단자 TE를 구성하는 구리층 TE1의 평면 형상은 원 형상이다. 또한 상기 도 39의 경우와 마찬가지로, 도 44의 경우에도, 레지스트층 SR1의 개구부 OP1의 평면 형상은 원 형상이다. 또한 단자 TE를 구성하는 니켈층 TE2는, 레지스트층 SR1의 개구부 OP1로부터 노출되는 부분의 구리층 TE1 상에 형성되어 있기 때문에, 레지스트층 SR1의 개구부 OP1의 평면 형상 및 평면 치수와, 단자 TE를 구성하는 니켈층 TE2의 평면 형상 및 평면 치수는, 실질적으로 동일하다.
제10 특징을 채용하는 이유와 효과에 대하여 이하에 설명한다.
레지스트층 SR1과 단자 TE(구리층 TE1)과의 접착력은, 그다지 강하지는 않기 때문에, 레지스트층 SR1과 단자 TE(구리층 TE1)의 접촉 면적이 작으면, 레지스트층 SR1과 단자 TE(구리층 TE1)의 밀착성(접착성)이 낮아져 버려, 레지스트층 SR1과 단자 TE의 계면에서의 박리가 우려된다. 레지스트층 SR1과 단자 TE의 계면에서의 박리는, 반도체 장치의 신뢰성 저하로 이어지므로, 바람직하지 않다.
이 때문에, 레지스트층 SR1과 단자 TE(구리층 TE1)의 접촉 면적을 어느 정도 크게 하여, 레지스트층 SR1과 단자 TE의 계면에서의 박리를 발생하기 어렵게 하는 것이 바람직하다. 단자 TE(구리층 TE1)와 레지스트층 SR1의 접촉 면적을 크게 하기 위해서는, 단자 TE의 직경 D4를 크게 하거나, 레지스트층 SR1의 개구부 OP1의 직경 D3을 작게 하는데, 이는, 레지스트층 SR1의 개구부 OP1의 직경 D3에 대한 단자 TE의 직경 D4의 비(D4/D3)를 크게 하는 것에 대응하고 있다.
즉, D4/D3을 작게 하면 레지스트층 SR1과 단자 TE(구리층 TE1)의 접촉 면적이 작아져, 레지스트층 SR1과 단자 TE의 계면에서의 박리가 우려되기 때문에, 그 박리를 억제 또는 방지하기 위해서는, D4/D3을 지나치게 작게 하지 않는 것이 유효하다.
한편, 레지스트층 SR1의 개구부 OP1의 직경 D3이 작아지면, 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD의 직경도 작아져, 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD에 있어서의 전류 밀도가 높아진다. 레지스트층 SR1의 개구부 OP1에 매립된 부분의 땜납층 SD에 있어서의 전류 밀도가 높아지면, 땜납층 SD의 열화(예를 들어 일렉트로마이그레이션에 의한 열화)가 발생하기 쉬워져, EM 수명 등이 저하될 우려가 있기 때문에, 바람직하지 않다. 전류 밀도의 증가에 기인한 땜납층 SD의 열화를 억제 또는 방지하기 위해서는, 레지스트층 SR1의 개구부 OP1의 직경 D3을 지나치게 작게 하지 않는 것이 유효하다.
또한 단자 TE의 직경 D4를 크게 하는 것은, 단자 TE의 배열 피치가 커지거나, 또는 인접하는 단자 TE의 간격이 좁아지는 것으로 이어진다. 단자 TE의 배열 피치가 커지면, 그에 따라 반도체 칩 CP의 패드 PD의 배열 피치가 커지는데, 이는, 반도체 칩 CP의 소형화나 다단자화의 요구에 역행하므로 바람직하지 않다. 또한 인접하는 단자 TE의 간격이 좁아지면, 배선 기판 CB에 있어서 인접하는 단자 TE의 사이로 배선을 통과시키기 어려워지기 때문에, 배선 기판 CB의 배선 레이아웃의 제약으로 이어져, 바람직하지 않다. 이 때문에, 단자 TE의 배열 피치를 억제하여, 배선 기판 CB의 배선 레이아웃의 제약을 저감시키기 위해서는, 단자 TE의 직경 D4를 지나치게 크게 하지 않는 것이 유효하다.
단자 TE의 직경 D4를 크게 하는 것과, 레지스트층 SR1의 개구부 OP1의 직경 D3을 작게 하는 것은, 모두, 레지스트층 SR1의 개구부 OP1의 직경 D3에 대한 단자 TE의 직경 D4의 비(D4/D3)를 크게 하도록 작용한다.
이 때문에, 전류 밀도의 증가에 기인한 땜납층 SD의 열화를 억제 또는 방지하고, 또한 단자 TE의 배열 피치를 억제하여, 배선 기판 CB의 배선 레이아웃의 제약을 저감시키기 위해서는, D4/D3을 지나치게 크게 하지 않는 것이 유효하다.
그래서, 제2 변형예에서는, 상기 제10 특징을 채용하여, 1.5≤D4/D3≤2의 관계를 만족시키도록 하고 있다. 1.5≤D4/D3의 관계를 만족시킴으로써, 레지스트층 SR1과 단자 TE의 접촉 면적을 어느 정도 확보하여, 레지스트층 SR1과 단자 TE의 밀착성을 높이며, 그것에 의하여, 레지스트층(1)과 단자 TE의 계면에서의 박리를 발생하기 어렵게 할 수 있다. 또한 D4/D3≤2의 관계를 만족시킴으로써, 전류 밀도의 증가에 기인한 땜납층 SD의 열화를 억제 또는 방지할 수 있고, 또한 단자 TE의 배열 피치를 억제하여, 배선 기판 CB의 배선 레이아웃의 제약을 저감시킬 수 있다. 따라서 1.5≤D4/D3≤2의 관계를 만족시킴으로써, 반도체 장치의 신뢰성을 향상시킬 수 있음과 함께, 반도체 칩 CP의 소형화(소면적화)나 다단자화에 유리해지고, 또한 배선 기판 CB의 배선 레이아웃의 자유도를 향상시킬 수 있다.
또한 상기 제6 특징에 관련하여, D1×0.7≤D3≤D1×0.8의 관계를 만족시키는 것이 바람직한 것을 설명했지만, 이 관계와, 제10 특징인 1.5≤D4/D3≤2의 관계를 조합한 경우, 단자 TE의 직경 D4와 필러 전극 PL의 직경 D1에 대해서는, 1.05≤D4/D1≤1.6의 관계를 만족시키는 것이 바람직해진다.
제10 특징은, 상기 제1 내지 제9 특징의 하나 이상과 조합할 수도 있다.
또한 도 44에서는, 단자 TE의 평면 형상을 원 형상으로 하고 있다. 단자 TE의 평면 형상을 원 형상으로 한 경우에는 다음과 같은 효과를 얻을 수 있다.
즉, 단자 TE의 평면 형상을 원 형상으로 하면, 인접하는 단자 TE의 간격을 효율적으로 크게 할 수 있다. 예를 들어 단자 TE의 평면 형상이 원형의 경우와 사각형의 경우를 비교하면, 단자 TE의 배열 피치가 동일하면, 인접하는 단자 TE의 간격은, 단자 TE의 평면 형상이 사각형인 경우보다도, 단자 TE의 평면 형상이 원형인 경우 쪽이 넓어진다. 이 때문에, 단자 TE의 평면 형상을 원 형상으로 함으로써, 인접하는 단자 TE의 간격을 효율적으로 크게 할 수 있으며, 배선 기판 CB에 있어서 인접하는 단자 TE간에 배선을 통과시키기 쉬워지기 때문에, 배선 기판 CB에 있어서의 배선 레이아웃의 자유도를 보다 향상시킬 수 있다.
또한 레지스트층 SR1의 개구부 OP1을 원 형상으로 하면, 땜납층 SD에 이방적인 응력이 발생하기 어려워지고, 또한 땜납층 SD의 코너부에 응력이 집중되는 현상이 발생하는 것을 방지할 수 있다. 이것에 의하여 땜납층 SD의 열화나 크랙을 억제 또는 방지하기 쉬워진다.
다음으로, 필러 전극 PL에 있어서의 니켈층 NL의 유무에 대하여 보충한다. 상기 도 7 및 도 35에는, 구리층 CL과 땜납층 SD 사이에 니켈층(니켈 도금층)이 개재되지 않는 경우가 도시되어 있으며, 필러 전극 PL은, 시드층 SE와 시드층 SE 상의 구리층 CL에 의하여 형성되어 있다. 다른 형태로서, 상기 도 36을 참조하여 설명한 바와 같이, 필러 전극 PL을, 시드층 SE와 시드층 SE 상의 구리층 CL과 구리층 CL상의 니켈층 NL에 의하여 형성할 수도 있으며, 그 경우에는, 구리층 CL과 땜납층 SD 사이에 니켈층 NL이 개재되게 된다.
그러나 필러 전극 PL이 니켈층 NL을 갖는 경우(도 36)보다도, 도 7 및 도 35와 같이, 필러 전극 PL이 니켈층 NL을 갖고 있지 않으며, 구리층 CL과 땜납층 SD 사이에 니켈층(NL)이 개재되지 않는 경우 쪽이, EM 수명을 향상시킬 수 있다. 그 이유는 다음과 같이 생각된다.
먼저, 필러 전극 PL을 구성하는 구리층 CL과 땜납층 SD 사이에 니켈층 NL이 개재되는 반도체 장치(도 36의 필러 전극 PL을 적용한 반도체 장치에 대응)에 대하여, EM 시험을 행한 경우에 대하여 설명한다. 이 경우에는, 단자 TE를 구성하는 니켈층 TE2로부터 땜납층 SD측으로의 니켈(Ni)의 확산이 발생하여, 니켈층 TE2와 땜납층 SD와의 사이에 EM 개방 고장(open failures)이 발생하며, 이것이 EM 수명을 정하는 주된 요인으로 된다.
다음으로, 필러 전극 PL을 구성하는 구리층 CL과 땜납층 SD 사이에 니켈층(NL)이 개재되지 않는 반도체 장치(도 35의 필러 전극 PL을 적용한 반도체 장치에 대응)에 대하여, EM 시험을 행한 경우에 대하여 설명한다. 이 경우에는, 구리층 CL로부터의 구리(Cu)의 열확산에 기인하여 CuSn층이 단자 TE를 구성하는 니켈층 TE2 상에 형성되고, 이 CuSn층이, 니켈층 TE2로부터 땜납층 SD로의 니켈(Ni)의 확산에 대한 배리어층으로서 기능한다. 이 때문에, 단자 TE를 구성하는 니켈층 TE2와 땜납층 SD 사이에 EM 개방 고장은 발생하기 어려워진다. 이 경우에는, 단자 TE를 구성하는 니켈층 TE2와 땜납층 SD 사이가 아니라, 필러 전극 PL을 구성하는 구리층 CL과 땜납층 SD 사이에 발생하는 EM 개방 고장이, EM 수명을 결정하는 주된 요인으로 되는데, 그 EM 수명은, 도 36의 필러 전극 PL을 적용한 반도체 장치에 비하여 향상된다(예를 들어 25% 정도 향상됨).
이 때문에, 필러 전극 PL이 니켈층 NL을 갖지 않으며, 필러 전극 PL을 구성하는 구리층 CL과 땜납층 SD 사이에 니켈층(NL)이 개재되지 않도록 함으로써, EM 수명을 향상시킬 수 있다. 따라서 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
이상, 본 발명자에 의하여 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 물론이다.
그 외에, 상기 실시 형태(변형예를 포함함)에 기재된 내용의 일부를 이하에 기재한다.
[부기 1]
배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖는 반도체 장치이며,
상기 반도체 칩은,
제1 절연막과,
상기 제1 절연막 상에 형성된 패드와,
상기 제1 절연막 상에 형성되고, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과,
상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극
을 갖고,
상기 배선 기판은,
단자와,
상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막
을 갖고,
상기 반도체 칩의 상기 제2 절연막은, 상기 배선 기판에 대향하는 측의 제1 주면을 갖고,
상기 배선 기판의 상기 제3 절연막은, 상기 반도체 칩에 대향하는 측의 제2 주면을 갖고,
평면에서 보아 상기 필러 전극은 상기 제1 개구부를 내포하고, 상기 필러 전극의 일부는 상기 제2 절연막과 중첩되어 있고,
상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는, 상기 필러 전극과 상기 단자 사이에 개재되는 땜납층을 통하여 접속되어 있고,
평면에서 보아 상기 제2 개구부는 상기 필러 전극에 내포되어 있고,
상기 제2 개구부의 제3 직경은 상기 필러 전극의 제1 직경의 0.7배 이상이고 또한 0.8배 이하인, 반도체 장치.
[부기 2]
배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖는 반도체 장치이며,
상기 반도체 칩은,
제1 절연막과,
상기 제1 절연막 상에 형성된 패드와,
상기 제1 절연막 상에 형성되고, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과,
상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극
을 갖고,
상기 배선 기판은,
단자와,
상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막
을 갖고,
상기 반도체 칩의 상기 제2 절연막은, 상기 배선 기판에 대향하는 측의 제1 주면을 갖고,
상기 배선 기판의 상기 제3 절연막은, 상기 반도체 칩에 대향하는 측의 제2 주면을 갖고,
평면에서 보아 상기 필러 전극은 상기 제1 개구부를 내포하고, 상기 필러 전극의 일부는 상기 제2 절연막과 중첩되어 있고,
상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는, 상기 필러 전극과 상기 단자 사이에 개재되는 땜납층을 통하여 접속되어 있고,
평면에서 보아 상기 패드는 상기 필러 전극을 내포하고 있는, 반도체 장치.
[부기 3]
배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖는 반도체 장치이며,
상기 반도체 칩은,
제1 절연막과,
상기 제1 절연막 상에 형성된 패드와,
상기 제1 절연막 상에 형성되고, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과,
상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극
을 갖고,
상기 배선 기판은,
단자와,
상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막
을 갖고,
상기 반도체 칩의 상기 제2 절연막은, 상기 배선 기판에 대향하는 측의 제1 주면을 갖고,
상기 배선 기판의 상기 제3 절연막은, 상기 반도체 칩에 대향하는 측의 제2 주면을 갖고,
평면에서 보아 상기 필러 전극은 상기 제1 개구부를 내포하고, 상기 필러 전극의 일부는 상기 제2 절연막과 중첩되어 있고,
상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는, 상기 필러 전극과 상기 단자 사이에 개재되는 땜납층을 통하여 접속되어 있고,
상기 제3 절연막의 상기 제2 개구부의 직경을 D3이라 하고 상기 단자의 직경을 D4라 했을 때 1.5≤D4/D3≤2가 성립하는, 반도체 장치.
BL: 땜납 볼
BS: 기재층
CB: 배선 기판
CL: 구리층
CP: 반도체 칩
D1, D2: 직경
h1, h2: 두께
IL1, IL2, IL3, IL4, IL5, IL6: 층간 절연막
LA: 랜드
M1, M2, M3, M4: 배선
NL: 니켈층
OP1, OP2, OP3, OP3a, OP3b, OP4, SH: 개구부
PA, PA1: 절연막
PA2: 수지막
PA2a: 상면
PD: 패드
PKG: 반도체 장치
PL: 필러 전극
Qn, Qp: MISFET
SD, SD1, SD2: 땜납층
SE: 시드층
SB: 반도체 기판
SR1, SR2: 레지스트층
SR1a: 상면
ST: 소자 분리 영역
T1, T2: 두께
TE: 단자
TE1: 구리층
TE2: 니켈층
UFR: 수지부
V1, V2, V3, V4, V5: 비아부

Claims (20)

  1. 배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖는 반도체 장치로서,
    상기 반도체 칩은,
    제1 절연막과,
    상기 제1 절연막 상에 형성된 패드와,
    상기 제1 절연막 상에 형성되고, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과,
    상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극
    을 갖고,
    상기 배선 기판은,
    단자와,
    상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막
    을 갖고,
    상기 반도체 칩의 상기 제2 절연막은, 상기 배선 기판에 대향하는 측의 제1 주면을 갖고,
    상기 배선 기판의 상기 제3 절연막은, 상기 반도체 칩에 대향하는 측의 제2 주면을 갖고,
    평면에서 보아 상기 필러 전극은 상기 제1 개구부를 내포하고, 상기 필러 전극의 일부는 상기 제2 절연막과 중첩되어 있고,
    상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는, 상기 필러 전극과 상기 단자 사이에 개재되는 땜납층을 통하여 접속되어 있고,
    상기 제1 주면으로부터의 상기 필러 전극의 제1 두께는, 상기 제2 주면으로부터의 상기 땜납층의 제2 두께의 절반 이상이고 또한 상기 제2 두께 이하인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 두께와 상기 제2 두께의 합계는, 상기 필러 전극의 제1 직경의 0.5배 이상이고 또한 0.8배 이하인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 개구부의 제2 직경은, 상기 필러 전극의 제1 직경의 0.4배 이상이고 또한 0.75배 이하인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 절연막은, 무기 절연막과, 상기 무기 절연막 상의 수지막의 적층 구조를 갖고,
    상기 무기 절연막은 제3 개구부를 갖고,
    상기 수지막은 제4 개구부를 갖고,
    평면에서 보아 상기 제3 개구부는 상기 제4 개구부를 내포하고 있고,
    상기 제1 개구부는 상기 수지막의 상기 제4 개구부에 의하여 형성되어 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 필러 전극은, 상기 수지막에는 접하고 있지만 상기 무기 절연막에는 접하고 있지 않은, 반도체 장치.
  6. 제4항에 있어서,
    상기 수지막은 폴리이미드 수지막인, 반도체 장치.
  7. 제6항에 있어서,
    상기 무기 절연막은 질화실리콘막 또는 산질화실리콘막을 포함하는, 반도체 장치.
  8. 제4항에 있어서,
    상기 수지막은 상기 반도체 칩의 최상층의 절연막인, 반도체 장치.
  9. 제4항에 있어서,
    상기 패드와 상기 필러 전극 사이에 있어서의 상기 수지막의 제3 두께는, 상기 패드의 제4 두께보다도 크고 또한 상기 제1 두께보다도 작은, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 개구부의 평면 형상은 원 형상인, 반도체 장치.
  11. 제10항에 있어서,
    상기 필러 전극의 평면 형상은 원 형상인, 반도체 장치.
  12. 제1항에 있어서,
    평면에서 보아 상기 제2 개구부의 제3 직경은 상기 필러 전극의 제1 직경보다도 작은, 반도체 장치.
  13. 제1항에 있어서,
    평면에서 보아 상기 제2 개구부는 상기 필러 전극에 내포되어 있는, 반도체 장치.
  14. 제1항에 있어서,
    상기 반도체 칩은 반도체 기판을 갖고,
    상기 반도체 기판의 제5 두께는 25 내지 300㎛인, 반도체 장치.
  15. 제1항에 있어서,
    상기 필러 전극은, 구리를 주체로 하는 Cu 필러 전극인, 반도체 장치.
  16. 제1항에 있어서,
    상기 배선 기판과 상기 반도체 칩 사이에 충전된 수지부를 더 갖는, 반도체 장치.
  17. 제1항에 있어서,
    상기 반도체 칩은, 복수의 배선층을 포함하는 배선 구조를 갖고,
    상기 배선 구조는 저유전율 절연막을 포함하고 있는, 반도체 장치.
  18. 제1항에 있어서,
    상기 제3 절연막은 상기 배선 기판의 최상층의 절연막인, 반도체 장치.
  19. 제1항에 있어서,
    상기 제3 절연막은 땜납 레지스트층인, 반도체 장치.
  20. 배선 기판과, 상기 배선 기판 상에 탑재된 반도체 칩을 갖는 반도체 장치로서,
    상기 반도체 칩은,
    제1 절연막과,
    상기 제1 절연막 상에 형성된 패드와,
    상기 제1 절연막 상에 형성되고, 상기 패드의 일부를 노출시키는 제1 개구부를 갖는 제2 절연막과,
    상기 제1 개구부로부터 노출되는 상기 패드 상에 형성된 필러 전극
    을 갖고,
    상기 배선 기판은,
    단자와,
    상기 단자의 일부를 노출시키는 제2 개구부를 갖는 제3 절연막
    을 갖고,
    상기 반도체 칩의 상기 제2 절연막은, 상기 배선 기판에 대향하는 측의 제1 주면을 갖고,
    상기 배선 기판의 상기 제3 절연막은, 상기 반도체 칩에 대향하는 측의 제2 주면을 갖고,
    평면에서 보아 상기 필러 전극은 상기 제1 개구부를 내포하고, 상기 필러 전극의 일부는 상기 제2 절연막과 중첩되어 있고,
    상기 반도체 칩의 상기 필러 전극과 상기 배선 기판의 상기 단자는, 상기 필러 전극과 상기 단자 사이에 개재되는 땜납층을 통하여 접속되어 있고,
    상기 제1 주면으로부터의 상기 필러 전극의 제1 두께는, 상기 제2 주면으로부터의 상기 땜납층의 제2 두께의 절반 이상이고 또한 상기 제2 두께 이하이고,
    상기 제1 두께와 상기 제2 두께와의 합계는, 상기 필러 전극의 제1 직경의 0.5배 이상이고 또한 0.8배 이하이고,
    상기 제1 개구부의 제2 직경은, 상기 필러 전극의 상기 제1 직경의 0.4배 이상이고 또한 0.75배 이하이고,
    상기 제2 절연막은, 무기 절연막과, 상기 무기 절연막 상의 수지막의 적층 구조를 갖고,
    상기 무기 절연막은 제3 개구부를 갖고,
    상기 수지막은 제4 개구부를 갖고,
    평면에서 보아 상기 제3 개구부는 상기 제4 개구부를 내포하고 있고,
    상기 제1 개구부는 상기 수지막의 상기 제4 개구부에 의하여 형성되어 있는, 반도체 장치.
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