KR20090011713A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적어도 하나의 전극 패드를 포함하는 기판과, 상기 기판 상에서 일단이 상기 전극 패드와 전기적으로 연결되며, 타단은 솔더 범프 영역으로 연장되어 있는 재배치 도전층과, 상기 재배치 도전층의 타단 상에 형성되는 하부 금속층과, 상기 하부 금속층 상에 형성되는 솔더 범프를 포함하며, 상기 기판과 재배치 도전층은 적어도 부분적으로 비접촉하는 것을 특징으로 하는 반도체 장치를 제공한다. 상기 기판과 재배치 도전층 사이에는 진공 캐비티 또는 공기층이 형성되며, 기판 상면에 별도의 절연층 내지 유전층이 존재하지 않는다. 상기 재배치 도전층의 상면은 외부에 노출되며, 절연층 내지 유전층 등의 보호막을 추가로 필요로 하지 않는다. 본 발명에 따르면, 반도체 장치의 배선 구조에서 커패시턴스의 발생을 최소화시켜 고속 동작에 유리하며, 보호막을 형성하지 않음으로써 제조 비용을 절감하고, 제조 공정을 크게 단순화시킨다.
반도체, 고속 동작, 누설 전류, 재배치, 캐비티, 희생층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR AND FABRICATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 고속 동작시 배선과 절연층 사이에 발생되는 누설 전류를 원천적으로 방지시킨 새로운 구조의 반도체 장치 및 그 제조 방법을 제안한다.
최근의 기술 발전에 따르면, 반도체 장치의 고기능화, 소형화 요구로 인해 칩 크기는 작아지는 반면, 접속 단자의 수는 늘어나는 추세이다. 이로 인해서 직접적인 연결 배선으로는 구현 가능한 배선 수 및 소형화에 한계가 있다. 이를 극복하기 위한 대안으로 범프를 이용한 플립칩 접속 기술의 적용이 증가되고 있으며, 재배치(redistribution) 기술, 범프를 이용한 칩 적층, 웨이퍼 적층 등의 기술들이 대안으로 개발되고 있다.
도 1을 참조하면, 재배치된 배선에 솔더 범프를 적용한 반도체 장치의 일례를 도시하였다. 기판(100) 상에 형성된 전극 패드(110)는 제1절연층(120) 상에 형성된 재배치 도전층(130)의 일단과 전기적으로 연결되어 있다. 재배치 도전층의 다른 일단에는 제2절연층(140)의 개구부에 하부 금속층(150)을 매개로 솔더 범 프(160)가 형성되어 있다.
이러한 반도체 장치 구조는 예를 들어 DRAM과 같은 메모리 소자나 논리 회로 등에 적용될 수 있다. 메모리 등 최근의 반도체 장치에서 요구되는 고속 동작을 가능하게 하기 위해서는 금속 배선의 저항이 작아야 하며, 동작시 누설 전류 등이 최소화되어야 한다. 그런데, 재배치 도전층을 형성하고, 솔더 범프를 형성하는 반도체 후공정에서 절연막을 형성하는 유전체와 금속 배선 사이에 전하가 축전되어 누설 전류가 야기된다. 이러한 누설 전류는 반도체 장치의 동작시 신호 전달을 지연시키기 때문에 고속 동작이 요구되는 최근의 반도체 장치에 있어서 커다란 문제점으로 작용한다.
따라서, 본 발명의 목적은 누설 전류의 발생이 원천적으로 방지된 새로운 구조의 반도체 장치 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 구조가 단순하고 제조 공정이 간단하면서도 누설 전류 방지에 효과적인 패키징이 가능한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
기타, 본 발명의 다른 목적 및 특징은 이하의 상세한 설명에서 더욱 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여 본 발명은, 적어도 하나의 전극 패드를 포함하는 기판과, 상기 기판 상에서 일단이 상기 전극 패드와 전기적으로 연결되며, 타단은 솔더 범프 영역으로 연장되어 있는 재배치 도전층과, 상기 재배치 도전층의 타단 상에 형성되는 하부 금속층과, 상기 하부 금속층 상에 형성되는 솔더 범프를 포함하며, 상기 기판과 재배치 도전층은 적어도 부분적으로 비접촉하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 기판과 재배치 도전층 사이에는 진공 캐비티 또는 공기층이 형성되며, 기판 상면에 별도의 절연층 내지 유전층이 존재하지 않는다. 상기 재배치 도전층의 상면은 외부에 노출되며, 절연층 내지 유전층 등의 보호막을 추가로 필요로 하지 않는다.
상기 반도체 장치는 솔더 범프를 통해 외부 회로 기판과 전기적으로 접촉하여 반도체 패키지를 구성할 수 있으며, 이 경우 상기 기판과 외부 회로 기판 사이에는 밀봉 부재가 더 형성되어 기판과 외부 회로 기판 사이의 공간을 외부에 대하여 밀폐시킨다.
본 발명은 또한, 적어도 하나의 전극 패드를 포함하는 기판을 준비하고, 상기 기판 상에 상기 전극 패드와 부분적으로 접촉하는 희생층을 형성하고, 상기 전극 패드의 일부분 및 상기 희생층 상면에 재배치 도전층을 형성하고, 상기 희생층을 제거하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
뿐만 아니라, 본 발명은 적어도 하나의 전극 패드를 포함하는 기판을 준비하고, 상기 기판 상에 상기 전극 패드와 이격되어 배치되는 적어도 하나의 재배치 패드를 형성하고, 상기 전극 패드의 일부분 및 상기 재배치 패드를 연결하며 상기 기판 표면과 적어도 부분적으로 비접촉하도록 재배치 도전층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
본 발명에 따르면, 전극 패드의 보호막 대신 희생층을 삽입한 후, 그 위로 재배치 도전층을 형성하고, 희생층을 제거하여 진공 캐비티 내지 공기층을 형성함으로써 금속 배선에서 발생되는 누설 전류를 원천적으로 차단하고 신호 손실을 방지한다. 또한 금속 배선을 보호하기 위한 별도의 보호막 공정 없이 외부 회로 기판에 반도체 장치를 실장한 후, 칩 외곽을 에폭시 등으로 밀봉함으로써 패키지 내부 전체를 진공 상태로 유지하므로 반도체 장치의 금속 배선 등의 보호에 효과적이다. 따라서, DRAM과 같은 고속 동작이 요구되는 장치의 신호의 손실이 방지되어 동작 신뢰성을 확보할 수 있으며, 보호막 도포 등의 후속 공정이 필요하지 않기 때문에 장치 제조 원가를 절감할 수 있을 뿐만 아니라 공정 시간이 크게 단축되어 대량 생산에 유리하다.
메모리나 CPU 등의 반도체 장치의 고속 동작시 신호 전달 시간은 일반적으로 저항과 커패시턴스 증가에 따라 지연된다. 즉, 신호 전달 시간은 RC 상수에 비례한다. 본 발명은 반도체 장치에 있어서, 배선 구조 특히 재배치된 배선과 절연층 사이의 커패시턴스(C) 값을 낮춤으로써 신호 지연시간을 줄여 반도체 장치의 고속 동작을 가능하게 한다. 반도체 장치의 배선 구조에서 커패시턴스는 금속 배선 표면에 접촉하여 형성되는 절연층 등의 유전 물질의 유전율에 따라 증가하게 되는데, 본 발명에서는 일반적인 폴리머 계열의 유전체 대신, 유전율이 가장 낮은 공기 또는 진공 상태의 캐비티를 이용함으로써, 반도체 장치의 배선 구조에서 커패시턴스의 발생을 최소화시킨다.
또한, 본 발명은 전극 패드 주위로 기판 표면에 형성되는 보호막인 절연층을 형성하지 않으며, 이와 부가적으로 또는 선택적으로 재배치 도전층 상면의 보호막을 형성하지 않음으로써 제조 비용을 절감하고, 제조 공정을 크게 단순화시킨다. 또한, 반도체 장치의 배선 보호를 위해서 외부 회로 기판 등에 실장시 밀봉 부재를 통하여 밀폐 공간을 형성하여 진공 패키지를 구현한다.
도 2는 본 발명에 따른 반도체 장치의 단면을 보인 것으로, 전극 패드(210) 가 형성되어 있는 기판(200)에 재배치 도전층(230)이 형성되어 있다. 상기 재배치 도전층(230)의 일단은 상기 전극 패드(210)와 전기적으로 연결되며 타단은 솔더 범프 영역으로 연장되어 있다. 상기 기판(200) 표면에는 별도의 절연층 내지 유전층 등의 보호막이 존재하지 않으며, 그 대신 기판 표면과 재배치 도전층 사이에 진공 캐비티 또는 공기층(300)이 형성되어 있다. 재배치 도전층은 기판 표면과 부분적으로 비접촉하며, 절연층이나 유전층의 존재에 따른 커패시턴스의 증가를 방지할 수 있다. 따라서, 재배치 도전층(230)을 통해 흐르는 전류의 누설을 방지할 수 있으며, 고속 동작이 요구되는 메모리나 논리 회로 등의 경우 신호 손실을 줄일 수 있다.
또한, 재배치 도전층(230) 상면에도 별도의 보호막을 형성하지 않고 외부에 대해 노출된다. 노출된 재배치 도전층의 보호는 후술하는 바와 같이 진공 패키지를 통해 달성할 수 있다. 본 발명은 재배치 도전층의 보호막을 형성하지 않음으로써 재배치 도전층에서의 누설 전류를 방지할 수 있을 뿐만 아니라, 제조 공정이 단순화되는 부가적인 장점이 있다.
상기 재배치 도전층(230)의 타단에는 상면에 하부 금속층(250)이 형성되어 있고, 상기 하부 금속층 상에는 솔더 범프(260)가 형성되어 있다. 이 솔더 범프를 통해 반도체 장치를 패키지용 기판 또는 PCB 등의 외부 회로 기판에 실장할 수 있다. 도 3에는 반도체 장치가 패키지 기판 또는 외부 회로 기판에 실장된 상태를 모식적으로 도시하였다.
예를 들어, 반도체 장치가 플립칩 패키지(flip chip in package) 등에서와 같이 별도의 패키지 기판(400)에 실장되는 경우 외부 밀봉부재(430)로 전체 패키지를 밀봉시키는 한편, 패키지 내부에는 통상적으로 적용되는 언더필(underfill)을 채용할 필요가 없으며, 내부를 진공 또는 공기층이 존재하는 상태로 유지시킨다. 외부 밀봉부재(430)로는 금속 재질이나 에폭시 수지 등을 사용할 수 있을 것이다.
한편, 외부 회로 기판에 본 발명의 반도체 장치를 직접 실장할 수도 있을 것이다. 이 경우, 외부 회로 기판(예를 들어 PCB 기판)(400)은 접합층(410)을 매개로 반도체 장치의 솔더 범프(260)가 전기적으로 접촉된다. 반도체 장치의 기판과 외부 회로 기판 사이에는 일측에 밀봉 부재(430)를 형성하여 내부를 외부에 대하여 밀폐시킬 수도 있다. 상기 기판(200)과 외부 회로 기판(400) 사이의 공간은 진공을 유지하는 것이 재배치 도전층 및 기타 요소들의 보호 및 산화 방지 측면에서 바람직하다. 그러나, 본 발명의 반도체 장치를 웨이퍼레벨패키지(wafer level package)로 제조한 경우에는 외부 회로 기판(400)에 직접 실장하고, 언더필이나 밀봉부재를 별도로 형성하지 않을 수도 있다.
이와 같은 본 발명에 따른 반도체 장치는 예를 들어 도 4에 도시한 바와 같이 기판을 준비하고(S1) 기판 표면에 희생층을 형성한 후(S2), 재배치 도전층을 형성하고(S3) 상기 희생층을 제거하는(S4) 간단한 공정으로 형성할 수 있다. 희생층을 제거하여 재배치 도전층 하부에 진공 캐비티 또는 공기층이 형성된 후에는 패키징을 위하여하부 금속층 및 솔더 범프를 형성하는 단계를 수행한다. 이와 달리, 하부 금속층과 솔더 범프를 형성한 후에 최종적으로 희생층을 제거할 수도 있다. 이 경우 제조 공정 진행 중에 재배치 도전층의 물리적인 지지력을 확보할 수 있고, 공 정이 용이하며, 최종 제품의 안정성을 더욱 배가시킬 수 있을 것이다.
본 발명의 일실시예에 따른 제조 방법을 도 5 내지 10을 참조하여 좀더 구체적으로 설명한다.
먼저, 도 5에 도시한 바와 같이 전공정이 끝난 반도체 기판(200)을 준비한다. 기판(200) 내부에는 트랜지스터, 다이오드, 전기적 배선 등의 다수의 박막 소자(미도시)들이 메모리 또는 논리 회로를 형성할 수 있다. 기판에는 적어도 하나 이상의 전극 패드(210)가 미리 형성될 수도 있고, 후속적으로 형성할 수도 있다.
전극 패드의 형성 및 후술하는 공정을 위하여 수행되는 포토리지스트 도포, 노광 공정, 부분적 식각 공정 등은 이미 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.
전극 패드가 형성된 기판 상에, 도 6에 도시한 바와 같이 희생층(300')을 형성한다. 상기 희생층(300')으로는 SiO2 등의 산화막을 사용할 수도 있고, 알루미늄 등의 금속막을 사용할 수도 있다. 또한, 폴리머나 재배치 도전층에 대해서 선택적 식각이 가능한 다른 금속을 희생층으로 사용할 수도 있다.
희생층(300')의 두께는 특별히 제한이 없으나 재배치 도전층의 두께와 유사하거나 작게 형성하는 것이 구조적인 안정성 측면에서 바람직할 것이다.
다음으로, 도 7에 도시한 바와 같이 상기 희생층(300') 위에 상기 전극 패드(210)와 전기적으로 연결되도록 부분적으로 재배치 도전층(230)을 형성한다.
재배치 도전층(230)을 형성한 후에는 상기 희생층(300')을 선택적으로 제거 한다. 희생층의 제거에는 예를 들어 산화막을 사용한 경우 희생층을 선택적으로 식각할 수 있는 식각 용액으로 희생층만을 제거한다. 이러한 식각 용액으로는 예를 들어 HF를 사용할 수 있을 것이다. 또한, 희생층으로 금속막을 사용한 경우 선택적인 식각도 가능할 수 있지만, 이와 달리 열처리를 통하여 희생층을 상기 기판(200) 내부로 확산시켜 제거할 수도 있을 것이다.
희생층(300')이 제거된 공간은 도 8에 도시한 바와 같이 진공 캐비티 또는 공기층(300)이 잔류하여 재배치 도전층(230)과 기판(200) 표면이 적어도 부분적으로 비접촉하는 저유전율 층을 형성한다. 따라서, 재배치 도전층을 통한 신호 전달 지연이 방지되며, 기판 상면에 절연층 형성 공정이 생략되므로 제조 비용 감소 및 공정 진행의 간소화가 가능하다.
다음으로, 재배치 도전층(230)의 일단의 상면에 하부 금속층(under bump metal)(250)을 형성한다(도 9). 하부 금속층(250)은 구리(Cu), 구리 합금(Cu-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 텅스텐(W), 텅스텐 합금(W-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 금 합금(Au-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(IN), 인듐합금(In-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 백금(Pt), 백금합금(Pt-alloy) 중에서 선택되는 하나 이상의 물질을 선택하여 1층 또는 2이상의 다층 구조로 형성할 수 있다.
마지막으로, 하부 금속층(250) 위에는 솔더 범프(260)를 형성하고 리플로우 공정을 수행한다(도 10).
본 발명에 따른 반도체 장치는 솔더 범프를 통해 도 3에서 확인한 바와 같이 외부 회로 기판에 접촉시켜 실장할 수 있다. 이 경우, 기판(200)과 외부 회로 기판(400) 사이에 밀봉 부재(430)를 형성하여 기판과 외부 회로 기판 사이의 내부 공간을 진공 상태로 외부에 대해 밀폐시킬 수 있을 것이다. 상기 밀봉 부재로는 예를 들어 에폭시나 금속 물질을 사용할 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 제조 방법을 도 11 내지 15를 참조하여 설명한다.
먼저, 도 11에 도시한 바와 같이 적어도 하나의 전극 패드(205)를 포함하는 기판(200)을 준비하고, 상기 기판 상에 상기 전극 패드와 이격되어 배치되는 적어도 하나의 재배치 패드(210)를 형성한다. 전극 패드(205)와 재배치 패드(210)의 수 및 배치 형태는 반도체 장치의 특성에 따라 달라질 수 있을 것이다.
다음으로, 상기 전극 패드의 일부분 및 상기 재배치 패드를 연결하는 재배치 도전층을 형성한다. 이를 위하여, 도 12에 도시한 바와 같이 도전성 띠(232)가 일면에 부착된 필름(240)을 상기 기판 위에 배치한다. 다음으로, 상기 도전성 띠(232)의 양단을 각각 전극 패드(205) 및 재배치 패드(210)에 전기적으로 연결시킨다(도 13 참조). 마지막으로 상기 필름(240)을 제거한다(도 14). 상기 도전성 띠(232)는 기판 표면과 비접촉되어 누설 전류의 발생을 방지할 수 있다.
또한, 본 발명은 재배치 도전층이 기판 표면과 비접촉되도록 도전성 와이어를 이용하여 전극 패드와 재배치 도전층을 전기적으로 연결할 수도 있다. 도 16 및 도 17을 참조하면, 도전성 와이어(234)가 기판(200) 표면과 비접촉하면서 전극 패드(205)와 재배치 패드(210)에 각각 전기적으로 연결되어 있는 것을 볼 수 있다. 이 경우에는 잘 알려진 와이어 본딩 기술을 채용하여 재배치 도전층을 형성할 수 있을 것이다.
본 발명에서는 재배치 도전층(230)이나 재배치 패드(210)에 별도의 보호층(passivation)을 형성하지 않음으로써 도전성 배선에 기생하는 커패시턴스를 감소시키는 장점이 있다. 한편, 재배치 도전층이나 재배치 패드 위에 절연성 보호층이 없는 경우 솔더 범프가 형성되는 영역에서 솔더의 리플로우 공정시 솔더의 과도한 흐름이 발생되기 쉽다. 본 발명에서는 이러한 단점을 방지하기 위하여 재배치 도전층이나 재배치 패드 재질과 솔더 범프 재질이 상호간에 젖음성(wettability)이 낮은 상관성을 갖도록 해당 물질을 선택한다.
재배치 도전층 또는 재배치 패드와 솔더 범프간 접촉각이 하부 금속층과 솔더 범프간의 접촉각 보다 크도록 하며, 바람직하게는 재배치 도전층 또는 재배치 패드와 솔더 범프간 접촉각이 적어도 90 도 이상이 되도록 한다. 이러한 기준 하에서 재배치 도전층 또는 재배치 패드 물질과 솔더 범프 물질을 선정한다.
또한, 후속 공정시 용융이 방지되도록 Cu 또는 Au 계열의 범프 물질을 사용하는 것이 바람직하다.
또한, 통상적인 재료를 사용하여 재배치 도전층, 재배치 패드, 솔더 범프를 형성하는 경우에는 도 18에 도시한 바와 같이 솔더 범프(260) 하부 측방향으로 미리 솔더 마스크(265)를 형성하여 리플로우 공정시 솔더 범프(260)가 재배치 도전 층(230) 또는 재배치 패드(210) 표면에서 과도하게 흐르는 것을 방지할 수 있다.
상기 솔더 마스크(265) 재질로는 절연성 무기물 또는 유기물 등을 사용할 수 있을 것이다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 재배치 도전층이 형성된 반도체 장치를 보인 단면도.
도 2는 본 발명에 따른 반도체 장치를 보인 단면도.
도 3은 본 발명의 반도체 장치가 외부 회로 기판에 실장된 패키지 단면도.
도 4는 본 발명에 따른 반도체 장치 형성 방법을 보인 공정도.
도 5 내지 10은 본 발명의 일실시예에 따른 반도체 장치 제조 공정을 보인 단면도.
도 11 내지 15는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정을 보인 단면도.
도 16 및 17은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 공정을 보인 단면도.
도 18은 본 발명의 반도체 장치에서 솔더의 과도한 흐름을 억제하는 솔더 마스크를 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200: 기판 210: 전극 패드(재배치 패드)
230: 재배치 도전층 250: 하부 금속층
260: 솔더 범프 265: 솔더 마스크
300: 진공 캐비티(또는 공기층) 300': 희생층
400: 외부 회로 기판(또는 패키지 기판)
430: 밀봉 부재 450: 밀폐 공간

Claims (24)

  1. 적어도 하나의 전극 패드를 포함하는 기판과,
    상기 기판 상에서 일단이 상기 전극 패드와 전기적으로 연결되며, 타단은 솔더 범프 영역으로 연장되어 있는 재배치 도전층과,
    상기 재배치 도전층의 타단 상에 형성되는 하부 금속층과,
    상기 하부 금속층 상에 형성되는 솔더 범프를 포함하며,
    상기 기판과 재배치 도전층은 적어도 부분적으로 비접촉하는 것을 특징으로 하는
    반도체 장치.
  2. 제1항에 있어서, 상기 기판과 재배치 도전층 사이에는 진공 캐비티가 형성되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 기판과 재배치 도전층 사이에는 공기층이 형성되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 재배치 도전층의 상면은 외부에 노출되어 있는 반도체 장치.
  5. 제1항에 있어서, 상기 솔더 범프와 접촉하는 외부 회로 기판을 더 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 기판과 외부 회로 기판 사이에는 밀봉 부재가 더 형성되어 있는 반도체 장치.
  7. 제6항에 있어서, 상기 밀봉 부재는 에폭시 또는 금속인 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 기판과 외부 회로 기판 사이의 공간은 외부에 대하여 밀폐되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 재배치 도전층의 타단 하부의 기판 상에는 재배치 패드가 형성되어 있는 반도체 장치.
  10. 제9항에 있어서, 상기 재배치 도전층은 전극 패드와 재배치 패드를 전기적으로 연결하는 도전성 금속 배선인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 재배치 도전층은 전극 패드와 재배치 패드를 전기적으로 연결하는 도전성 와이어인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 솔더 범프의 하부 측방향으로 솔더의 과도한 흐름을 방지하는 솔더 마스크가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 적어도 하나의 전극 패드를 포함하는 기판을 준비하고,
    상기 기판 상에 상기 전극 패드와 부분적으로 접촉하는 희생층을 형성하고,
    상기 전극 패드의 일부분 및 상기 희생층 상면에 재배치 도전층을 형성하고,
    상기 희생층을 제거하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 희생층은 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 산화막은 선택적 식각 용액으로 제거하는 반도체 장치 제조 방법.
  16. 제13항에 있어서, 상기 희생층은 금속막인 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 금속막은 열처리를 통하여 상기 기판으로 확산되어 제거되는 반도체 장치 제조 방법.
  18. 제13항에 있어서, 상기 재배치 도전층의 일단에 하부 금속층을 형성하는 단계와, 상기 하부 금속층 상부에 솔더 범프를 형성하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 솔더 범프를 외부 회로 기판에 접촉시키는 단계와,
    상기 기판과 외부 회로 기판 사이에 밀봉 부재를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  20. 제13항에 있어서, 상기 희생층은 재배치 도전층에 대해서 선택적 식각이 가능한 금속막인 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제13항에 있어서, 상기 희생층은 폴리머인 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 적어도 하나의 전극 패드를 포함하는 기판을 준비하고,
    상기 기판 상에 상기 전극 패드와 이격되어 배치되는 적어도 하나의 재배치 패드를 형성하고,
    상기 전극 패드의 일부분 및 상기 재배치 패드를 연결하며 상기 기판 표면과 적어도 부분적으로 비접촉하도록 재배치 도전층을 형성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  23. 제22항에 있어서, 상기 재배치 도전층의 형성 단계는 도전성 띠가 일면에 부착된 필름을 상기 기판 위에 배치하고, 상기 도전성 띠의 양단을 각각 전극 패드 및 재배치 패드에 전기적으로 연결시키고, 상기 필름을 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제22항에 있어서, 상기 재배치 도전층의 형성 단계는 도전성 와이어를 기판 표면에 적어도 부분적으로 비접촉하면서 상기 전극 패드와 재배치 패드에 각각 전기적으로 연결하는 것을 특징으로 하는 반도체 장치 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101104211B1 (ko) * 2010-01-28 2012-01-10 삼성전기주식회사 태양전지모듈 제조방법
US8338215B2 (en) 2009-12-21 2012-12-25 Samsung Electro-Mechanics Co., Ltd. Solar cell module and method for manufacturing the same
KR20180046982A (ko) * 2016-10-28 2018-05-10 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321160B1 (ko) * 1999-12-29 2002-03-18 박종섭 웨이퍼 레벨 패키지
US6806570B1 (en) * 2002-10-24 2004-10-19 Megic Corporation Thermal compliant semiconductor chip wiring structure for chip scale packaging
JP2006278417A (ja) * 2005-03-28 2006-10-12 Fujikura Ltd 半導体装置及び半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338215B2 (en) 2009-12-21 2012-12-25 Samsung Electro-Mechanics Co., Ltd. Solar cell module and method for manufacturing the same
KR101104211B1 (ko) * 2010-01-28 2012-01-10 삼성전기주식회사 태양전지모듈 제조방법
KR20180046982A (ko) * 2016-10-28 2018-05-10 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

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