KR102319186B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치의 제조 방법이 제공된다. 반도체 장치는, 기판 상에 형성된 게이트 구조물을 포함하는 반도체 칩; 상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제1 전극 패드와 제1 솔더볼을 전기적으로 연결하는 제1 재배선 층; 상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제2 전극 패드와 제2 솔더볼을 전기적으로 연결하는 제2 재배선 층; 및 상기 제1 재배선 층 및 상기 제2 재배선 층 상에 형성되는 절연층을 포함하고, 상기 게이트 구조물의 제1 영역은 상기 제1 재배선 층과 오버랩되고, 상기 게이트 구조물의 상기 제1 영역과 다른 제2 영역은 상기 제2 재배선 층과 오버랩되고, 상기 게이트 구조물의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역은 상기 제1 재배선 층 및 상기 제2 재배선 층 사이에서 노출되고, 상기 제1 재배선 층 및 상기 제2 재배선 층은 상기 게이트 구조물을 향한 방향으로 만곡되어 상기 게이트 구조물에 스트레스를 가한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
WLP(Wafer Level Packaging)(또는 WFP(Wafer Fabricated Packaging))는 웨이퍼(wafer) 상태에서 IC(Integrated Circuit)를 제조하고(전 공정) 패키징 및 전기적 테스트까지 수행(후 공정)한 후에, 마지막에 개개의 패키지로 분리하는 공정이다. 이는 웨이퍼 형태의 IC를 개개의 칩으로 분리한 후 분리된 개개의 칩에 대해 패키징을 하는 방식과 구별된다. 이와 같은 WLP 공정에서 반도체 칩의 전극 패드와 패키지의 외부 접속 단자인 솔더볼(solderball)을 전기적으로 연결하기 위한 재배선(redistrubution)이 이용될 수 있다.
본 발명이 해결하려는 과제는 WLP의 재배선 층과 다른 층 사이의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이를 이용하여 반도체 칩의 트랜지스터 특성을 용이하게 변화시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 WLP의 재배선 층과 다른 층 사이의 열팽창계수의 차이를 이용하여 반도체 칩의 트랜지스터 특성을 용이하게 변화시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성된 하나 이상의 게이트 구조물을 포함하는 반도체 칩; 상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제1 전극 패드와 제1 솔더볼을 전기적으로 연결하는 제1 재배선 층; 상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제2 전극 패드와 제2 솔더볼을 전기적으로 연결하는 제2 재배선 층; 및 상기 제1 재배선 층 및 상기 제2 재배선 층 상에 형성되는 절연층을 포함하고, 상기 하나 이상의 게이트 구조물의 제1 영역은 상기 제1 재배선 층과 오버랩되고, 상기 하나 이상의 게이트 구조물의 상기 제1 영역과 다른 제2 영역은 상기 제2 재배선 층과 오버랩되고, 상기 하나 이상의 게이트 구조물의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역은 상기 제1 재배선 층 및 상기 제2 재배선 층 사이에서 노출되고, 상기 제1 재배선 층 및 상기 제2 재배선 층은 만곡되어 상기 게이트 구조물에 스트레스를 가한다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 계수는 상기 절연층의 열팽창 계수와 다를 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창하는 방향은 상기 하나 이상의 게이트 구조물의 하부에 형성되는 채널의 방향과 동일할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 칩은 상기 하나 이상의 게이트 구조물 상에 형성된 트랜지스터를 포함하고, 상기 트랜지스터의 채널에 대한 전하 이동도(mobility)는 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 트랜지스터의 문턱 전압은 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 칩은 다른 칩에 전원을 공급하는 PMIC(Power Management IC)를 포함하고, 상기 PMIC는 상기 하나 이상의 게이트 구조물 상에 형성되는 트랜지스터를 이용하여 상기 다른 칩에 인가할 출력 전압을 생성하는 전력 공급 회로를 포함하고, 상기 출력 전압은 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 트랜지스터는 P 타입 트랜지스터 또는 N 타입 트랜지스터이고, 상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창함에 따라 상기 출력 전압은 변화할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층은 상기 하나 이상의 게이트 구조물을 기준으로 볼록한 형상 또는 오목한 형상으로 만곡될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 칩은 상기 하나 이상의 게이트 구조물과, 상기 제1 재배선 층 및 상기 제2 재배선 층 사이에 형성되는 하나 이상의 금속 배선층을 더 포함하고, 상기 하나 이상의 금속 배선층은 상기 제1 재배선 층 및 상기 제2 재배선 층으로부터 발생된 스트레스가 상기 게이트 구조물에 전달되는 것을 차단할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 하나 이상의 금속 배선 층은 메쉬(mesh)를 형성할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되도록 형성된 하나 이상의 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 반도체 칩; 상기 반도체 칩의 상면에 형성되고, 상기 제1 방향과 수직인 제2 방향으로 상기 하나 이상의 제1 게이트 구조물의 상면의 일부를 덮는 제1 재배선 층; 및 상기 반도체 칩의 상면에 형성되고, 상기 제2 방향으로 상기 하나 이상의 제1 게이트 구조물의 상면 중 다른 일부와 상기 제2 게이트 구조물의 상면 전부를 덮는 제2 재배선 층을 포함하고, 상기 하나 이상의 제1 게이트 구조물의 상면은 상기 제1 재배선 층과 오버랩되는 제1 오버랩 영역, 상기 제2 재배선 층과 오버랩되는 제2 오버랩 영역 및 상기 제1 오버랩 영역과 상기 제2 오버랩 영역 사이의 노출 영역을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 하나 이상의 제1 게이트 구조물 상에 제1 트랜지스터가 형성되고, 상기 제2 게이트 구조물 상에 제2 트랜지스터가 형성되고, 상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창함에 따라, 상기 제1 트랜지스터의 문턱 전압은 변화하고, 상기 제2 트랜지스터의 문턱 전압은 일정할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층 상에 형성되는 절연층을 더 포함하고, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도는 상기 절연층의 열팽창 정도와 다를 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층은, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도와, 상기 절연층의 열팽창 정도의 차이에 따라 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 만곡되고, 상기 만곡된 상기 제1 재배선 층 및 상기 제2 재배선 층은 상기 제1 게이트 구조물에 스트레스를 가할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 노출 영역의 상기 제2 방향의 폭은 상기 제1 게이트 구조물의 상면의 상기 제2 방향의 폭보다 작을 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 웨이퍼에 복수의 반도체 칩을 형성하고, 상기 복수의 반도체 칩에 대해 웨이퍼 레벨 패키지(Wafer Level Package)를 형성하고, 상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것을 포함하고, 상기 복수의 반도체 칩 각각은 상기 반도체 칩의 상면에 형성된 제1 재배선 층 및 상기 제1 재배선 층과 이격되어 형성된 제2 재배선 층을 포함하고, 상기 복수의 반도체 칩 각각에서 상기 트랜지스터를 형성하는 게이트 구조물은, 상기 제1 재배선 층과 오버랩되는 제1 오버랩 영역, 상기 제2 재배선 층과 오버랩되는 제2 오버랩 영역 및 상기 제1 오버랩 영역과 상기 제2 오버랩 영역 사이의 노출 영역을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것은, 상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 열팽창시키고, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도를 조절하여 상기 게이트 구조물에 스트레스를 가하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창하는 방향은 상기 게이트 구조물 아래에 형성되는 채널의 방향과 동일할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층 상에는 절연층이 형성되고, 상기 절연층의 열팽창 계수는 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 계수와 다르고, 상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 열팽창시키는 것은, 상기 제1 재배선 층, 상기 제2 재배선 층 및 상기 절연층을 열팽창시키는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도를 조절하여 상기 게이트 구조물에 스트레스를 가하는 것은, 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도와, 상기 절연층의 열팽창 정도의 차이를 이용하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 상기 게이트 구조물읠 향한 방향으로 만곡시키는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 2a 및 도 2b는 도 1의 A-A 선에 따른 단면도이다.
도 3은 도 1의 B-B 선에 따른 단면도이다.
도 4는 도 1의 C 영역을 나타낸 확대도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 복수의 IC(Integrated Circuit)를 포함하는 웨이퍼(wafer) 상에 형성된 패키지를 포함한다.
패키지는 WLP(Wafer Level Packaging)(또는 WFP(Wafer Fabricated Packaging)) 공정에 따라 형성된다. 구체적으로 패키지는, 웨이퍼 상에 IC를 생성한 후, 웨이퍼 형태의 IC를 개개의 반도체 칩으로 분리하기 전에 웨이퍼 상에 형성된다.
본 실시예에서, 패키지는 재배선 층(11, 13, 15, 17)을 포함한다. 반도체 칩의 상면에는 반도체 칩의 내부 회로와 전기적인 접속을 형성하고 있는 전극 패드(31, 33, 35, 37)가 형성될 수 있다. 한편, 패키지의 상면에는 패키지의 외부 접속 단자의 역할을 하는 솔더볼(solderball)(21, 23, 25, 27)이 형성될 수 있다.
재배선 층(11, 13, 15, 17)은 이와 같은 전극 패드(31, 33, 35, 37)와 솔더볼(21, 23, 25, 27)을 전기적으로 연결하여, 반도체 칩의 내부 회로와 패키지의 외부의 다른 전자 회로가 서로 전기적으로 신호를 주고 받을 수 있게 한다. 예를 들어, 재배선 층(15)은 서로 이격되어 위치한 반도체 칩의 전극 패드(35)와 패키지의 솔더볼(25)을 전기적으로 연결한다. 재배선 층(15)의 상부 또는 하부에는 재배선 층(15)이 전극 패드(35) 및 솔더볼(25) 이외의 전기 전도성 요소와 접촉하는 것을 방지하기 위한 절연 층이 형성될 수 있다. 이와 같은 패키지의 상세한 구조에 대해서는 도 2a를 참조하여 후술하도록 한다.
도 2a 및 도 2b는 도 1의 A-A 선에 따른 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 반도체 칩(120)과, 반도체 칩(120) 상에 형성된 패시베이션 층(130), 제1 절연층(140), 재배선 층(11, 13), 제2 절연층(160), UBM(Under Bump Metallurgy) 층(170) 및 솔더볼(21, 23)을 포함할 수 있다. 여기서, 패시베이션 층(130), 제1 절연층(140), 재배선 층(11, 13), 제2 절연층(160), UBM 층(170) 및 솔더볼(21, 23)이 반도체 칩(120) 상에 형성되는 패키지에 해당할 수 있다. 한편, 반도체 장치(1)는 반도체 칩(120)과 패키지 사이의 전기적인 접속을 위한 전극 패드(31, 33)를 더 포함할 수 있다.
반도체 칩(120)은 IC가 형성되는 영역으로서, 하부 반도체 층(100) 및 상부 반도체 층(110)을 포함할 수 있다.
하부 반도체 층(100)은 트랜지스터를 형성하기 위한 기판에 해당할 수 있다. 예를 들어, 하부 반도체 층(100)은 트랜지스터를 형성하기 위한 액티브 영역(220, 230)을 포함할 수 있다. 여기서 액티브 영역(220, 230)은 소오스 영역 또는 드레인 영역을 포함할 수 있다.
상부 반도체 층(110)은 하부 반도체 층(100), 예컨대 기판 상에 형성된 트랜지스터들로부터 확장되어 IC 회로가 구현되는 회로 형성 영역이다. 상부 반도체 층(110)은, 트랜지스터를 형성하기 위한 게이트 구조물(210)을 비롯하여, 구현하고자 하는 회로에 따라 필요한 여러 가지 반도체 소자들을 전기적으로 연결시키는 배선, 컨택(contact), 비아(via), 절연층 등을 비롯한 다양한 요소들을 포함할 수 있다. 예를 들어, 반도체 층(110)은 회로 요소들 간의 전기적 접속을 형성하기 위한 메탈 1(Metal 1), 메탈2(Metal 2), 메탈 3(Metal 3), 메탈 4(Metal) 등을 포함할 수 있다. 예를 들어, 도 2a에서 상부 반도체 층(110)은 메탈(301, 303)을 포함할 수 있고, 메탈(301, 303)은 예컨대 메탈 4(Metal 4)로서 구현될 수 있다.
전극 패드(31, 33)는 반도체 칩(120) 내부의 배선(예컨대, 메탈(301, 303))과 전기적으로 연결이 되도록, 반도체 칩(120)의 상면에 형성된다. 본 발명의 몇몇의 실시예에서, 전극 패드(31, 33)는 금속, 예를 들어 알루미늄(Al)을 포함할 수 있다.
패시베이션 층(130)은 전극 패드(31, 33)를 제외한 반도체 칩(120)의 상면에 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 패시베이션 층(130)은 질화물 또는 산화물을 포함할 수 있다. 특히, 본 실시예에서 패시베이션 층(130)은 반도체 칩(120)을 보호하기 위해 전극 패드(31, 33)의 가장자리(edge)를 덮도록 형성될 수 있다.
제1 절연층(140)은 패시베이션 층(130) 상에 형성된다. 제1 절연층(140)은 전극 패드(31, 33)와 솔더볼(21, 23)을 전기적으로 연결하는 재배선 층(11, 13)을 다른 요소로부터 절연시키는 역할을 할 수 있다. 본 발명의 몇몇의 실시예에서, 제1 절연층(140)은 감광성 폴리이미드(PSPI: Photosensitive Polyimide), 벤조사이클로부텐(BCB: Benzo-cyclo-butene), 에폭시(epoxy)와 같은 폴리머(polymer) 물질로 형성될 수 있다. 이 때, 전극 패드(31, 33) 상에 형성된, 예컨대 전극 패드(31, 33) 상에 증착되어 형성된 감광성 폴리이미드 층의 일부는, 반도체 칩(120)의 전극 패드(31, 33)를 노출시키기 위해 제거될 수 있다. 특히, 본 실시예에서, 제1 절연층(140)은 전극 패드(31, 33)의 가장자리를 덮는 패시베이션 층(130)을 덮도록 형성될 수 있다.
재배선 층(11, 13)은 제1 절연층(140) 상에 형성될 수 있다. 재배선 층(11, 13)의 일단은 반도체 칩(120)의 전극 패드(31, 33)와 전기적인 접속을 형성하고, 재배선 측(11, 13)의 타단은 UBM 층(170)을 통해 솔더볼(170)과 전기적인 접속을 형성한다. 이와 같이, 재배선 층(11, 13)은 전기적인 접속을 형성하는 인터커넥션(interconnection)으로서 기능하므로, 전기 전도도가 높은 물질로 형성된다. 예를 들어, 재배선 층(11, 13)은 티타늄(Ti), 구리(Cu), 니켈(Ni) 등을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 재배선 층(11, 13)은 우수한 전기 전도성, 접착성(adhesion), 보호성(protection) 등을 확보하기 위해, 수 종류의 금속(several metal)이 증착된 박막으로서 형성될 수 있다.
제2 절연층(160)은 재배선 층(11, 13) 상에 형성되어, 재배선 층(11, 13)을 다른 요소로부터 절연시킴과 동시에 재배선 층(11, 13)을 보호하는 역할을 할 수 있다. 본 발명의 몇몇의 실시예에서, 제2 절연층(160)은 제1 절연층(140)과 마찬가지로 다양한 종류의 폴리머 물질로 형성될 수 있다. 여기서, 제1 절연층(140)는 달리, 제2 절연층(160)은 전극 패드(31, 33)와 오버랩되는 영역에서 제거되지 않지만, UBM 층(170)을 형성하기 위한 영역에서는 제거될 수 있다.
UBM 층(170)은 제2 절연층(160) 사이에서 노출된 재배선 층(11, 13)과 전기적 접속을 형성하도록, 재배선 층(11, 13)의 노출 영역 및 제2 절연층(160)의 가장자리에 걸쳐 형성될 수 있다. 솔더볼(21, 23)은 UBM 층(170) 상에 형성되어, 반도체 칩(120)과 재배선 층(11, 13)을 통해 전기적으로 연결된다.
본 실시예에서 특히 주목할 점은, 반도체 칩(120)의 내부에 형성된 게이트 구조물(210)과, 서로 이격되어 있는 재배선 층(11, 13)의 말단부 사이의 수직적 위치 관계이다. 구체적으로, 도 2a에서, 게이트 구조물(210)의 좌측 영역(제1 영역)은 재배선 층(11)과 오버랩되고, 게이트 구조물(210)의 우측 영역(제2 영역)은 재배선 층(13)과 오버랩된다. 그리고 제1 영역과 제2 영역 사이의 중간 영역(제3 영역)은 재배선 층(11, 13)과 오버랩되지 않는다. 즉, 제3 영역은 재배선 층(11, 13) 사이에서 노출되어 있다.
도 2a에서는 본 발명의 특징을 간결하게 표현하기 위해 하나의 게이트 구조물(210)만을 도시하였으나 본 발명의 범위가 이에 제한되는 것은 아니다. 본 발명의 몇몇의 실시예에서, 재배선 층(11, 13)의 이격된 영역의 하부에는 하나 이상의 게이트 구조물 상에 형성된 복수의 트랜지스터가 형성되어 있을 수 있다. 또한, 본 발명의 몇몇의 실시예에서는 재배선 층(11, 13)의 이격된 영역과 상기 제1 영역 및 제2 영역이 오버랩될 수도 있고, 재배선 층(11, 13)의 이격된 영역과 상기 제2 영역 및 제3 영역이 오버랩될 수도 있다. 즉, 재배선 층(11, 13)의 이격된 영역과 그 하부에 형성된 트랜지스터의 채널 영역의 어느 일부가 오버랩된다면, 다양한 변형예들은 모두 본 발명의 범위에 포함된다.
예를 들어, 도 2b를 참조하면, 재배선 층(11, 13)의 이격된 영역의 하부에는 하나 이상의 게이트 구조물(210a, 210b, 210c)이 형성되고, 하나 이상의 게이트 구조물(210a, 210b, 210c) 주변에는 액티브 영역(221a, 221b, 221c, 221d)가 형성될 수 있다. 여기서, 게이트 구조물(210a)의 좌측 영역은 재배선 층(11)과 오버랩되고, 게이트 구조물(210c)의 우측 영역은 재배선 층(13)과 오버랩될 수 있다. 그리고 제1 영역과 제2 영역 사이의 중간 영역은 재배선 층(11, 13)과 오버랩되지 않을 수 있다.
도 2a를 다시 참조하면, 재배선 층(11, 13)과 패키지를 구성하는 다른 요소들은 서로 다른 열팽창 계수를 갖는다. 예를 들어, 재배선 층(11, 13)의 열팽창 계수는 제1 절연층(140) 및 제2 절연층(160)의 열팽창 계수와 다를 수 있다. 이에 따르면, 재배선 층(11, 13)과 제1 절연층(140) 및 제2 절연층(160)을 포함하는 패키지에 동시에 열을 가하는 경우, 재배선 층(11, 13)은 제1 절연층(140) 및 제2 절연층(160)과 열팽창에 있어 차이가 나게 된다.
열팽창의 차이와 관련하여, 예를 들어, 제1 절연층(140) 및 제2 절연층(160)이 PSPI 층으로 형성되고, 재배선 층(11, 13)이 Cu 층으로 형성된 경우를 가정하면, 제1 절연층(140) 및 제2 절연층(160)의 열팽창 계수는 재배선 층(11, 13)의 열 팽창 계수보다 클 수 있다. 이 경우, 각 층에 대한 스트레스(stress) 또는 변형력의 크기는, 영의 계수(Young's modulus)를 고려할 때, 제1 절연층(140) 및 제2 절연층(160)의 스트레스가 재배선 층(11, 13)의 스트레스보다 작을 수 있다. 즉, Cu 층으로 형성된 재배선 층(11, 13)의 스트레스가 PSPI 층으로 형성된 제1 절연층(140) 및 제2 절연층(160)의 스트레스보다 클 수 있다.
[표 1]
Figure 112015056681523-pat00001
표 1은 앞서 설명한 절연층(140, 160)과 재배선 층(11, 13) 사이의 열팽창의 차이로 인한 스트레스 정도를 설명하기 위한 예를 나타내며, 표 1에 기재된 값들은 특정 조건, 예컨대 절연층(140, 160)과 재배선 층(11, 13)의 특정 두께 조건 하에서 도출된 것으로서, 본 발명의 범위를 제한하지 않는다. 특히, 표 1의 값들은 오로지 기재된 해당 값만을 의미하는 것이 아니고, 특정 범위(range) 내에 해당되는 근사치를 의미할 수 있다.
표 1을 참조하면, 제1 절연층(140)에 대응되는 제1 PSPI 층과 제2 절연층(160)에 대응되는 제2 PSPI 층의 열팽창 계수(CTE)는, 예컨대 45.0 ppm이고, 재배선 층의 열팽창 계수는, 예컨대 16.5 ppm으로 서로 다르다. 즉, 제1 PSPI 층, 재배선 층 및 제2 PSPI 층을 포함하는 패키지에 동시에 열을 가하게 되면 재배선 층은 제1 PSPI 층 및 제2 PSPI 층과 열팽창에 있어 차이를 갖는다. 이 경우, 각 층에 대한 스트레스의 크기는, 제1 PSPI 층 및 제2 PSPI 층의 경우 예컨대 3.3 Gpa이고, 재배선 층의 경우 예컨대 110.0 Gpa일 수 있다. 즉, 서로 다른 열팽창 계수로 인한 열팽창 정도의 차이는 결국 해당 층에 대한 스트레스의 차이를 유발할 수 있다.
만일, 서로 다른 비율로 재배선 층(11, 13)과 제1 절연층(140) 및 제2 절연층(160)이 열팽창을 하게 되면, 재배선 층(11, 13)은 만곡된다(curved). 반도체 장치의 구현 목적에 따른 재배선 층(11, 13)과 제1 절연층(140) 및 제2 절연층(160)의 다양한 두께에 따라, 재배선 층(11, 13)은 반도체 칩(120)을 향한 방향 또는 게이트 구조물(210)을 향한 아래 방향으로 만곡될 수도 있고, 그 반대 방향인 위 방향으로 만곡될 수도 있다.
이와 같이 만곡된 형상을 갖는 재배선 층(11, 13)은 하부에 형성된 게이트 구조물(210) 상에 형성된 트랜지스터에 스트레스를 가하게 되고, 이것은 트랜지스터의 채널에 대한 전하 이동도(mobility)에 영향을 미친다. 다시 말해서, 재배선 층(11, 13)의 이격된 영역의 하부에 형성된 게이트 구조물(210) 상에 형성된 트랜지스터의 채널에 대한 전하 이동도는 재배선 층(11, 13)의 열팽창 정도에 따라 변화한다. 이것은 곧 트랜지스터의 채널 전류(IDS), 나아가 트랜지스터의 문턱 전압이 재배선 층(11, 13)의 열팽창 정도에 따라 변화할 수 있다는 것을 의미한다.
따라서, 본 발명의 실시예에 따르면, 반도체 칩의 패키지를 형성한 후, 이에 대해 열처리 공정을 수행하여, 이미 패키지화된 반도체 칩의 트랜지스터의 전류 전압 특성을 용이하게 변화시킬 수 있다. 또한, WLP 공정에 따른 패키징에 있어서는, 개개의 반도체 칩으로 분리하기 전에 패키징이 완료된 웨이퍼에 열처리를 수행하여 많은 수의 반도체 칩의 트랜지스터의 전류 전압 특성을 일괄적으로 변화시켜, 반도체 칩을 그 사용 목적에 맞게 커스터마이징할 수 있다.
도 3은 도 1의 B-B 선에 따른 단면도이다.
도 3을 도 1과 같이 참조하면, 도 2a와 다른 점은, 반도체 칩(120) 상에 형성된 전극 패드(35, 37)가 도 3의 단면에는 나타나지 않는다는 점이다. 즉, 게이트 구조물(212)과 전극 패드(35, 37)가 인접하지 않더라도, 게이트 구조물(212)과, 서로 이격되어 있는 재배선 층(15, 17)의 말단부 사이의 수직적 사이의 위치 관계를 만족시킨다면, 도 2a에서 설명한 것과 같은 효과를 얻을 수 있다.
예를 들어, 게이트 구조물(210)의 좌측 영역(제1 영역)은 재배선 층(15)과 오버랩되고, 게이트 구조물(210)의 우측 영역(제2 영역)은 재배선 층(17)과 오버랩된다. 그리고 제1 영역과 제2 영역 사이의 중간 영역(제3 영역)은 재배선 층(15, 17)과 오버랩되지 않는다. 즉, 제3 영역은 재배선 층(15, 17) 사이에서 노출되어 있다. 이와 같은 구조에서, 패키지가 형성된 웨이퍼에 열처리 공정을 수행하면, 서로 다른 비율로 재배선 층(15, 17)과 제2 절연층(160)이 열팽창을 하게 되어, 재배선 층(15, 17)은 아래 방향, 예컨대, 반도체 칩(120)을 향한 방향 또는 게이트 구조물(210)을 향한 방향으로 만곡된다.
이에 따라, 만곡된 형상을 갖는 재배선 층(15, 17)은 하부에 형성된 게이트 구조물(210) 상에 형성된 트랜지스터에 스트레스를 가하게 되고, 이것은 트랜지스터의 채널에 대한 전하 이동도에 영향을 미친다.
도 4는 도 1의 C 영역을 나타낸 확대도이다. 또한, 도 4는 도 3에 대한 상면도이기도 하다.
도 4를 참조하면, 반도체 장치(1)는 기판 상에서 제1 방향(X)으로 연장되도록 형성된 제1 게이트 구조물(212) 및 제2 게이트 구조물(214)을 포함하는 반도체 칩(120)을 구비한다. 여기서, 제1 게이트 구조물(212)과 제2 게이트 구조물(214) 사이에는 액티브 영역, 예컨대, 소오스 영역 또는 드레인 영역이 형성될 수 있다.
재배선 층(15)은 반도체 칩(120)의 상면에 형성되고, 제1 방향(X)과 수직인 제2 방향(Y)으로 제1 게이트 구조물(212)의 상면의 일부를 덮도록 형성될 수 있다. 한편, 재배선 층(17)은 반도체 칩(120)의 상면에 형성되고, 제2 방향(Y)으로 제1 게이트 구조물(212)의 상면의 다른 일부와 제2 게이트 구조물(214)의 상면 전부를 덮도록 형성될 수 있다.
이에 따라, 제1 게이트 구조물(212)의 상면은 재배선 층(15)과 오버랩되는 제1 오버랩 영역, 재배선 층(17)과 오버랩되는 제2 오버랩 영역 및 제1 오버랩 영역과 제2 오버랩 영역 사이의 중간 영역으로 구분된다. 여기서 제1 오버랩 영역과 제2 오버랩 영역 사이의 중간 영역은, 재배선 층(15, 17)과 오버랩되지 않는 영역, 즉, 노출 영역을 말한다. 여기서 노출 영역의 제2 방향(Y)의 폭은 제1 게이트 구조물(212)의 상면의 제2 방향(Y)의 폭보다 작을 수 있다.
본 실시예에서 특히 주목할 점은, 재배선 층(15, 17)이 열팽창하는 방향(SD)은 제1 게이트 구조물(212)의 하부에 형성되는 채널의 방향(CD)과 동일하다는 점이다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 열팽창 방향(SD)과 채널의 방향(CD)이 서로 평행할 수록 본 발명의 유리한 효과가 극대화되고, 열팽창 방향(SD)과 채널의 방향(CD)이 서로 수직에 가까울 수록 본 발명의 유리한 효과가 적어질 수 있을 뿐, 열팽창 방향(SD)과 채널의 방향(CD)은 비스듬하게 형성될 수도 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5a를 참조하면, 만곡된 재배선 층(151, 153)이 게이트 구조물(410) 상에 형성된 트랜지스터에 스트레스를 가하는 것이 도시되어 있다. 재배선 층(151, 153) 위 아래에 배치된 절연층과 재배선 층(151, 153)의 열팽창 차이로 인해, 재배선 층(151, 153)은 서로 근접해지고, 동시에 아래 방향, 예컨대 게이트 구조물(410)을 향한 방향, 즉, 게이트 구조물(410)을 기준으로 오목한 형상으로 만곡될 수 있다. 이와 다르게, 도 5b를 참조하면, 본 발명의 몇몇의 실시예에서, 재배선 층(151, 153) 및 재배선 층(151, 153) 위 아래에 배치된 절연층의 구체적인 두께에 따라, 재배선 층(151, 153)은 서로 근접해지면서, 위 방향, 예컨대 게이트 구조물(410)을 향한 방향과 반대되는 방향, 즉, 게이트 구조물(410)을 기준으로 볼록한 형상으로 만곡될 수 있다. 본 발명의 몇몇의 실시예에서, 재배선 층(151, 153)이 수평적으로 열팽창하는 방향은 게이트 구조물(410) 하부에 액티브 영역(420, 430) 사이에서 형성되는 채널의 방향을 따를 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이고, 도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 동일한 입력 전압에 게이팅되는 2 개의 트랜지스터를 이용하여 일정한 출력 전압을 생성하는 회로를 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 이러한 회로는 다른 칩에 전원을 공급하는 PMIC(Power Management IC)에 있어서, 다른 칩에 인가할 출력 전압을 생성하는 전력 공급 회로일 수 있다. 본 실시예에서, 동일한 입력 전압에 게이팅되는 2 개의 트랜지스터는 제1 트랜지스터(32) 및 제2 트랜지스터(30)를 포함한다.
도 7을 참조하면, 도 4와 유사하게, 제1 트랜지스터(32) 및 제2 트랜지스터(30) 상에는 재배선 층(40, 42)이 형성될 수 있다. 즉, 재배선 층(42)은 제1 트랜지스터(32)의 상부에 형성되되, 제1 트랜지스터(32)를 구성하는 게이트 구조물의 상면의 일부를 덮도록 형성될 수 있다. 재배선 층(40)은 제1 트랜지스터(32) 및 제2 트랜지스터(30)의 상부에 형성되되, 제1 트랜지스터(32)를 구성하는 게이트 구조물의 상면의 다른 일부와 제2 트랜지스터(30)를 구성하는 게이트 구조물의 상면 전부를 덮도록 형성될 수 있다.
이후, 패키지화되고 제1 트랜지스터(32) 및 제2 트랜지스터(30)가 각각 형성된 웨이퍼에 열처리 공정을 수행하여 제1 트랜지스터(32)의 전하 이동도와, 나아가 문턱 전압을 변화시킬 수 있다. 예를 들어, 제1 트랜지스터(32)가 P 타입 트랜지스터인 경우, 열처리 공정에 의해 재배선 층(40, 42)이 열팽창하게 되면, 제1 트랜지스터(32)의 문턱 전압이 하강하게 되고 이에 따라 전력 공급 회로의 출력 전압(VOUT)은 상승하게 된다. 다른 예로서, 트랜지스터(32)가 N 타입 트랜지스터인 경우, 열처리 공정에 의해 재배선 층(40, 42)이 열팽창하게 되면, 제1 트랜지스터(32)의 문턱 전압이 상승하게 되고 이에 따라 전력 공급 회로의 출력 전압(VOUT)은 하강하게 된다. 한편, 재배선 층(40)에 의해 완전히 덮여있는 제2 트랜지스터(30)는 이와 같은 열처리 공정에 의한 영향을 받지 않아 문턱 전압을 그대로 유지된다.
이와 같이, 본 발명의 실시예에 따르면, 따르면, 반도체 칩의 패키지를 형성한 후, 이에 대해 열처리 공정을 수행하여, 이미 패키지화된 반도체 칩의 트랜지스터의 전류 전압 특성을 용이하게 변화시킬 수 있다. 또한, WLP 공정에 따른 패키징에 있어서는, 개개의 반도체 칩으로 분리하기 전에 패키징이 완료된 웨이퍼에 열처리를 수행하여 많은 수의 반도체 칩의 트랜지스터의 전류 전압 특성을 일괄적으로 변화시켜, 반도체 칩을 그 사용 목적에 맞게 커스터마이징할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 실시예가 도 2a와 관련된 실시예와 다른 점은, 게이트 구조물(210)과 재배선 층(11, 13) 사이에 금속 배선층(305)이 더 형성되어 있다는 점이다. 금속 배선층(305)은 게이트 구조물(210)과 재배선 층(11, 13) 사이에 형성되어, 앞에서 설명한 게이트 구조물(210)과 재배선 층(11, 13) 사이의 수직적 위치 관계에 의한 전하 이동도 변화 효과를 저지하는 역할을 한다.
예를 들어, 반도체 칩의 구현 목적에 따라, 반도체 칩의 열적 안정성을 극대화할 필요가 있는 경우, 앞에서 설명한 게이트 구조물(210)과 재배선 층(11, 13) 사이의 수직적 위치 관계에 의한 전하 이동도 변화는 바람직하지 않다. 특히, 반도체 칩은 개개의 칩으로 분리되기 전의 웨이퍼 상태에서 열처리 공정을 거치는 경우 외에도, 양산이 완료되어 제품화된 반도체 칩이 실제로 사용되는 과정에서 자가 가열(self-heating)될 수 있다. 이러한 경우 재배선 층의 열팽창으로 인한 효과를 그 하부에 형성되어 있는 트랜지스터에 전달하지 않기 위해 금속 배선층(305)을 게이트 구조물(210)과 재배선 층(11, 13) 사이에 형성할 수 있다.
도 8에서는 금속 배선층(305)이 단일 층으로 도시되었지만, 본 발명의 다른 몇몇의 실시예에서는 금속 배선층(305)이 수직 방향 또는 수평 방향으로 배열된 복수의 금속 배선층을 포함할 수도 있음은 해당 기술 분야의 통상의 기술자에게 있어서 자명하다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 실시예가 도 8과 관련된 실시예와 다른 점은, 게이트 구조물(210)과 재배선 층(11, 13) 사이에 복수의 금속 배선층을 포함하는 메쉬(mesh)(311-323)가 형성된다는 점이다. 메쉬(311-323) 역시, 금속 배선층(305)과 마찬가지로, 앞에서 설명한 게이트 구조물(210)과 재배선 층(11, 13) 사이의 수직적 위치 관계에 의한 전하 이동도 변화 효과를 저지하는 역할을 한다. 본 발명의 몇몇의 실시예에서, 메쉬(311-323)는 단일 층으로 형성된 복수의 금속 배선층만을 포함할 수도 있고, 적층된 복수의 층으로 형성된 복수 또는 단일의 금속 배선층만을 포함할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 열팽창으로 인한 스트레스를 가할 수 있는 형태로 재배선 층을 설계(S100)하여, 복수의 IC가 형성된 웨이퍼 상에 패키지를 형성한다. 이 경우 패키지는 WLP 공정에 따라 형성된다. 다음으로, 패키지화된 웨이퍼를 개개의 반도체 칩으로 분리하기 전에 열처리 공정을 수행(S1003)한다. 열처리 공정은, 필요에 따라, 1 회, 2 회 또는 수 회에 걸쳐 수행될 수 있다. 그 결과로 반도체 칩의 트랜지스터의 전하 이동도 또는 문턱 전압과 같은 전류 전압 특성을 변화시킨 반도체 칩을 획득(S1005)한다.
구체적으로, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 웨이퍼에 복수의 반도체 칩을 형성하고, 복수의 반도체 칩에 대해 웨이퍼 레벨 패키지(Wafer Level Package)를 형성하고, 웨이퍼 레벨 패키지에 열처리를 수행하여 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것을 포함한다. 여기서, 복수의 반도체 칩 각각은 반도체 칩의 상면에 형성된 제1 재배선 층 및 제1 재배선 층과 이격되어 형성된 제2 재배선 층을 포함한다. 한편, 복수의 반도체 칩 각각에서 트랜지스터를 형성하는 게이트 구조물은, 제1 재배선 층과 오버랩되는 제1 오버랩 영역, 제2 재배선 층과 오버랩되는 제2 오버랩 영역 및 제1 오버랩 영역과 제2 오버랩 영역 사이의 노출 영역을 포함한다.
본 발명의 몇몇의 실시예에서, 웨이퍼 레벨 패키지에 열처리를 수행하여 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것은, 웨이퍼 레벨 패키지에 열처리를 수행하여 제1 재배선 층 및 제2 재배선 층을 열팽창시키고, 제1 재배선 층 및 제2 재배선 층의 열팽창 정도를 조절하여 게이트 구조물에 스트레스를 가하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 재배선 층 및 제2 재배선 층이 열팽창하는 방향은 게이트 구조물 아래에 형성되는 채널의 방향과 동일할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 재배선 층 및 제2 재배선 층 상에는 절연층이 형성되고, 절연층의 열팽창 계수는 제1 재배선 층 및 제2 재배선 층의 열팽창 계수보다 작고, 웨이퍼 레벨 패키지에 열처리를 수행하여 제1 재배선 층 및 제2 재배선 층을 열팽창시키는 것은, 제1 재배선 층, 제2 재배선 층 및 절연층을 열팽창시키는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 재배선 층 및 제2 재배선 층의 열팽창 정도를 조절하여 게이트 구조물에 스트레스를 가하는 것은, 제1 재배선 층 및 제2 재배선 층의 열팽창 정도와, 절연층의 열팽창 정도의 차이를 이용하여 제1 재배선 층 및 제2 재배선 층을 게이트 구조물이 향한 방향으로 만곡시키는 것을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 2: 반도체 회로
11, 13, 15, 17, 151, 153: 재배선 층
21, 23, 25, 27: 솔더볼 30: 제2 트랜지스터
31, 33, 35, 37: 전극 패드 32: 제1 트랜지스터
100: 하부 반도체 층 110: 상부 반도체 층
120: 반도체 칩 130: 패시베이션 층
140: 제1 절연층 160: 제2 절연층
170: UBM(Under Bump Metallurgy) 층
210, 212, 410: 게이트 구조물 214, 220, 230, 420, 430: 액티브 영역
301, 303, 305: 메탈, 금속 배선층 311-323: 메쉬

Claims (10)

  1. 기판 상에 형성된 하나 이상의 게이트 구조물을 포함하는 반도체 칩;
    상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제1 전극 패드와 제1 솔더볼을 전기적으로 연결하는 제1 재배선 층;
    상기 반도체 칩의 상면에 형성되고, 상기 반도체 칩의 제2 전극 패드와 제2 솔더볼을 전기적으로 연결하는 제2 재배선 층; 및
    상기 제1 재배선 층 및 상기 제2 재배선 층 상에 형성되는 절연층을 포함하고,
    상기 하나 이상의 게이트 구조물의 제1 영역은 상기 제1 재배선 층과 오버랩되고, 상기 하나 이상의 게이트 구조물의 상기 제1 영역과 다른 제2 영역은 상기 제2 재배선 층과 오버랩되고, 상기 하나 이상의 게이트 구조물의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역은 상기 제1 재배선 층 및 상기 제2 재배선 층 사이에서 노출되고,
    상기 제1 재배선 층 및 상기 제2 재배선 층은 만곡되어 상기 게이트 구조물에 스트레스를 가하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창하는 방향은 상기 하나 이상의 게이트 구조물의 하부에 형성되는 채널의 방향과 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 칩은 상기 하나 이상의 게이트 구조물 상에 형성된 트랜지스터를 포함하고,
    상기 트랜지스터의 채널에 대한 전하 이동도(mobility)는 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화하는 반도체 장치.
  4. 제3항에 있어서,
    상기 트랜지스터의 문턱 전압은 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 칩은 다른 칩에 전원을 공급하는 PMIC(Power Management IC)를 포함하고,
    상기 PMIC는 상기 하나 이상의 게이트 구조물 상에 형성되는 트랜지스터를 이용하여 상기 다른 칩에 인가할 출력 전압을 생성하는 전력 공급 회로를 포함하고,
    상기 출력 전압은 상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도에 따라 변화하는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 칩은 상기 하나 이상의 게이트 구조물과, 상기 제1 재배선 층 및 상기 제2 재배선 층 사이에 형성되는 하나 이상의 금속 배선층을 더 포함하고,
    상기 하나 이상의 금속 배선층은 상기 제1 재배선 층 및 상기 제2 재배선 층으로부터 발생된 스트레스가 상기 게이트 구조물에 전달되는 것을 차단하는 반도체 장치.
  7. 기판 상에서 제1 방향으로 연장되도록 형성된 하나 이상의 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 반도체 칩;
    상기 반도체 칩의 상면에 형성되고, 상기 제1 방향과 수직인 제2 방향으로 상기 하나 이상의 제1 게이트 구조물의 상면의 일부를 덮는 제1 재배선 층; 및
    상기 반도체 칩의 상면에 형성되고, 상기 제2 방향으로 상기 제1 게이트 구조물의 상면 중 다른 일부와 상기 제2 게이트 구조물의 상면 전부를 덮는 제2 재배선 층을 포함하고,
    상기 하나 이상의 제1 게이트 구조물의 상면은 상기 제1 재배선 층과 오버랩되는 제1 오버랩 영역, 상기 제2 재배선 층과 오버랩되는 제2 오버랩 영역 및 상기 제1 오버랩 영역과 상기 제2 오버랩 영역 사이의 노출 영역을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 하나 이상의 제1 게이트 구조물 상에 제1 트랜지스터가 형성되고, 상기 제2 게이트 구조물 상에 제2 트랜지스터가 형성되고,
    상기 제1 재배선 층 및 상기 제2 재배선 층이 열팽창함에 따라, 상기 제1 트랜지스터의 문턱 전압은 변화하고, 상기 제2 트랜지스터의 문턱 전압은 일정한 반도체 장치.
  9. 웨이퍼에 복수의 반도체 칩을 형성하고,
    상기 복수의 반도체 칩에 대해 웨이퍼 레벨 패키지(Wafer Level Package)를 형성하고,
    상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것을 포함하고,
    상기 복수의 반도체 칩 각각은 상기 반도체 칩의 상면에 형성된 제1 재배선 층 및 상기 제1 재배선 층과 이격되어 형성된 제2 재배선 층을 포함하고,
    상기 복수의 반도체 칩 각각에서 상기 트랜지스터를 형성하는 게이트 구조물은,
    상기 제1 재배선 층과 오버랩되는 제1 오버랩 영역, 상기 제2 재배선 층과 오버랩되는 제2 오버랩 영역 및 상기 제1 오버랩 영역과 상기 제2 오버랩 영역 사이의 노출 영역을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 복수의 반도체 칩 각각에 포함된 트랜지스터의 채널에 대한 전하 이동도를 일괄적으로 조정하는 것은,
    상기 웨이퍼 레벨 패키지에 열처리를 수행하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 열팽창시키고,
    상기 제1 재배선 층 및 상기 제2 재배선 층의 열팽창 정도를 조절하여 상기 게이트 구조물에 스트레스를 가하는 것을 포함하는 반도체 장치의 제조 방법.
KR1020150083148A 2015-06-12 2015-06-12 반도체 장치 및 반도체 장치의 제조 방법 KR102319186B1 (ko)

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