TWI517328B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係有關一種半導體裝置，特別是指一種具有導電通孔之半導體裝置。
隨著半導體之技術不斷地進步，愈來愈多的電子元件可以整合在一個半導體裝置內，且隨著電子產品之輕薄短小的趨勢，半導體裝置之體積亦愈來愈小，因而發展出立體(3D)封裝之技術，亦即將複數個晶片安裝在同一半導體裝置中。同時，為了達到該些晶片相互堆疊之需求，因而發展出所謂的矽穿孔(Through Silicon Vias；TSV)之技術，亦即在矽基板中形成複數個貫穿孔。藉此，可提高該半導體裝置之處理速度，並大幅降低功率之損耗。
第1圖係繪示習知技術的半導體裝置之剖視示意圖。如圖所示，半導體裝置1係包括矽基板10、絕緣層12、凸塊底下金屬層(Under Bump Metallurgy；UBM)13以及複數個導電凸塊14。該矽基板10係具有複數個矽穿孔11，該絕緣層12係形成於該矽基板10上並外露出該些矽穿孔11之端部，該凸塊底下金屬層13係形成於該些矽穿孔11之端部上，該些導電凸塊14係形成於該凸塊底下金屬層13上。
然而，該導電凸塊14係經由迴銲以銲接至該矽基板10的凸塊底下金屬層13上，此時因熱所產生之殘留應力會集中在該些導電凸塊14與該些矽穿孔11間之交界面，亦即第1圖之應力集中處15，使得該些導電凸塊14於後續上板後，可能出現破裂(crack)之情形，因而降低該半導體裝置1之信賴性及產品之良率。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體裝置，其包括：基板，係具有相對之第一表面與第二表面、及複數貫穿該些導電通孔該第一表面與該第二表面之導電通孔；絕緣層，係形成於該基板之第一表面上，並外露出該些導電通孔之端部；以及緩衝層，係形成於該些導電通孔之端部周緣之絕緣層上。
本發明復提供一種半導體裝置，其包括：基板，係具有相對之第一表面與第二表面、及複數貫穿該第一表面與該第二表面之導電通孔；絕緣層，係形成於該基板之第一表面上，並外露出該些導電通孔之端部；線路重佈層，係形成於該些導電通孔之端部及該絕緣層上；介電層，係形成於該絕緣層與該線路重佈層上，並具有外露出該線路重佈層之一部分的介電層開孔；以及緩衝層，係形成於該介電層開孔周緣之介電層上。
由上可知，本發明之半導體裝置，主要係在該些導電 通孔之端部周緣之絕緣層上、或在該介電層開孔周緣之介電層上形成緩衝層，藉以降低迴銲時因熱所產生之殘留應力，進而提高該半導體裝置之信賴性及產品之良率。
1‧‧‧半導體裝置
10‧‧‧矽基板
11‧‧‧矽穿孔
12‧‧‧絕緣層
13‧‧‧凸塊底下金屬層
14‧‧‧導電凸塊
15‧‧‧應力集中處
2‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧導電通孔
202‧‧‧第一端部
203‧‧‧第二端部
21‧‧‧第一絕緣層
22‧‧‧第一緩衝層
221‧‧‧第二緩衝層
23‧‧‧第二絕緣層
24‧‧‧導電凸塊
25‧‧‧介電層
250‧‧‧介電層開孔
26‧‧‧線路重佈層
27‧‧‧半導體元件
271‧‧‧閘極
272‧‧‧閘極側壁
273‧‧‧源極區
274‧‧‧汲極區
28‧‧‧導電體
29‧‧‧凸塊底下金屬層
第1圖係繪示習知技術的半導體裝置之剖視示意圖；第2A圖係繪示本發明之第一實施例的半導體裝置之剖視示意圖；第2B圖係繪示本發明第2A圖的半導體裝置之仰視示意圖；第3圖係繪示本發明之第二實施例的半導體裝置之剖視示意圖；第4圖係繪示本發明之第三實施例的半導體裝置之剖視示意圖；第5圖係繪示本發明之第四實施例的半導體裝置之剖視示意圖；以及第6圖係繪示本發明之第五實施例的半導體裝置之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「一」、「周緣」、「第一」及「第二」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖係繪示本發明之第一實施例的半導體裝置之剖視示意圖。如圖所示，半導體裝置2係包括半導體基板20、第一絕緣層21、第一緩衝層(Buffer Layer)22以及第二緩衝層221。
該半導體基板20係具有複數導電通孔201、相對之第一表面20a與第二表面20b，該些導電通孔201貫穿該第一表面20a與該第二表面20b。
該半導體基板20可為矽基板、封裝基板、半導體晶片、半導體封裝結構或穿矽中介板(Through Silicon Intcrposer；TSI)，亦可由玻璃基板等取代之。該導電通孔201可為矽穿孔。
該第一絕緣層21係形成於該半導體基板20之第一表面20a上，並外露出該些導電通孔201之第一端部202。
該第一緩衝層22係形成於該些導電通孔201之第一端部202周緣之第一絕緣層21上，該第二緩衝層221係形成於該第一絕緣層21之周緣上。
該半導體裝置2可包括第二絕緣層23，係形成於該導電通孔201與半導體基板20之間，作為隔絕電性之用，以防止該導電通孔201與半導體基板20發生短路。
該半導體裝置2可包括複數個導電凸塊24，係形成於複數個導電通孔201之第一端部202上及該第一緩衝層22上。
於其他實施例中，該導電凸塊24與導電通孔201之第一端部202間可形成凸塊底下金屬層(圖中未繪示)。該第一緩衝層22可設置於該第一端部202與凸塊底下金屬層之間，或設置於該導電凸塊24與凸塊底下金屬層之間，以使集中之應力因該第一緩衝層22之緩衝材質而得到釋放。
該半導體裝置2可包括介電層25，係形成於該半導體基板20之第二表面20b上，並外露出該些導電通孔201之第二端部203。
該半導體裝置2可包括線路重佈層(Redistribution Layer；RDL)26，係形成於該介電層25上，並電性連接該些導電通孔201之第二端部203。
該半導體裝置2可包括至少一半導體元件27，其係嵌埋於該半導體基板20內，並具有閘極271、二閘極側壁272、源極區273及汲極區274，該二閘極側壁272分別形成於該閘極271之兩側，該源極區273及該汲極區274分別連接該二閘極側壁272。
該半導體裝置2可包括至少二導電體28，係形成於該半導體基板20內，並分別將該源極區273及該汲極區274 電性連接至該線路重佈層26與導電通孔201。
關於第一實施例之半導體裝置2之製法，係包括下列步驟：提供一具有複數個導電通孔201之半導體基板20，該些導電通孔201係貫穿該半導體基板20之相對之第一表面20a與第二表面20b。
形成第一絕緣層21於該半導體基板20之第一表面上，並外露出該些導電通孔201之第一端部202。
形成第一緩衝層22於該些導電通孔201之第一端部202周緣之第一絕緣層21上，或形成第二緩衝層221於該第一絕緣層21之周緣上。
於上述步驟形成該些導電通孔201之前，可包括下列步驟：於該半導體基板20內形成至少一半導體元件27，其具有閘極271、二閘極側壁272、源極區273及汲極區274，該二閘極側壁272分別形成於該閘極271之兩側，該源極區273及該汲極區274分別連接該二閘極側壁272，且該半導體元件27係嵌埋於該半導體基板20內。
形成至少二導電體28於該半導體基板20內，並分別電性連接該源極區273及該汲極區274。
於上述步驟中，可包括下列步驟：形成第二絕緣層23於該些導電通孔201與半導體基板20之間。
於上述步驟中，可包括下列步驟： 形成介電層25於該半導體基板20之第二表面20b上，並外露出該些導電通孔201及該二導電體28。
形成線路重佈層26於該介電層25上，並電性連接該些導電通孔201及該二導電體28。
於上述步驟形成該第一緩衝層22之後，可包括下列步驟：形成複數個導電凸塊24於該些導電通孔201之第一端部202及該第一緩衝層22上。
第2B圖係繪示本發明第2A圖之半導體裝置之仰視示意圖。如圖所示，該第一緩衝層22係形成於該些導電通孔201之第一端部202周緣之第一絕緣層21上，該第二緩衝層221係形成於該第一絕緣層21之周緣上。該第一緩衝層22可為圓形之緩衝環(Buffer Ring)，第二緩衝層221可為矩形(或方形)之緩衝環，且該緩衝環可為斷續或連續之形狀。
第3圖係繪示本發明之第二實施例的半導體裝置之剖視示意圖。第二實施例與上述第2A圖之第一實施例之半導體裝置2大致相同，其主要差異如下：該半導體裝置2可包括凸塊底下金屬層29，其係形成於該些導電通孔201之第一端部202上及該第一緩衝層22上，該些導電凸塊24係形成於該凸塊底下金屬層29上。
於本實施例中，該半導體基板20為穿矽中介板。
此外，於其他實施例中，該半導體裝置2亦可具有第2A圖之半導體元件27(圖中未繪示)及二導電體28(圖中未 繪示)。
關於第二實施例之半導體裝置2之製法，係與上述第2A圖之第一實施例的半導體裝置2之製法大致相同，其主要差異如下：於上述步驟形成第一緩衝層22之後，可包括下列步驟：形成凸塊底下金屬層29於該些導電通孔201之第一端部202上及該第一緩衝層22上。
形成該些導電凸塊24於該凸塊底下金屬層29上。
此外，該半導體裝置2之製法亦可包括形成第2A圖之半導體元件27及二導電體28於該半導體基板20內。
第4圖係繪示本發明之第三實施例的半導體裝置之剖視示意圖。第三實施例與上述第2A圖之第一實施例之半導體裝置2大致相同，其主要差異如下： 該第一絕緣層21亦可形成於該半導體基板20之第二表面20b上，該第一緩衝層22亦可形成於該些導電通孔201之第二端部203周緣之第一絕緣層21上，該第二緩衝層221亦可形成於該些第二端部203之第一絕緣層21之周緣上。
該半導體裝置2可包括線路重佈層26與介電層25，該線路重佈層26係形成於該第一絕緣層21、該些第一端部202、該些第二端部203及該第一緩衝層22上。該介電層25係形成於該第一絕緣層21與該線路重佈層26上，並具有外露出該線路重佈層26之一部分的介電層開孔250。
該半導體裝置2可包括凸塊底下金屬層29，其係形成於該線路重佈層26之外露表面上。該些導電凸塊24係形成於該凸塊底下金屬層29上。
此外，該半導體裝置2亦可具有第2A圖之半導體元件27(圖中未繪示)及二導電體28(圖中未繪示)。
關於第三實施例之半導體裝置2之製法，係與上述第2A圖之第一實施例中半導體裝置2之製法大致相同，其主要差異如下：於上述步驟中，可包括下列步驟：形成該第一絕緣層21於該半導體基板20之第二表面20b上。
於上述步驟中，可包括下列步驟：形成該第一緩衝層22於該些導電通孔201之第二端部203周緣之第一絕緣層21上，並形成該第二緩衝層221於該些第二端部203之第一絕緣層21之周緣上。
於上述步驟形成第一緩衝層22之後，可包括下列步驟：形成該線路重佈層26於該第一絕緣層21、該些第一端部202、該些第二端部203及該第一緩衝層22上。
形成該介電層25於該第一絕緣層21與該線路重佈層26上，該介電層25並具有外露出該線路重佈層26之一部分的介電層開孔250。
形成凸塊底下金屬層29於該線路重佈層26之外露表面上。
形成該些導電凸塊24於該凸塊底下金屬層29上。
此外，該半導體裝置2之製法亦可包括形成第2A圖之半導體元件27及二導電體28於該半導體基板20內。
第5圖係繪示本發明之第四實施例的半導體裝置之剖視示意圖。第四實施例與上述第2A圖之第一實施例之半導體裝置2大致相同，其主要差異如下：該第一絕緣層21亦可形成於該半導體基板20之第二表面20b上，該第一緩衝層22亦可形成於該些導電通孔201之第二端部203周緣之第一絕緣層21上，該第二緩衝層221亦可形成於該第一絕緣層21之周緣上。
該半導體裝置2可包括凸塊底下金屬層29，其係形成於該些導電通孔201之第一端部202及第二端部203上，並形成於該第一絕緣層21與該第一緩衝層22之間，且該第一緩衝層22外露出該凸塊底下金屬層29之一部分。該些導電凸塊24係形成於該第一緩衝層22及該凸塊底下金屬層29之外露表面上。
此外，該半導體裝置2亦可具有第2A圖之半導體元件27(圖中未繪示)及二導電體28(圖中未繪示)。
關於第四實施例之半導體裝置2之製法，係與上述第2A圖之第一實施例中半導體裝置2之製法大致相同，其主要差異如下：於上述步驟中，可包括下列步驟：形成該第一絕緣層21於該半導體基板20之第二表面20b上。
於上述步驟形成第一緩衝層22於該些導電通孔201之第一端部202周緣之第一絕緣層21上，可包括下列步驟：形成凸塊底下金屬層29於該些第一端部202與該些第二端部203、以及該些第一端部202與該些第二端部203周緣之第一絕緣層21上。
形成該第一緩衝層22於該凸塊底下金屬層29上，並外露出該凸塊底下金屬層29之一部分。
於上述步驟形成該凸塊底下金屬層29及第一緩衝層22之後，可包括下列步驟：形成複數個導電凸塊24於該第一緩衝層22及該凸塊底下金屬層29之外露表面上。
此外，該半導體裝置2之製法亦可包括形成第2A圖之半導體元件27及二導電體28於該半導體基板20內。
第6圖係繪示本發明之第五實施例的半導體裝置之剖視示意圖。如圖所示，半導體裝置2係包括半導體基板20、第一絕緣層21、線路重佈層26、介電層25、第一緩衝層22以及第二緩衝層221。
該半導體基板20係具有複數導電通孔201、相對之第一表面20a與第二表面20b，該些導電通孔201貫穿該第一表面20a與該第二表面20b。
該第一絕緣層21係形成於該半導體基板20之第一表面20a及第二表面20b上，並外露出該些導電通孔201之第一端部202及第二端部203。
該線路重佈層26係形成於該些導電通孔201之第一端 部202、第二端部203及該第一絕緣層21上。
該介電層25係形成於該第一絕緣層21與該線路重佈層26上，並具有外露出該線路重佈層26之一部分的介電層開孔250。
該第一緩衝層22係形成於該介電層開孔250周緣之介電層25上，該第二緩衝層221係形成於該第一絕緣層21之周緣上。
在本實施例中，該半導體裝置2亦可包括凸塊底下金屬層29，係形成於該線路重佈層26之外露表面上及形成於該第一緩衝層22與介電層25之間。同時，該第一緩衝層22改形成於該凸塊底下金屬層29上，並外露出該凸塊底下金屬層29之一部分。
該半導體裝置2可包括複數個導電凸塊24，係形成於該第一緩衝層22及該凸塊底下金屬層29之外露表面上。
此外，該半導體裝置2亦可具有第2A圖之半導體元件27(圖中未繪示)及二導電體28(圖中未繪示)。
關於第五實施例之半導體裝置2之製法，係包括下列步驟：提供一具有複數個導電通孔201之半導體基板20，該些導電通孔201係貫穿該半導體基板20之相對之第一表面20a與第二表面20b。
形成第一絕緣層21於該半導體基板20之第一表面20a及第二表面20b上，並外露出該些導電通孔201之第一端部202及第二端部203。
形成線路重佈層26於該些第一端部202、該些第二端部203及該第一絕緣層21上。
形成介電層25於該第一絕緣層21與該線路重佈層26上，該介電層25並具有外露出該線路重佈層26之一部分的介電層開孔250。
形成第一緩衝層22於該介電層開孔250周緣之介電層25上，或形成第二緩衝層221於該第一絕緣層21之周緣上。
於上述步驟形成該第一緩衝層22於該介電層25上，可包括下列步驟：形成凸塊底下金屬層29於該線路重佈層26之外露表面上及該介電層開孔250周緣之介電層25上。
形成該第一緩衝層22於該凸塊底下金屬層29上，並外露出該凸塊底下金屬層29之一部分。
於上述步驟之後，可包括下列步驟：形成複數個導電凸塊24於該第一緩衝層22及該凸塊底下金屬層29之外露表面上。
由上可知，本發明之半導體裝置，主要係在該些導電通孔之端部周緣之第一絕緣層、該第一絕緣層之周緣、該介電層開孔周緣之介電層或該凸塊底下金屬層上形成緩衝層，再形成該些導電凸塊於該緩衝層上。
藉此，當該些導電凸塊經由迴銲以銲接至該半導體基板時，該緩衝層可大幅減少因熱所產生之殘留應力，且經實務驗證之結果，本發明與習知技術相較下，約可減少24% 之應力。因此，本發明可避免該些導電凸塊出現破裂之情形，進而提高該半導體裝置之信賴性及產品之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧導電通孔
202‧‧‧第一端部
203‧‧‧第二端部
21‧‧‧第一絕緣層
22‧‧‧第一緩衝層
221‧‧‧第二緩衝層
23‧‧‧第二絕緣層
24‧‧‧導電凸塊
25‧‧‧介電層
26‧‧‧線路重佈層
27‧‧‧半導體元件
271‧‧‧閘極
272‧‧‧閘極側壁
273‧‧‧源極區
274‧‧‧汲極區
28‧‧‧導電體

Claims (15)

  1. 一種半導體裝置，其包括：基板，係具有相對之第一表面與第二表面、及複數貫穿該第一表面與該第二表面之導電通孔；絕緣層，係形成於該基板之第一表面上，並外露出該些導電通孔之端部；以及緩衝層，係形成於該些導電通孔之端部周緣之絕緣層上。
  2. 如申請專利範圍第1項所述之半導體裝置，復包括複數個導電凸塊，係形成於該些導電通孔之端部上及該些端部周緣之緩衝層上。
  3. 如申請專利範圍第1項所述之半導體裝置，復包括至少一半導體元件，係嵌埋於該基板內，並具有閘極、二閘極側壁、源極區及汲極區，該二閘極側壁分別形成於該閘極之兩側，該源極區及該汲極區分別連接該二閘極側壁。
  4. 如申請專利範圍第3項所述之半導體裝置，復包括至少二導電體，係形成於該基板內，並分別將該源極區及該汲極區電性連接至該導電通孔。
  5. 如申請專利範圍第1項所述之半導體裝置，復包括凸塊底下金屬層，係形成於該些導電通孔之端部上及該些端部周緣之緩衝層上。
  6. 如申請專利範圍第1項所述之半導體裝置，復包括線路重佈層，係形成於該絕緣層上、該些導電通孔之端 部上及該些端部周緣之緩衝層上。
  7. 如申請專利範圍第6項所述之半導體裝置，復包括凸塊底下金屬層，係形成於該線路重佈層上。
  8. 如申請專利範圍第5或7項所述之半導體裝置，復包括複數個導電凸塊，係形成於該凸塊底下金屬層上。
  9. 如申請專利範圍第1項所述之半導體裝置，復包括凸塊底下金屬層，係形成於該些導電通孔之端部上，並形成於該絕緣層與該些端部周緣之緩衝層之間，且該緩衝層外露出該凸塊底下金屬層之一部分。
  10. 如申請專利範圍第9項所述之半導體裝置，復包括複數個導電凸塊，係形成於該緩衝層及該凸塊底下金屬層之外露表面上。
  11. 如申請專利範圍第1項所述之半導體裝置，其中，該緩衝層復形成於該絕緣層之周緣上。
  12. 一種半導體裝置，其包括：基板，係具有相對之第一表面與第二表面、及複數貫穿該第一表面與該第二表面之導電通孔；絕緣層，係形成於該基板之第一表面上，並外露出該些導電通孔之端部；線路重佈層，係形成於該些導電通孔之端部及該絕緣層上；介電層，係形成於該絕緣層與該線路重佈層上，並具有外露出該線路重佈層之一部分的介電層開孔；以及 緩衝層，係形成於該介電層開孔周緣之介電層上。
  13. 如申請專利範圍第12項所述之半導體裝置，復包括凸塊底下金屬層，係形成於該線路重佈層之外露表面上及形成於該緩衝層與介電層之間，且該緩衝層外露出該凸塊底下金屬層之一部分。
  14. 如申請專利範圍第13項所述之半導體裝置，復包括複數個導電凸塊，係形成於該緩衝層及該凸塊底下金屬層之外露表面上。
  15. 如申請專利範圍第12項所述之半導體裝置，其中，該緩衝層復形成於該絕緣層之周緣上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
US9425125B2 (en) * 2014-02-20 2016-08-23 Altera Corporation Silicon-glass hybrid interposer circuitry
JP2016192447A (ja) 2015-03-30 2016-11-10 株式会社東芝 半導体装置
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
KR102319186B1 (ko) * 2015-06-12 2021-10-28 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
TWI641087B (zh) * 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US20180166362A1 (en) * 2016-12-14 2018-06-14 Nanya Technology Corporation Semiconductor stacking structure and method for manufacturing thereof
KR102588125B1 (ko) * 2018-02-02 2023-10-11 삼성전자주식회사 반도체 장치

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
CA2301083A1 (en) * 1998-06-12 1999-12-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
KR101266335B1 (ko) * 2005-02-24 2013-05-24 에이저 시스템즈 엘엘시 플립 칩 장치를 제조하기 위한 구조 및 방법
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7682959B2 (en) * 2007-03-21 2010-03-23 Stats Chippac, Ltd. Method of forming solder bump on high topography plated Cu
CN101378043B (zh) * 2007-08-29 2010-06-30 瀚宇彩晶股份有限公司 半导体装置
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US20090127667A1 (en) * 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US7956442B2 (en) * 2008-10-09 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside connection to TSVs having redistribution lines
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8399987B2 (en) * 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US8283781B2 (en) * 2010-09-10 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having pad structure with stress buffer layer
US8193039B2 (en) * 2010-09-24 2012-06-05 Advanced Micro Devices, Inc. Semiconductor chip with reinforcing through-silicon-vias
TWI434387B (zh) * 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) * 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
KR101209980B1 (ko) * 2010-12-09 2012-12-07 주식회사 네패스 반도체 패키지 및 그 제조 방법
US8853819B2 (en) * 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
US8883561B2 (en) * 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US20120282767A1 (en) * 2011-05-05 2012-11-08 Stmicroelectronics Pte Ltd. Method for producing a two-sided fan-out wafer level package with electrically conductive interconnects, and a corresponding semiconductor package
TWI490959B (zh) * 2011-08-25 2015-07-01 Chipmos Technologies Inc 半導體封裝結構及其製作方法
US8541883B2 (en) * 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8963316B2 (en) * 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
TWI455272B (zh) * 2012-07-18 2014-10-01 矽品精密工業股份有限公司 半導體基板及其製法
KR20140024674A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 관통 비아 구조체 및 재배선 구조체를 갖는 반도체 소자
US9190346B2 (en) * 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9406552B2 (en) * 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
TWI544593B (zh) * 2013-09-09 2016-08-01 矽品精密工業股份有限公司 半導體裝置及其製法

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