TWI556363B - 半導體裝置及其製法 - Google Patents

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黃惠暖
李百淵
詹慕萱
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矽品精密工業股份有限公司
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Description

半導體裝置及其製法
本發明係有關一種半導體裝置，尤指一種能提高信賴性及產品良率之半導體裝置及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi -Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知半導體封裝件1之剖面示意圖，該半導體封裝件1係於一封裝基板18與半導體晶片11之間設置一矽中介板(Through Silicon interposer,TSI)10，該矽中介板10具有導電矽穿孔(Through-silicon via,TSV)100及形成於該導電矽穿孔100上之線路重佈結構(Redistribution layer,RDL)15，令該線路重佈結構15藉由複數導電元件14電性結合間距較大之封裝基板18之銲墊180，並以底膠17包覆該些導電元件14，而間距較小之 半導體晶片11之電極墊110係藉由複數銲錫凸塊13電性結合該導電矽穿孔100，再以底膠12包覆該些銲錫凸塊13。
若該半導體晶片11直接結合至該封裝基板18上，因半導體晶片11與封裝基板18兩者的熱膨脹係數的差異甚大，故半導體晶片11外圍的銲錫凸塊13不易與封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊13自封裝基板18上剝離。另一方面，因半導體晶片11與封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使半導體晶片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
再者，藉由該矽中介板10之設計，半導體封裝件1除了避免前述問題外，相較於覆晶式封裝件，其長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板10可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片11具高I/O數時，該矽中介板10之長寬方向之面積足以連接高I/O數 之半導體晶片11，故不需增加該封裝基板18之面積，使該半導體晶片11經由該矽中介板10作為一轉接板而電性連接至該封裝基板18上。
又，該矽中介板10之細線/寬線距特性而使電性傳輸距離短，故相較於直接覆晶結合至封裝基板之半導體晶片的電性傳輸速度(效率)，形成於該矽中介板10上之半導體晶片11的電性傳輸速度(效率)更快(更高)。惟，前述矽中介板10之製法中，該導電矽穿孔100之填銅製程約佔整體矽中介板10之製造成本的20%~30%，致使製造成本無法降低。
再者，該導電矽穿孔100之深寬比(Aspect Ratio)過大，亦不利於填孔製程，例如，當孔洞過深或孔寬過窄時，會發生銅材無法填滿孔洞的問題。
又，前述習知半導體封裝件1之製法中，將該半導體晶片11先接置於該矽中介板10上，再進行切單，因該矽中介板10之厚度很薄，故容易造成結合該半導體晶片11與該矽中介板10用的銲錫凸塊13斷裂(如第1圖所示之裂痕處K)、或該矽中介板10破裂(crack)等可靠度問題。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體裝置，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數形成於該半導體基板第一表面內側並 連通至該第一表面的開口，該開口中填充有黏著材，且該半導體基板具有複數對應各該開口並貫穿該半導體基板及黏著材之導電穿孔；至少一電子元件，係設於該第一表面之導電穿孔上；以及絕緣層，係形成於該第一表面上，以包覆該電子元件。
於又一具體實施例中，該開口尺寸係大於該導電穿孔之直徑。
此外，該半導體裝置中，該半導體基板第二表面、該導電穿孔與半導體基板之間、及該導電穿孔與黏著材之間具有介電層。
於一具體實施例中，該半導體裝置復包括導電元件，係形成於該第二表面之導電穿孔上，以電性連接至該電子元件。
於另一具體實施例中，該半導體裝置復包括線路重佈結構，係形成於該半導體基板第二表面上。此外，該半導體裝置復可包括導電元件，係形成於該線路重佈結構表面，以藉該線路重佈結構電性連接至該電子元件。
於又一具體實施例中，該半導體裝置復包括電路板，係結合至該導電元件上。再者，復包括形成於該半導體基板與電路板之間的膠材，以包覆該導電元件。
本發明亦提供一種半導體裝置之製法，係包括：提供一具有相對之第一表面與第二表面之半導體基板，該半導體基板第一表面內側形成有複數連通至該第一表面的開口，該開口中填充有黏著材，且該第一表面上接置有至少 一電子元件；形成絕緣層於該第一表面上，以包覆該電子元件；自該第二表面薄化該半導體基板；以及對應各該開口，形成貫穿該半導體基板及黏著材之複數導電穿孔，以電性連接該電子元件。
前述之製法中，該開口中填充有黏著材之製法包括：準備一半導體基板，並蝕刻該半導體基板之第一表面，以形成複數該開口；以及於該開口中形成黏著材。
於一具體實施例中，該黏著材復形成於該第一表面上。
另一方面，前述之製法中，形成該複數導電穿孔之製法包括：自該第二表面形成貫穿該半導體基板之穿孔，並外露出該電子元件部分表面；形成介電層於該第二表面、穿孔壁面、及外露之電子元件表面上；移除該電子元件表面之介電層；以及藉由電鍍，於該穿孔中形成導電穿孔。
而該電鍍係包括：於該第二表面之介電層上、穿孔壁面、及外露之電子元件表面形成晶種層；於該晶種層上及穿孔中電鍍形成金屬層；以及移除該第二表面上方之晶種層和金屬層，以得到導電穿孔。
於一句體實施例中，前述之製法復包括形成導電元件於該導電穿孔上，以電性連接至該電子元件。
或者，復包括形成線路重佈結構於該半導體基板第二表面上。接著，再形成導電元件於該線路重佈結構表面，以藉該線路重佈結構電性連接至該電子元件。
前述之製法復包括於形成導電元件後，進行切單製程。
此外，一具體實施例中，前述之製法復包括結合電路 板至該導電元件上，並形成膠材於該半導體基板與電路板之間，以包覆該導電元件。
由上可知，本發明之半導體裝置及其製法，藉由降低該半導體基板之厚度，以減少該穿孔之高度及深寬比，不僅能減少鍍銅之材料以降低製作成本，且有利於填孔製程，使銅材能填滿該穿孔。
再者，薄化該半導體基板之前，該厚度較厚之半導體基板第一表面內側形成有複數連通至該第一表面的開口，該開口中填充有黏著材以保護該半導體基板，俾當該電子元件接置於該導電穿孔上後，到進行切單前，製程中因半導體基板厚度過薄導致該半導體基板破裂等可靠度問題。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
100‧‧‧導電矽穿孔
11‧‧‧半導體晶片
110‧‧‧電極墊
12、17‧‧‧底膠
13‧‧‧銲錫凸塊
14‧‧‧導電元件
15‧‧‧線路重佈結構
18‧‧‧封裝基板
180‧‧‧銲墊
2、2’、2”‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧開口
202‧‧‧穿孔
21‧‧‧黏著材
22‧‧‧電子元件
220‧‧‧電性連接墊
23‧‧‧絕緣層
24‧‧‧導電穿孔
25、25’‧‧‧導電元件
26‧‧‧線路重佈結構
261‧‧‧線路層
262‧‧‧介電層
27‧‧‧電路板
28‧‧‧膠材
30‧‧‧介電層
31‧‧‧光阻層
310‧‧‧光阻開口
32‧‧‧晶種層
33‧‧‧金屬層
T、t‧‧‧厚度
K‧‧‧裂痕處
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2I圖係本發明之半導體裝置之製法之剖面示意圖；其中，第2B’、2C’及2F’圖分別係第2B、2C及2F圖之其它實施例，第2G’圖係第2G圖之其它實施例；以及第3A至3E圖係形成複數導電穿孔之製法示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2I圖係為本發明之半導體裝置2,2’,2”之製法的剖面示意圖。
如第2C圖所示，首先，提供一具有相對之第一表面20a與第二表面20b之半導體基板20，該半導體基板20第一表面20a內側形成有複數連通至該第一表面20a的開口201，該開口201中填充有黏著材21，且該第一表面20a上接置有至少一電子元件22。
而該開口201中填充有黏著材21之製法係如第2A至2C圖所示，該製法係包括：第2A圖所示，準備一半導體基板20，並透過圖案化製程，蝕刻該半導體基板20之第一表面20a，以形成複數該開口201。於本實施例中，該半導體基板20係為含矽之板體，例如，矽中介板(Through Silicon Interposer,TSI)或玻璃基板。其厚度T可約為50微米。
如第2B圖所示，於該第一表面20a上及開口201中填充熱固性之黏著材21，其方法可為旋轉塗佈法。
如第2B’圖所示，如欲降低厚度，則可於旋轉塗佈黏著材21後，以例如研磨的方式移除第一表面20a上之黏著材21，使黏著材21僅形成於該開口201中。
如第2C圖所示，於該第一表面20a上覆晶接置至少一電子元件22，該電子元件22表面具有複數電性連接墊220，當該電性連接墊220凸出該電子元件22表面時，該電性連接墊220係埋入該開口201內之黏著材21中。
如第2C’圖所示，當黏著材21僅形成於該開口201中時，除了該電性連接墊220係埋入該開口201內之黏著材21中外，該電子元件22表面係可接觸該第一表面20a。
又，該電子元件22係為主動元件及/或被動元件，該主動元件係例如晶片，如圖形處理器(Graphic Processing Unit,GPU)、雙倍數據率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory,DDR SDRAM)，而該被動元件係例如電阻、電容或電感。
如第2D圖所示，係接續第2C圖所示之步驟，形成絕緣層23於該第一表面20a上之黏著材21上，以包覆該電子元件22。該絕緣層23係為封裝膠體。
如第2E圖所示，研磨該第二表面20b，以薄化該半導體基板20，使原厚度T降至厚度t。
如第2F圖所示，對應各該開口201，自第二表面20b形成貫穿該半導體基板20及黏著材21之複數導電穿孔24，以電性連接該電子元件22，亦即電性連接該電性連接墊220。該導電穿孔24係為導電矽穿孔(Through-silicon via, TSV)。如圖所示，各該導電穿孔24係貫穿該黏著材21，且該開口201尺寸係大於該導電穿孔24之直徑。
如第2F’圖所示，當黏著材21僅形成於該開口201中時，絕緣層23係形成於該第一表面20a上，且該絕緣層23與第一表面20a接觸的平面係與電子元件22具有電性連接墊220之平面共平面，或彼此平面相互齊平。
形成該複數導電穿孔24之製法可參考第3A至3E圖之製法示意圖。
如第2G圖所示，係接續第2F圖所示之步驟，復包括形成如銲球之導電元件25於該導電穿孔24上，以電性連接至該電子元件22。
或如第2G’圖所示，進行線路重佈層(Redistribution layer,RDL)製程，形成線路重佈結構26於該半導體基板20第二表面20b與該導電穿孔24上，令該線路重佈結構26電性連接該導電穿孔24。
於本實施例中，該線路重佈結構26係包含至少一層線路層261與至少一介電層262，且該線路層261係電性連接該導電穿孔24，而最外層之該介電層262係外露該線路層261之部分表面，以供形成導電元件25。
之後，再形成導電元件25於該線路重佈結構26表面，以藉該線路重佈結構26電性連接至該電子元件22。
接著，如第2H圖所示，以第2G’圖之示例結構進行接續之額外步驟。於形成導電元件25後，進行切單製程，並結合電路板27至該導電元件25上。
如第2I圖所示，形成膠材28於該半導體基板20與電路板27之間，以包覆該導電元件25或甚至包覆該半導體基板20。此外，復可形成如銲球之導電元件25’於該電路板27下表面。
如前所述，形成該複數導電穿孔24之製法可參考第3A至3E圖之製法示意圖。
如第3A圖所示，自該第二表面20b形成貫穿該半導體基板20之穿孔202，並外露出該電子元件22部分表面，例如露出該電性連接墊220，接著，形成如氧化矽或氮化矽之介電層30於該第二表面20b、穿孔202壁面、及外露之電子元件22表面上。
如第3B圖所示，為移除該電子元件22表面之介電層30，於該第二表面20b上形成光阻層31，該光阻層31係具有對應該穿孔202之光阻開口310，以外露該穿孔202。
如第3C圖所示，可使用反應性離子蝕刻移除該電子元件22表面之介電層30。
如第3D圖所示，移除該光阻層31，以及於該第二表面20b之介電層30上、穿孔202壁面、及外露之電子元件22表面形成晶種層32。
如第3E圖所示，於該晶種層32上及穿孔202中電鍍形成金屬層33。
最後，移除該第二表面20b上方之晶種層32和金屬層33，以得到第2F圖所示之導電穿孔24。
本發明係提供一種半導體裝置2,2’,2”，係包括：半導 體基板20、設於該半導體基板20上的至少一電子元件22、以及包覆該電子元件22之絕緣層23。
所述之半導體基板20係具有相對之第一表面20a與第二表面20b、及複數形成於該半導體基板20第一表面20a內側並連通至該第一表面20a的開口201，該開口201中填充有黏著材21，且該黏著材復可形成於該第一表面20a上，又，該半導體基板20具有複數對應各該開口201並貫穿該半導體基板20及黏著材21之導電穿孔24。
此外，該開口201尺寸係大於該導電穿孔24之直徑。
該半導體基板20第二表面20b、該導電穿孔24與半導體基板20之間、及該導電穿孔24與黏著材21之間具有介電層30。
所述之電子元件22係設於該第一表面20a之導電穿孔24上。該電子元件22表面具有複數電性連接墊220，當該電性連接墊220凸出該電子元件22表面時，該電性連接墊220係埋入該開口201內之黏著材21中。
當黏著材21僅形成於該開口201中時，所述之絕緣層23係形成於該第一表面20a上，以包覆該電子元件22。否則絕緣層23與半導體基板20之間夾置有黏著材21。
於一具體實施例中，該半導體裝置2’,2”復包括導電元件25，係形成於該第二表面20b之導電穿孔24上，以藉其電性連接至該電子元件22。
於一具體實施例中，該半導體裝置2’,2”復包括線路重佈結構26，係形成於該半導體基板20第二表面20b上。 此外，該導電元件25係形成於該線路重佈結構26表面，以藉該線路重佈結構26電性連接至該電子元件22。
於一具體實施例中，該半導體裝置2”復包括電路板27，係結合至該導電元件25上。又，該半導體裝置復包括膠材28，係形成於該半導體基板20與電路板27之間，以包覆該導電元件25。
當然，該電路板27下表面復可形成有如銲球之導電元件25’。
綜上所述，本發明之半導體裝置及其製法，藉由降低該半導體基板之厚度，以減少該穿孔之高度及深寬比，不僅能減少鍍銅之材料以降低製作成本，且有利於填孔製程，使銅材能填滿該穿孔。
再者，薄化該半導體基板之前，該厚度較厚之半導體基板第一表面內側形成有複數連通至該第一表面的開口，該開口中填充有黏著材以保護該半導體基板，俾當該電子元件接置於該導電穿孔上後，到進行切單前，製程中因半導體基板厚度過薄導致該半導體基板破裂等可靠度問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧開口
21‧‧‧黏著材
22‧‧‧電子元件
220‧‧‧電性連接墊
23‧‧‧絕緣層
24‧‧‧導電穿孔
30‧‧‧介電層

Claims (23)

  1. 一種半導體裝置，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數形成於該第一表面內側並連通至該第一表面的開口，該開口中填充有黏著材，且該半導體基板具有複數對應各該開口並貫穿該半導體基板及黏著材之導電穿孔；至少一電子元件，係設於該第一表面之導電穿孔上；以及絕緣層，係形成於該第一表面上，以包覆該電子元件。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該開口尺寸係大於該導電穿孔之直徑。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該第二表面、該導電穿孔與半導體基板之間、及該導電穿孔與黏著材之間具有介電層。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該黏著材復形成於該第一表面上。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該電子元件具有複數電性連接墊，且該電性連接墊係埋入該黏著材中。
  6. 如申請專利範圍第1項所述之半導體裝置，復包括導電元件，係形成於該第二表面之導電穿孔上，以電性連接至該電子元件。
  7. 如申請專利範圍第1項所述之半導體裝置，復包括線路重佈結構，係形成於該第二表面上。
  8. 如申請專利範圍第7項所述之半導體裝置，復包括導電元件，係形成於該線路重佈結構表面，以藉該線路重佈結構電性連接至該電子元件。
  9. 如申請專利範圍第7或8項所述之半導體裝置，復包括電路板，係結合至該導電元件上。
  10. 如申請專利範圍第9項所述之半導體裝置，復包括膠材，係形成於該半導體基板與電路板之間，以包覆該導電元件。
  11. 一種半導體裝置之製法，係包括：提供一具有相對之第一表面與第二表面之半導體基板，該第一表面內側形成有複數連通至該第一表面的開口，該開口中填充有黏著材，且該第一表面上接置有至少一電子元件；形成絕緣層於該第一表面上，以包覆該電子元件；自該第二表面薄化該半導體基板；以及對應各該開口，形成貫穿該半導體基板及黏著材之複數導電穿孔，以電性連接該電子元件。
  12. 如申請專利範圍第11項所述之半導體裝置之製法，其中，該開口中填充有黏著材之製法包括：蝕刻該半導體基板之該第一表面，以形成複數該開口；以及於該開口中形成黏著材。
  13. 如申請專利範圍第12項所述之半導體裝置之製法，其中，該黏著材復形成於該第一表面上。
  14. 如申請專利範圍第11項所述之半導體裝置之製法，其中，該開口尺寸係大於該導電穿孔之直徑。
  15. 如申請專利範圍第11項所述之半導體裝置之製法，其中，形成該複數導電穿孔之製法包括：自該第二表面形成貫穿該半導體基板之穿孔，並外露出該電子元件部分表面；形成介電層於該第二表面、穿孔壁面、及外露之電子元件表面上；移除該電子元件表面之介電層；以及藉由電鍍，於該穿孔中形成導電穿孔。
  16. 如申請專利範圍第15項所述之半導體裝置之製法，其中，該電鍍係包括：於該第二表面之介電層上、穿孔壁面、及外露之電子元件表面形成晶種層；於該晶種層上及穿孔中電鍍形成金屬層；以及移除該第二表面上方之晶種層和金屬層，以得到導電穿孔。
  17. 如申請專利範圍第11項所述之半導體裝置之製法，其中，該電子元件具有複數電性連接墊，且該電性連接墊係埋入該黏著材中。
  18. 如申請專利範圍第11項所述之半導體裝置之製法，復包括形成導電元件於該導電穿孔上，以電性連接至該 電子元件。
  19. 如申請專利範圍第11項所述之半導體裝置之製法，復包括形成線路重佈結構於該第二表面上。
  20. 如申請專利範圍第19項所述之半導體裝置之製法，復包括形成導電元件於該線路重佈結構表面，以藉該線路重佈結構電性連接至該電子元件。
  21. 如申請專利範圍第18或19項所述之半導體裝置之製法，復包括於形成導電元件後，進行切單製程。
  22. 如申請專利範圍第21項所述之半導體裝置之製法，復包括結合電路板至該導電元件上。
  23. 如申請專利範圍第22項所述之半導體裝置之製法，復包括形成膠材於該半導體基板與電路板之間，以包覆該導電元件。
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