TWI515841B - 半導體封裝件及其製法 - Google Patents

半導體封裝件及其製法 Download PDF

Info

Publication number
TWI515841B
TWI515841B TW102127731A TW102127731A TWI515841B TW I515841 B TWI515841 B TW I515841B TW 102127731 A TW102127731 A TW 102127731A TW 102127731 A TW102127731 A TW 102127731A TW I515841 B TWI515841 B TW I515841B
Authority
TW
Taiwan
Prior art keywords
semiconductor package
semiconductor
fabricating
layer
package according
Prior art date
Application number
TW102127731A
Other languages
English (en)
Other versions
TW201507063A (zh
Inventor
馬光華
邱世冠
陳仕卿
柯俊吉
呂長倫
盧俊宏
陳賢文
林畯棠
賴顗喆
邱啓新
曾文聰
袁宗德
程呂義
葉懋華
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102127731A priority Critical patent/TWI515841B/zh
Priority to CN201310348851.0A priority patent/CN104347559A/zh
Publication of TW201507063A publication Critical patent/TW201507063A/zh
Application granted granted Critical
Publication of TWI515841B publication Critical patent/TWI515841B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具晶圓級線路之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知半導體封裝件1之剖面示意圖，該半導體封裝件1係於一封裝基板18與半導體晶片11之間設置一矽中介板(Through Silicon interposer,TSI)10，該矽中介板10具有導電矽穿孔(Through-silicon via,TSV)100及設於該導電矽穿孔100上之線路重佈結構(Redistribution layer,RDL)15，令該線路重佈結構15藉由複數導電元件17電性結合間距較大之封裝基板18之銲墊180，並形成黏著材12包覆該些導電元件17，而間距較小之半導體晶片 11之電極墊110係藉由複數銲錫凸塊19電性結合該導電矽穿孔100。之後，再形成黏著材12包覆該些銲錫凸塊19。
若該半導體晶片11直接結合至該封裝基板18上，因半導體晶片11與封裝基板18兩者的熱膨脹係數的差異甚大，故半導體晶片11外圍的銲錫凸塊19不易與封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊19自封裝基板18上剝離。另一方面，因半導體晶片11與封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使半導體晶片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
惟，前述習知半導體封裝件1之製法中，於製作該矽中介板10時，需形成該導電矽穿孔100，而該導電矽穿孔100之製程係需於該矽中介板10上挖孔及金屬填孔，致使該導電矽穿孔100之整體製程占整個該矽中介板10之製作成本達約40~50%(以12吋晶圓為例，不含人工成本)，以致於最終產品之成本及價格難以降低。
再者，該矽中介板10之製作技術難度高，致使該半導體封裝件1之生產量相對降低，且製作良率降低。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：半導體元件，係具有相對之作用側與非作用側；介電層，係設於該半導體元件之作用側上方；以及線路層，係設於該介電層上並電性連接該半導體元件。
前述之半導體封裝件中，該半導體元件復具有相鄰接該作用側與該非作用側之側面，且該介電層係包覆該半導體元件之側面周圍，且形成該介電層之材質係為無機材質或有機材質，並包括包圍該介電層之支撐部。
前述之半導體封裝件中復包括如氮化矽之止蝕層，且一如無機材質或有機材質之介電材係包覆該半導體元件並具有外露該半導體元件之開口，使該止蝕層設於該半導體元件之作用側與該介電層之間，並包括包圍該介電材之支撐部。
上述之支撐部係為含矽框體，且該半導體元件之厚度係大於或未大於該支撐部之高度。
本發明復提供一種半導體封裝件之製法，係包括：置放一半導體元件於一承載件之凹部中，該半導體元件係具有相對之作用側與非作用側；形成介電層於該半導體元件之作用側上方；形成線路層於該介電層上，且該線路層電性連接該半導體元件；以及移除該承載件之凹部下方之部分，以保留該承載件之凹部側壁之部分，俾供作為支撐部。
前述之製法中，該承載件係為含矽之板體。
前述之製法中，該承載件具有複數個該凹部，以於移 除該承載件之凹部下方之部分後，進行切單製程，例如，該切單製程係同時移除該支撐部。
前述之製法中，該凹部之深度係小於或等於該承載件之厚度之一半。
前述之製法中，該半導體元件係凸伸或未凸伸出該凹部。
前述之製法中，該半導體元件之非作用側係藉由結合層結合至該凹部中，例如，該結合層之厚度係為5至25微米，且於移除該承載件之凹部下方之部分時，一併移除該結合層。
前述之製法中，該介電層係填入該凹部中，且該半導體元件復具有相鄰接該作用側與該非作用側之側面，而該介電層係包覆該半導體元件之側面周圍，又形成該介電層之材質係為無機材質或有機材質。
前述之製法中，復包括於形成該介電層前，形成止蝕層於該半導體元件之作用側上，使該介電層形成於該止蝕層上。例如，於形成該止蝕層前，形成介電材於該凹部中以包覆該半導體元件，再形成開口於該介電材上以外露該半導體元件之作用側，使該止蝕層形成於該半導體元件之作用側上。又，形成該止蝕層之材質係為氮化矽，且該介電材係為無機材質或有機材質。
前述之半導體封裝件及製法中，該半導體元件係為多晶片模組或單一晶片結構。
前述之半導體封裝件及製法中，該半導體元件之厚度 係為10至300微米。
前述之半導體封裝件及製法中，該線路層具有複數導電盲孔，俾藉其電性連接該半導體元件。
前述之半導體封裝件及製法中，復包括形成線路重佈結構於該介電層與該線路層上，且該線路重佈結構電性連接該線路層，且於移除該承載件之凹部下方之部分後，結合封裝基板至該線路重佈結構上，且該線路重佈結構電性連接該封裝基板。例如，該線路重佈結構係包含相疊之介電部與線路部，且形成該介電部之材質係為無機材質或有機材質。
前述之半導體封裝件及製法中，復包括於移除該承載件之凹部下方之部分後，結合封裝基板至該線路層上，且該線路層電性連接該封裝基板。
另外，前述之半導體封裝件及製法中，該無機材質係為氧化矽或氮化矽，且該有機材質係為聚醯亞胺、聚對二唑苯或苯環丁烯。
由上可知，本發明之半導體封裝件及其製法，藉由無需製作習知矽中介板之方式，不僅能大幅降低該半導體封裝件之製作成本，且能簡化製程，使該半導體封裝件之生產量提高及提高製作良率。
1、2a、2b、2c、2d、2e、2f、3、3’、3”‧‧‧半導體封裝件
10‧‧‧矽中介板
100‧‧‧導電矽穿孔
11‧‧‧半導體晶片
110、210、310a‧‧‧電極墊
12‧‧‧黏著材
15、25‧‧‧線路重佈結構
17、27‧‧‧導電元件
18、28‧‧‧封裝基板
180‧‧‧銲墊
19‧‧‧銲錫凸塊
20‧‧‧承載件
20’‧‧‧支撐部
20a‧‧‧表面
200‧‧‧凹部
21、21’、31a、31b‧‧‧半導體元件
21a‧‧‧作用側
21b‧‧‧非作用側
21c‧‧‧側面
211‧‧‧結合層
212‧‧‧結合材
212a、212b‧‧‧晶片
23、33‧‧‧介電層
230、230’‧‧‧盲孔
24‧‧‧線路層
240‧‧‧導電盲孔
250‧‧‧介電部
251‧‧‧線路部
26‧‧‧絕緣保護層
260‧‧‧開孔
30‧‧‧介電材
300‧‧‧開口
31‧‧‧止蝕層
310‧‧‧第二穿孔
330‧‧‧第一穿孔
S‧‧‧切割路徑
H‧‧‧高度
T、t、t’、m‧‧‧厚度
d‧‧‧深度
h‧‧‧高度差
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2H圖係本發明之半導體封裝件之製法之第一實施例的剖面示意圖；其中，第2B’及2B”圖係第2B圖之 其它實施例，第2G’及2G”圖係第2G圖之其它實施例，第2H’及2H”圖係第2H圖之其它實施例；以及第3A至3E圖係本發明之半導體封裝件之製法之第二實施例的剖面示意圖；其中，第3C’圖係第3C圖之其它實施例，第3E’及3E”圖係第3E圖之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之半導體封裝件2a-2f之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一具有複數凹部200之承載件20。
於本實施例中，該承載件20係為含矽之板體，且該凹部200之深度d係小於或等於該承載件20之厚度T之一半。
如第2B圖所示，置放複數半導體元件21於該承載件20之凹部200中。
於本實施例中，該半導體元件21係具有相對之作用側21a與非作用側21b、及相鄰接該作用側21a與該非作用側21b之側面21c，該作用側21a具有複數電極墊210，且該非作用側21b藉由一結合層211將該半導體元件21結合至該凹部200中，並使該半導體元件21未凸伸出該凹部200(即該半導體元件21之作用側21a之位置低於該承載件20之表面20a)，其中，該半導體元件21之厚度t係為10至300微米(um)，較佳為20至150微米(um)，而該結合層211之厚度m係為5至25微米(um)。
再者，該結合層211係如晶片黏著層(die attach film,DAF)，可先形成於該半導體元件21之非作用側21b，再將該半導體元件21置放於該凹部200中；或者，該結合層211亦可先形成於該凹部200中(如第2B”圖所示之點膠方式)，再將該半導體元件21結合至該凹部200中之結合層211上。
又，於其它實施例中，如第2B’圖所示，該半導體元件21亦可凸伸出該凹部200’，即該半導體元件21之作用側21a之位置高於該承載件20之表面20a而產生高度差h。
另外，該半導體元件21係為單一晶片結構，且於一凹部200中係置放兩個半導體元件21。但於其它實施例中， 如第2B”圖所示，該半導體元件21’亦可為多晶片模組，例如，先將兩晶片212a,212b以結合材212(環氧樹脂)相結合成一模組，再將該模組置放於該凹部200中。
如第2C圖所示，接續第2B圖之製程，形成一介電層23於該承載件20與半導體元件21之作用側21a上，且形成複數盲孔230於該介電層23中，以令該些電極墊210外露於該些盲孔230。
於本實施例中，該介電層23係填入該凹部200中且包覆該半導體元件21之側面21c周圍。
再者，形成該介電層23之材質係為無機材質，如氧化矽(SiO2)、氮化矽(SixNy)等、或有機材質，如聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)等。
又，可藉由化學(如蝕刻)或物理(如雷射開孔)方式形成該些盲孔230。
如第2D圖所示，形成一線路層24於該介電層23上，且形成導電盲孔240於該盲孔230中，使該線路層24藉由該些導電盲孔240電性連接該半導體元件21之作用側21a之電極墊210。
於本實施例中，該線路層24係為晶圓級線路，而非封裝基板級線路。目前封裝基板最小之線寬與線距為12μm，而半導體製程能製作出3μm以下之線寬與線距。
本發明之製法中，由於該承載件20係為含矽之材質，使其與該半導體元件21之間的熱膨脹係數相似，故可避免 該承載件20於部分製作過程中因升溫降溫而發生翹曲(warpage)的現象，因而能避免該導電盲孔240與該電極墊210間之對位不準確，或因翹曲度過大而造成該半導體元件21破裂之問題發生。
如第2E圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成一線路重佈結構25於該介電層23與該線路層24上，且該線路重佈結構25係電性連接該線路層24。
於本實施例中，該線路重佈結構25係包含相疊之介電部250、線路部251及絕緣保護層26，且該絕緣保護層26形成有複數開孔260，令該線路部251外露於各該開孔260，以供結合如銲球之導電元件27。
再者，形成該介電部250之材質係為無機材質，如氧化矽(SiO2)、氮化矽(SixNy)等、或有機材質，如聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)等。
如第2F圖所示，移除該承載件20之凹部200下方之部分及該結合層211，以外露該半導體元件21之非作用側21b與介電層23，且保留該承載件20之凹部200側壁之部分，俾供作為支撐部20’。
如第2G圖所示，沿如第2F圖所示之切割路徑S進行切單製程，且保留該支撐部20’，以形成本發明之其中一種半導體封裝件2a之態樣。
於本實施例中，該支撐部20’係形成框體，且該半導 體元件21之厚度t係未大於該支撐部20’之高度H。
再者，亦可如第2G’圖所示，於進行切單製程時，一併移除該支撐部20’，以形成本發明之其中一半導體封裝件2b之態樣。
又，若接續第2B’圖之製程，可得到具有支撐部20’之半導體封裝件，且該半導體元件21之厚度t’係大於該支撐部20’之高度H，如第2G”圖所示之半導體封裝件2c。
本發明之製法中，藉由該支撐部20’之設計，能增加該半導體封裝件2a,2c之整體結構之剛性。
如第2H圖所示，接續第2G圖之製程，藉由該些導電元件27結合一封裝基板28至該線路重佈結構25上，且該線路重佈結構25之線路部251電性連接該封裝基板28，以形成本發明之其中一種半導體封裝件2d之態樣。
再者，如第2H’圖所示，係接續第2D圖所示之製程，即形成該線路層24後，先形成該絕緣保護層26於該線路層24上，且該絕緣保護層26形成有外露該線路層24之複數開孔260，以形成該些導電元件27於該線路層24之外露處上，再進行切單製程，之後藉由該些導電元件27結合該封裝基板28至該線路層24上，且該線路層24電性連接該封裝基板28，以形成本發明之其中一種半導體封裝件2e之態樣。
又，若接續第2B”圖之製程，可得到如第2H”圖所示之具有支撐部20’之半導體封裝件2f或不具有支撐部之半導體封裝件(圖略)。
第3A至3E圖係為本發明之半導體封裝件之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於形成該介電層33前之前置作業，其它步驟之製程大致相同，故不再贅述相同處。
如第3A圖所示，接續第2B圖之製程(亦可接續第2B’或2B”圖之製程)，形成一介電材30於該凹部200中及於該承載件20與該半導體元件21之作用側21a與側面21c上，以包覆該半導體元件21，再形成一開口300於該介電材30上以外露該半導體元件21之作用側21a。
於本實施例中，該半導體元件21係為單一晶片結構，且於一凹部200中係置放一個半導體元件21。
再者，該介電材30係為無機材質，如氧化矽(SiO2)、氮化矽(SixNy)等、或有機材質，如聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)、苯環丁烯(Benzocyclclobutene,BCB)等。
又，形成該開口300之方式可視該介電材30之種類而定，若該介電材30具有感光特性(如有機材質)，則可利用曝光、顯影之方式直接形成該開口300於該介電材30上；若該介電材30不具有感光特性(如無機材質)，則可利用圖案化光阻形成該介電材30上，再蝕刻該介電材30以形成該開口300。
如第3B圖所示，形成一止蝕層31於該介電材30與該半導體元件21之作用側21a上。
於本實施例中，形成該止蝕層31之材質係為氮化矽 (SixNy)。
如第3C圖所示，形成該介電層33於該止蝕層31上，且以蝕刻方式形成複數第一穿孔330於該介電層33上。
於本實施例中，由於以蝕刻方式形成該第一穿孔330，故形成該介電層23之材質需不同於該止蝕層31之材質，例如，形成該介電層23之材質係為氧化矽(SiO2)。
如第3D圖所示，形成複數第二穿孔310於該止蝕層31上，以令各該第一穿孔330對應連通各該第二穿孔310而形成盲孔230’，使該半導體元件21之電極墊210外露於該些盲孔230’。
於本實施例中，可藉由蝕刻方式形成該第二穿孔310，但形成該第二穿孔310之蝕刻液不同於形成該第一穿孔330之蝕刻液。
本發明之製法藉由止蝕層31之設計，可避免形成該第一穿孔330(或第一實施例之盲孔230)時，因該第一穿孔330孔深較深，選擇蝕刻速度較快之蝕刻液，蝕刻時間控制難度高，恐造成過蝕現象，使蝕刻液破壞該半導體元件21(如電極墊210)，故設置一止蝕層31，之後再選擇蝕刻速度慢之蝕刻液以形成孔深較淺之第二穿孔310，而保護住該半導體元件21。
又，於該止蝕層31之另一種應用中，當設置複數厚度不同之半導體元件31a,31b於該凹部200中時，如第3C’圖所示，使用該方式可保護厚度較厚之半導體元件31a之電極墊310a不會遭受破壞，此因位於厚度薄之半導體元件 31b上方之介電層33，需要較久之蝕刻時間方能形成該第一穿孔330。若無該止蝕層31，蝕刻液會破壞厚度較厚之半導體元件31a之電極墊310a。
如第3E、3E’及3E”圖所示，後續係形成該線路層24(依需求形成該線路重佈結構25，如第3E”圖所示)、進行切單製程(依需求形成支撐部20”如第3E圖所示、或結合該封裝基板28，如第3E”圖所示)，以形成本發明之其中一種半導體封裝件3,3’,3”之態樣。
本發明之製法中，因無需製作習知矽中介板，故不僅能大幅降低該半導體封裝件2a-2f,3,3’,3”之製作成本，且能簡化製程，使該半導體封裝件2a-2f,3,3’,3”之生產量提高及提高製作良率。
再者，本發明之半導體封裝件2a-2f,3,3’,3”因無習知矽中介板，故相較於習知具矽中介板之封裝件，本發明之半導體封裝件能使最終產品之整體厚度較薄。
又，本發明之半導體封裝件2a-2f,3,3’,3”之半導體元件21,21’無需經由習知矽中介板做訊號轉接傳輸，故該半導體元件21,21’之傳輸速度更快。
本發明係提供一種半導體封裝件2a-2f,3,3’,3”，係包括：至少一半導體元件21,21’、設於該半導體元件21,21’之作用側21a上方之一介電層23、以及設於該介電層23上之一線路層24。
所述之半導體元件21,21’係為多晶片模組或單一晶片結構，且該半導體元件21,21’具有相對之作用側21a與非 作用側21b，其厚度t,t’係為20至150微米。
所述之介電層23之材質係為無機材質或有機材質。
所述之線路層24係具有複數導電盲孔240，俾藉其電性連接該半導體元件21,21’。
於一實施例中，所述之半導體封裝件2a-2d,2f,3”復包括一線路重佈結構25，係設於該介電層23與該線路層24上並電性連接該線路層24，且該線路重佈結構25係包含相疊之介電部250與線路部251，而形成該介電部250之材質係為無機材質或有機材質。於一實施例中，所述之半導體封裝件2d,2f,3”又包括一封裝基板28，係設於該線路重佈結構25上並電性連接該線路重佈結構25。
於一實施例中，所述之半導體封裝件2e復包括一封裝基板28，係設於該線路層24上並電性連接該線路層24。
於一實施例中，該介電層23係包覆該半導體元件21之側面21c周圍，且所述之半導體封裝件2a,2c-2f復包括一包圍該介電層23之支撐部20’。
於一實施例中，所述之半導體封裝件3,3’,3”復包括一止蝕層31，例如氮化矽，係設於該半導體元件21之作用側21a與該介電層33之間。較佳地，所述之半導體封裝件3,3’,3”又包括一介電材30，如無機材質或有機材質，係包覆該半導體元件21並具有外露該半導體元件21之作用側21a之開口300，使該止蝕層31能設於該半導體元件21之作用側21a與該介電層33之間。另外，所述之半導體封裝件3可包括一包圍該介電材30之支撐部20’。
所述之支撐部20’係為含矽框體，且於一態樣中，該半導體元件21之厚度t係未大於該支撐部20’之高度H，而另一態樣，該半導體元件21之厚度t’係大於該支撐部20’之高度H。
所述之無機材質係為氧化矽(SiO2)或氮化矽(SixNy)，且所述之有機材質係為聚醯亞胺(Polyimide,PI)、聚對二唑苯(Polybenzoxazole,PBO)或苯環丁烯(Benzocyclclobutene,BCB)。
綜上所述，本發明之半導體封裝件及其製法，藉由無需製作習知矽中介板之方式，不僅能大幅降低該半導體封裝件之製作成本，且能簡化製程，使該半導體封裝件之生產量提高及提高製作良率。
再者，本發明之半導體封裝件因無習知矽中介板之結構，故能使最終產品之整體厚度較薄，且能使該半導體元件之傳輸速度更快。
又，藉由該承載件係為含矽材質之設計，以避免該承載件發生翹曲的現象。
另外，藉由該支撐部之設計，能增加該半導體封裝件之整體結構之剛性。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a‧‧‧半導體封裝件
20’‧‧‧支撐部
21‧‧‧半導體元件
23‧‧‧介電層
24‧‧‧線路層
25‧‧‧線路重佈結構

Claims (48)

  1. 一種半導體封裝件，係包括：半導體元件，係具有相對之作用側與非作用側；介電層，係設於該半導體元件之作用側上方；線路層，係設於該介電層上並電性連接該半導體元件；以及止蝕層，係設於該半導體元件之作用側與該介電層之間。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件係為多晶片模組或單一晶片結構。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件之厚度係為10至300微米。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該線路層具有複數導電盲孔，俾藉其電性連接該半導體元件。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，形成該介電層之材質係為無機材質或有機材質。
  6. 如申請專利範圍第1項所述之半導體封裝件，復包括線路重佈結構，係設於該介電層與該線路層上並電性連接該線路層。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中，該線路重佈結構係包含相疊之介電部與線路部。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，形成該介電部之材質係為無機材質或有機材質。
  9. 如申請專利範圍第6項所述之半導體封裝件，復包括封裝基板，係設於該線路重佈結構上並電性連接該線路重佈結構。
  10. 如申請專利範圍第1項所述之半導體封裝件，復包括封裝基板，係設於該線路層上並電性連接該線路層。
  11. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件復具有相鄰接該作用側與該非作用側之側面，且該介電層係包覆該半導體元件之側面周圍。
  12. 如申請專利範圍第11項所述之半導體封裝件，復包括支撐部，係包圍該介電層。
  13. 如申請專利範圍第1項所述之半導體封裝件，其中，形成該止蝕層之材質係為氮化矽。
  14. 如申請專利範圍第1項所述之半導體封裝件，復包括介電材，係包覆該半導體元件並具有外露該半導體元件之開口，使該止蝕層設於該半導體元件之作用側與該介電層之間。
  15. 如申請專利範圍第14項所述之半導體封裝件，其中，該介電材係為無機材質或有機材質。
  16. 如申請專利範圍第5、8或15項所述之半導體封裝件，其中，該無機材質係為氧化矽或氮化矽。
  17. 如申請專利範圍第5、8或15項所述之半導體封裝件，其中，該有機材質係為聚醯亞胺、聚對二唑苯或苯環丁烯。
  18. 如申請專利範圍第14項所述之半導體封裝件，復包括 支撐部，係包圍該介電材。
  19. 如申請專利範圍第12或18項所述之半導體封裝件，其中，該支撐部係為含矽框體。
  20. 如申請專利範圍第12或18項所述之半導體封裝件，其中，該半導體元件之厚度係未大於該支撐部之高度。
  21. 如申請專利範圍第12或18項所述之半導體封裝件，其中，該半導體元件之厚度係大於該支撐部之高度。
  22. 一種半導體封裝件之製法，係包括：置放一半導體元件於一承載件之凹部中，該半導體元件係具有相對之作用側與非作用側；形成介電層於該半導體元件之作用側上方；形成線路層於該介電層上，且該線路層電性連接該半導體元件；以及移除該承載件之凹部下方之部分，以保留該承載件之凹部側壁之部分，俾供作為支撐部。
  23. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該承載件係為含矽之板體。
  24. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該承載件具有複數個該凹部，以於移除該承載件之凹部下方之部分後，進行切單製程。
  25. 如申請專利範圍第24項所述之半導體封裝件之製法，其中，該切單製程係同時移除該支撐部。
  26. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該凹部之深度係小於或等於該承載件之厚度之 一半。
  27. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件係為多晶片模組或單一晶片結構。
  28. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件之厚度係為10至300微米。
  29. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件係未凸伸出該凹部。
  30. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件係凸伸出該凹部。
  31. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件之非作用側係藉由結合層結合至該凹部中。
  32. 如申請專利範圍第31項所述之半導體封裝件之製法，其中，該結合層之厚度係為5至25微米。
  33. 如申請專利範圍第31項所述之半導體封裝件之製法，其中，於移除該承載件之凹部下方之部分時，一併移除該結合層。
  34. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，形成該介電層之材質係為無機材質或有機材質。
  35. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該介電層係填入該凹部中。
  36. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該半導體元件復具有相鄰接該作用側與該非作用側之側面，且該介電層係包覆該半導體元件之側面 周圍。
  37. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該線路層具有複數導電盲孔，俾藉其電性連接該半導體元件。
  38. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括形成線路重佈結構於該介電層與該線路層上，且該線路重佈結構電性連接該線路層。
  39. 如申請專利範圍第38項所述之半導體封裝件之製法，其中，該線路重佈結構係包含相疊之介電部與線路部。
  40. 如申請專利範圍第39項所述之半導體封裝件之製法，其中，形成該介電部之材質係為無機材質或有機材質。
  41. 如申請專利範圍第38項所述之半導體封裝件之製法，復包括於移除該承載件之凹部下方之部分後，結合封裝基板至該線路重佈結構上，且該線路重佈結構電性連接該封裝基板。
  42. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括於移除該承載件之凹部下方之部分後，結合封裝基板至該線路層上，且該線路層電性連接該封裝基板。
  43. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括於形成該介電層前，形成止蝕層於該半導體元件之作用側上，使該介電層形成於該止蝕層上。
  44. 如申請專利範圍第43項所述之半導體封裝件之製法，其中，形成該止蝕層之材質係為氮化矽。
  45. 如申請專利範圍第43項所述之半導體封裝件之製法，復包括於形成該止蝕層前，形成介電材於該凹部中以包覆該半導體元件，再形成開口於該介電材上以外露該半導體元件之作用側，使該止蝕層形成於該半導體元件之作用側上。
  46. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該介電材係為無機材質或有機材質。
  47. 如申請專利範圍第34、40或46項所述之半導體封裝件之製法，其中，該無機材質係為氧化矽或氮化矽。
  48. 如申請專利範圍第34、40或46項所述之半導體封裝件之製法，其中，該有機材質係為聚醯亞胺、聚對二唑苯或苯環丁烯。
TW102127731A 2013-08-02 2013-08-02 半導體封裝件及其製法 TWI515841B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102127731A TWI515841B (zh) 2013-08-02 2013-08-02 半導體封裝件及其製法
CN201310348851.0A CN104347559A (zh) 2013-08-02 2013-08-12 半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102127731A TWI515841B (zh) 2013-08-02 2013-08-02 半導體封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201507063A TW201507063A (zh) 2015-02-16
TWI515841B true TWI515841B (zh) 2016-01-01

Family

ID=52502857

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102127731A TWI515841B (zh) 2013-08-02 2013-08-02 半導體封裝件及其製法

Country Status (2)

Country Link
CN (1) CN104347559A (zh)
TW (1) TWI515841B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666278A (zh) * 2017-03-29 2018-10-16 佳邦科技股份有限公司 半导体封装件
CN115472574A (zh) * 2021-06-10 2022-12-13 矽品精密工业股份有限公司 电子封装件及其制法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560911B (zh) * 2004-02-23 2010-05-12 威盛电子股份有限公司 电路载板的制造方法
JP5224845B2 (ja) * 2008-02-18 2013-07-03 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
TWI387074B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 晶粒堆疊結構及其形成方法
CN102832198A (zh) * 2012-09-25 2012-12-19 复旦大学 一种采用新型合金籽晶层的铜互连结构及其制备方法

Also Published As

Publication number Publication date
TW201507063A (zh) 2015-02-16
CN104347559A (zh) 2015-02-11

Similar Documents

Publication Publication Date Title
TWI582913B (zh) 半導體封裝件及其製法
TWI570842B (zh) 電子封裝件及其製法
TWI631676B (zh) 電子封裝件及其製法
TWI541954B (zh) 半導體封裝件及其製法
TWI496270B (zh) 半導體封裝件及其製法
TWI605557B (zh) 電子封裝件及其製法與基板結構
TWI587458B (zh) 電子封裝件及其製法與基板結構
TWI544599B (zh) 封裝結構之製法
TWI557853B (zh) 半導體封裝件及其製法
TWI581387B (zh) 封裝結構及其製法
TWI669797B (zh) 電子裝置及其製法與基板結構
TW201543622A (zh) 半導體封裝件及其製法與承載結構
TWI574333B (zh) 電子封裝件及其製法
TW201707174A (zh) 電子封裝件及其製法
TWI566349B (zh) 封裝結構及其製法
TWI544593B (zh) 半導體裝置及其製法
TWI515841B (zh) 半導體封裝件及其製法
TWI647805B (zh) 電子封裝件及其製法
TW201637139A (zh) 電子封裝結構及電子封裝件之製法
TWI556381B (zh) 半導體封裝件及其製法
TWI546920B (zh) 半導體裝置及其製法
TWI574356B (zh) 半導體封裝件之製法
TWI556363B (zh) 半導體裝置及其製法