TWI546920B - 半導體裝置及其製法 - Google Patents

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Description

半導體裝置及其製法
本發明係有關一種半導體裝置，尤指一種能提高信賴性及產品良率之半導體裝置及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知半導體封裝件1之剖面示意圖，該半導體封裝件1係於一封裝基板18與半導體晶片11之間設置一矽中介板(Through Silicon interposer,TSI)10，該矽中介板10具有導電矽穿孔(Through-silicon via,TSV)100及形成於該導電矽穿孔100上之線路重佈結構(Redistribution layer,RDL)15，令該線路重佈結構15藉由複數導電元件14電性結合間距較大之封裝基板18之銲墊180，並以底膠17包覆該些導電元件14，而間距較小之半導體晶片11之電極墊110係藉由複數銲錫凸塊13電性結合該導電 矽穿孔100，再以底膠12包覆該些銲錫凸塊13。
若該半導體晶片11直接結合至該封裝基板18上，因半導體晶片11與封裝基板18兩者的熱膨脹係數的差異甚大，故半導體晶片11外圍的銲錫凸塊13不易與封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊13自封裝基板18上剝離。另一方面，因半導體晶片11與封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使半導體晶片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
再者，藉由該矽中介板10之設計，半導體封裝件1除了避免前述問題外，相較於覆晶式封裝件，其長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板10可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片11具高I/O數時，該矽中介板10之長寬方向之面積足以連接高I/O數之半導體晶片11，故不需增加該封裝基板18之面積，使該半導體晶片11經由該矽中介板10作為一轉接板而電性連接至該封裝基板18上。
又，該矽中介板10之細線/寬線距特性而使電性傳輸距離短， 故相較於直接覆晶結合至封裝基板之半導體晶片的電性傳輸速度(效率)，形成於該矽中介板10上之半導體晶片11的電性傳輸速度(效率)更快(更高)。
惟，前述矽中介板10之製法中，該導電矽穿孔100之填銅製程約佔整體矽中介板10之製造成本的20%~30%，致使製造成本無法降低。
再者，該導電矽穿孔100之深寬比(Aspect Ratio)過大，亦不利於填孔製程，例如，當孔洞過深或孔寬過窄時，會發生銅材無法填滿孔洞的問題。
又，前述習知半導體封裝件1之製法中，將該半導體晶片11先接置於該矽中介板10上，再進行切單，因該矽中介板10之厚度很薄，故容易造成結合該半導體晶片11與該矽中介板10用的銲錫凸塊13斷裂(如第1圖所示之裂痕處K)、或該矽中介板10破裂(crack)等可靠度問題。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體裝置，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數電性連通該第一與第二表面之導電穿孔；複數導電元件，係設於該半導體基板之第一表面上且電性連接該導電穿孔；線路重佈結構，係設於該半導體基板之第二表面上並電性連接該導電穿孔；以及至少一電子元件，係設於該線路重佈結構上並電性連接該線路重佈結構。
本發明亦提供一種半導體裝置之製法，係包括：提供一具有相對之第一表面與第二表面之半導體基板，且該半導體基板中具有複數連通該第一與第二表面之導電穿孔，且該半導體基板之第一表面上形成有電性連接該導電穿孔之複數導電元件；形成線路重佈結構於該半導體基板之第二表面上，且該線路重佈結構電性連接該導電穿孔；以及設置至少一電子元件於該線路重佈結構上，且該電子元件電性連接該線路重佈結構。
前述之製法中，復包括形成該些導電穿孔前，薄化該半導體基板。
前述之製法中，復包括形成該線路重佈結構前，結合承載件於該半導體基板之第一表面上，且於設置該電子元件後，移除該承載件。
前述之製法中，復包括設置該電子元件後，進行切單製程。
前述之製法中，復包括設置該電子元件後，結合一封裝基板於該導電元件上。
前述之半導體裝置及其製法中，該半導體基板係為含矽之板體，且該半導體基板之厚度為25微米。
前述之製法復包括於形成該線路重佈結構之前，自該第二表面薄化該半導體基板，使該導電穿孔外露於該半導體基板之第二表面。
前述之半導體裝置及其製法中，該導電穿孔外露於該半導體基板之第二表面，使該線路重佈結構電性連接該導電穿孔。例如，該導電穿孔之端面與該半導體基板之第二表面齊平。
前述之半導體裝置及其製法中，該導電元件係包含設於該導 電穿孔上之金屬層、及設於該金屬層上之銲錫材料。
前述之半導體裝置及其製法中，該線路重佈結構具有相疊之至少一線路層與介電層，且該線路層電性連接該導電穿孔。
另外，前述之半導體裝置及其製法中，復包括形成絕緣層於該電子元件與該線路重佈結構之間。更進一步地，該絕緣層復包覆該電子元件。
由上可知，本發明之半導體裝置及其製法，藉由降低該半導體基板之厚度(該半導體基板之厚度為25微米)，以減少該穿孔之高度及深寬比，不僅能減少鍍銅之材料以降低製作成本，且有利於填孔製程，使銅材能填滿該穿孔。
再者，當該電子元件接置於該線路重佈結構上時，藉由該承載件支撐該厚度極薄之半導體基板，故能避免該些導電凸塊斷裂、或該半導體基板破裂等可靠度問題。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
100‧‧‧導電矽穿孔
11‧‧‧半導體晶片
110‧‧‧電極墊
12,17‧‧‧底膠
13‧‧‧銲錫凸塊
14,24‧‧‧導電元件
15,25‧‧‧線路重佈結構
18,28‧‧‧封裝基板
180‧‧‧銲墊
2,2’‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧導電穿孔
200’‧‧‧穿孔
200a‧‧‧端面
201‧‧‧框架
21‧‧‧電子元件
210‧‧‧導電凸塊
22,22’,27‧‧‧絕緣層
23‧‧‧承載件
230‧‧‧支撐板
231‧‧‧黏著材
240‧‧‧金屬層
241‧‧‧銲錫材料
250‧‧‧介電層
251‧‧‧線路層
26‧‧‧銲球
A‧‧‧製程區域
t‧‧‧厚度
K‧‧‧裂痕處
第1圖係為習知半導體封裝件之剖面示意圖；以及第2A至2H圖係本發明之半導體裝置之製法之剖面示意圖；其中，第2G’圖係第2G圖之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上 之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之半導體裝置2之製法的剖面示意圖。
如第2A圖所示，提供一半導體基板20，且薄化該半導體基板20，使該半導體基板20之厚度t為25微米(um)，且該半導體基板20定義有相對之第一表面20a與第二表面20b。接著，形成複數穿孔200’於該第一表面20a上。
於本實施例中，該半導體基板20係為含矽之板體，例如，矽中介板(Through Silicon Interposer,TSI)或玻璃基板。
再者，該薄化製程係研磨該半導體基板20之製程區域A，使該半導體基板20之周圍形成框架201。
又，以蝕刻方式形成該些穿孔200’。
如第2B圖所示，形成金屬材於各該穿孔200’中，以作為導電穿孔200。接著，形成複數導電元件24於該些導電穿孔200上。
於本實施例中，該導電穿孔200係為導電矽穿孔(Through-silicon via,TSV)。
再者，該導電穿孔200係為銅柱及環繞該銅柱之絕緣材所構成，但不以此為限。
又，該導電元件24係包含設於該導電穿孔200上之金屬層240、及設於該金屬層240上之銲錫材料241。
另外，該金屬層240係為凸塊底下金屬層(Under Bump Metallurgy,UBM)，且該凸塊底下金屬層之構造與材質係因種類繁多而無特別限制。
如第2C圖所示，結合一承載件23於該半導體基板20之第一表面20a上。接著，薄化該半導體基板20之第二表面20b，使該導電穿孔200外露於該半導體基板20之第二表面20b。
於本實施例中，該承載件23係包含一如玻璃之支撐板230與包覆該些導電元件24之黏著材231。
再者，該導電穿孔200之端面200a與該半導體基板20之第二表面20b齊平。
如第2D圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成一線路重佈結構25於該半導體基板20之第二表面20b與該導電穿孔200上，令該線路重佈結構25電性連接該導電穿孔200。
於本實施例中，該線路重佈結構25係包含相疊之一線路層251與一介電層250，且該線路層251係電性連接該導電穿孔200，而最上層之該介電層250係外露該線路層251之部分表面。
再者，形成該介電層250之材質係為氧化矽(SiO2)、氮化矽(SixNy)或聚對二唑苯(Polybenzoxazole,PBO)。
如第2E圖所示，設置至少一電子元件21於該線路重佈結構25上，且該電子元件21電性連接該線路重佈結構25。
於本實施例中，該電子元件21係覆晶結合至該線路層251 上，即以複數導電凸塊210結合並電性連接該電子元件21與該線路層251。
再者，形成一絕緣層22於該電子元件21與該線路重佈結構25之間，以包覆該些導電凸塊210。例如，該絕緣層22係為底膠。
又，該電子元件21係為主動元件及/或被動元件，該主動元件係例如晶片，如圖形處理器(Graphic Processing Unit,GPU)、雙倍數據率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory,DDR SDRAM)，而該被動元件係例如電阻、電容或電感。
如第2F圖所示，移除該承載件23，以外露該些導電元件24。
如第2G圖所示，進行切單製程，以形成複數該半導體裝置2，且一併移除該框架201。
於另一實施態樣中，如第2G’圖所示，亦可採用模壓製程，使該絕緣層22’復包覆該電子元件21，例如，該絕緣層22係為封裝膠體。藉由形成該絕緣層22’以強化整體結構，當移除該承載件23後，能避免整體封裝結構因應力而造成翹曲(warpage)或變形之問題。
本發明之製法中，當該電子元件21接置於該線路重佈結構25上時，藉由該承載件23支撐該厚度極薄之半導體基板20，故能避免該些導電凸塊210斷裂、或該半導體基板20破裂等可靠度問題。
如第2H圖所示，結合一封裝基板28於該些導電元件24上。
於本實施例中，形成絕緣層27於該封裝基板28與該半導體基板20之間，以包覆該些導電元件24。例如，該絕緣層27係為 底膠。
再者，形成複數銲球26於該封裝基板28之下側，以供結合至一電路板(圖略)上。
本發明之製法中，主要藉由降低該半導體基板20之厚度t，以減少該穿孔200’的高度，並降低該穿孔200’之深寬比，不僅能減少鍍銅之材料以降低製作成本，且有利於填孔製程，使銅材能填滿該穿孔200’，故能克服該半導體基板20之可靠度不佳之問題。
本發明係提供一種半導體裝置2,2’，係包括：具有複數導電穿孔200之一半導體基板20、設於該半導體基板20上之複數導電元件24、一線路重佈結構25、以及設於該線路重佈結構25上的至少一電子元件21。
所述之半導體基板20係為含矽之板體並具有相對之第一表面20a與第二表面20b，且該導電穿孔200電性連通該第一與第二表面20a,20b，例如，該導電穿孔200之端面200a與該半導體基板20之第二表面20b齊平。於一實施例中，該半導體基板20之厚度t為25微米。
所述之導電元件24係設於該第一表面20a之導電穿孔200上。於一實施例中，該導電元件24係包含設於該導電穿孔200上之金屬層240、及設於該金屬層240上之銲錫材料241。
所述之線路重佈結構25係設於該半導體基板20之第二表面20b上並電性連接該導電穿孔200。於一實施例中，該線路重佈結構25具有相疊之至少一線路層251與至少一介電層250，且該線路層251電性連接該導電穿孔200。
所述之電子元件21係設於該線路重佈結構25上並電性連接該線路重佈結構25之線路層251。
於一實施例中，該半導體裝置2復包括絕緣層22,22’，其設於該電子元件21與該線路重佈結構25之間。於其中一態樣中，該絕緣層22’復包覆該電子元件21。
綜上所述，本發明之半導體裝置及其製法，係藉由降低該半導體基板之厚度，以減少該穿孔之高度及深寬比，不僅能減少鍍銅之材料以降低製作成本，且有利於填孔製程，使銅材能填滿該穿孔。
再者，當該電子元件接置於該線路重佈結構上時，藉由該承載件支撐該厚度極薄之半導體基板，故能避免該些導電凸塊斷裂、或該半導體基板破裂等可靠度問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體裝置
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧導電穿孔
21‧‧‧電子元件
22‧‧‧絕緣層
24‧‧‧導電元件
25‧‧‧線路重佈結構

Claims (20)

  1. 一種半導體裝置，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數電性連通該第一與第二表面之導電穿孔，且該半導體基板周圍形成有框架；複數導電元件，係設於該半導體基板之第一表面上且電性連接該導電穿孔；線路重佈結構，係設於該半導體基板之第二表面上並電性連接該導電穿孔；以及至少一電子元件，係設於該線路重佈結構上並電性連接該線路重佈結構。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該半導體基板係為含矽之板體。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該半導體基板之厚度為25微米。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該導電穿孔之端面與該半導體基板之第二表面齊平。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該導電元件係包含設於該導電穿孔上之金屬層、及設於該金屬層上之銲錫材料。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，該線路重佈結構具有相疊之至少一線路層與介電層，且該線路層電性連接該導電穿孔。
  7. 一種半導體裝置之製法，係包括： 提供一具有相對之第一表面與第二表面之半導體基板，該半導體基板周圍形成有框架且該半導體基板中具有複數連通該第一與第二表面之導電穿孔，且該半導體基板之第一表面上形成有電性連接該導電穿孔之複數導電元件；形成線路重佈結構於該半導體基板之第二表面上，且該線路重佈結構電性連接該導電穿孔；以及設置至少一電子元件於該線路重佈結構上，且該電子元件電性連接該線路重佈結構。
  8. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該半導體基板係為含矽之板體。
  9. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該半導體基板之厚度為25微米。
  10. 如申請專利範圍第7項所述之半導體裝置之製法，復包括於形成該線路重佈結構之前，自該第二表面薄化該半導體基板，使該導電穿孔外露於該半導體基板之第二表面。
  11. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該導電穿孔外露於該半導體基板之第二表面，使該線路重佈結構電性連接該導電穿孔。
  12. 如申請專利範圍第11項所述之半導體裝置之製法，其中，該導電穿孔之端面與該半導體基板之第二表面齊平。
  13. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該導電元件係包含設於該導電穿孔上之金屬層、及設於該金屬層上之銲錫材料。
  14. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該線 路重佈結構具有相疊之至少一線路層與介電層，且該線路層電性連接該導電穿孔。
  15. 如申請專利範圍第7項所述之半導體裝置之製法，其中，該導電穿孔之製作係包括先薄化該半導體基板，再形成該些導電穿孔。
  16. 如申請專利範圍第7項所述之半導體裝置之製法，復包括形成該線路重佈結構前，結合承載件於該半導體基板之第一表面上，且於設置該電子元件後，移除該承載件。
  17. 如申請專利範圍第7項所述之半導體裝置之製法，復包括形成絕緣層於該電子元件與該線路重佈結構之間。
  18. 如申請專利範圍第17項所述之半導體裝置之製法，其中，該絕緣層復包覆該電子元件。
  19. 如申請專利範圍第7項所述之半導體裝置之製法，復包括設置該電子元件後，進行切單製程並移除該框架。
  20. 如申請專利範圍第7項所述之半導體裝置之製法，復包括設置該電子元件後，結合一封裝基板於該導電元件上。
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TWI427753B (zh) * 2010-05-20 2014-02-21 Advanced Semiconductor Eng 封裝結構以及封裝製程
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