TWI407540B - 具矽通道之多晶片堆疊結構及其製法 - Google Patents

具矽通道之多晶片堆疊結構及其製法 Download PDF

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Description

具矽通道之多晶片堆疊結構及其製法
本發明係有關於一種半導體裝置及其製法，尤指一種多晶片利用矽通道堆疊之結構及其製法。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，以滿足半導體封裝件高積集度(Integration)及微型化(Miniaturization)的封裝需求，且為求提昇單一半導體封裝件之性能(ability)與容量(capacity)以符合電子產品小型化、大容量與高速化之趨勢，習知係以半導體封裝件多晶片模組化(Multi-chip Module; MCM)的形式呈現，以在單一封裝件之基板上接置至少二個以上之晶片。
習知多晶片模組化之半導體封裝件係在一基板上以水平間隔方式排列多數晶片，並透過銲線而電性連接至該基板，此種多晶片模組化之半導體封裝件主要缺點在於，為避免晶片間之導線誤觸，須以一定之間隔來黏接各該晶片，故若需黏接多數之晶片則需於基板上佈設大面積的晶片接置區域(Die Attachment Area)以容設所需數量之晶片，此舉將造成基板使用面積及製程成本之增加。
另外美國專利第6,538,331號案則揭露以疊晶方式(Stacked)將第一晶片及第二晶片疊接於基板上，同時各該疊接晶片係相對下層晶片偏位(off-set)一段距離，以 方便該第一及第二晶片分別打設銲線至該基板。
此方法雖可較前述以水平間隔方式排列多晶片之技術節省基板空間，惟其仍須利用銲線技術電性連接晶片及基板，使晶片與基板間電性連接品質易受銲線之線長影響而導致電性不佳，同時由於該些晶片於堆疊時須偏移一段距離，且加上銲線設置空間之影響，依舊可能造成晶片堆疊面積過大而無法容納更多晶片。
鑒於前述問題，美國專利US5,270,261、US5,202,754、US6,903,442、US6,809,421、US6,642,081及US6,465,892揭露使用載板輔助堆疊晶片之技術，舉例而言，請參閱第1A至1G圖，美國專利US5,270,261及5,202,754揭露一種利用矽通道(Through Silicon Via, TSV)技術以供複數半導體晶片垂直堆疊且相互電性連接之結構及製法。
其製法主要係提供具相對第一表面111及第二表面112之第一晶圓11a，該第一晶圓11a包含有複數第一晶片11，其中該第一表面111形成有複數孔洞110，並於該孔洞110中形成金屬柱13，以構成矽通道結構，及於該金屬柱13外露端形成銲墊131，以將該第一晶圓11a第一表面111透過膠黏層141而黏置於一如玻璃之載板151上，俾藉由該載板151提供製程所需之支撐強度(如第1A圖所示)；利用研磨作業，對該第一晶圓11a之第二表面112進行薄化，以外露出該金屬柱13(如第1B圖所示)；於外露出該第二表面112之金屬柱13上形成銲墊132， 以供另一形成有矽通道之具複數第二晶片12之第二晶圓12a藉由其矽通道之金屬柱16垂直接置並電性連接於該第一晶圓11a之第二表面112上(如第1C圖所示)；接著重複前述製程，研磨薄化該具複數第二晶片12之第二晶圓12a，以外露出該矽通道之金屬柱16，及於該金屬柱16外露端形成銲墊136(如第1D圖所示)；後續為供第一及第二晶片11, 12與外部裝置電性連接，需於該第一晶圓11a之第一表面111植設複數銲球，此時即需再利用另一如玻璃之載板152以透過膠黏層142而將該第一及第二晶圓11a, 12a黏置其上，且外露出該第一晶圓11a之第一表面111(如第1E圖所示)，俾於該第一晶圓第一表面111之銲墊131上植設銲球17(如第1F圖所示)；接著切割該堆疊之第一及第二晶圓11a, 12a，以形成複數個相互垂直堆疊之第一及第二晶片11, 12，再經拾取及透過銲球17而電性連接至基板18，以形成多晶片模組化之半導體封裝件(如第1G圖所示)。
然而於前述之製程中，須額外使用複數之載板151, 152，且將第一及第二晶圓11a, 12a多次反覆黏置於載板151, 152上，惟此不僅增加製程成本，亦造成製程複雜性的提高，再者，若所使用之膠黏層141, 142為例如環氧樹脂(epoxy)之高分子材料時，於形成該銲墊131, 136所進行之濺鍍(sputtering)及後續之濕式蝕刻(strip)作業，極易造成製程上之污染而致生產不易。
是以，如何解決上述習知多晶片模組化半導體裝裝件 於製程中所產生之問題，並開發一種不須使用載板及膠黏層之多晶片堆疊結構及其製法，以簡化製程及降低成本，及避免因使用高分子膠黏層而發生污染問題，實為目前亟欲解決的課題。
鑒於以上所述先前技術之缺點，本發明之一目的在於提供一種於製程中不須使用載板及膠黏層之具矽通道之多晶片堆疊結構及其製法。
本發明之另一目的在於提供一種製程簡單及低成本之具矽通道之多晶片堆疊結構及其製法。
本發明之再一目的在於提供一種具矽通道之多晶片堆疊結構及其製法，避免因使用高分子膠黏層而發生污染問題。
為達上揭及其他目的，本發明揭露一種具矽通道之多晶片堆疊結構之製法，係包括提供具複數第一晶片之晶圓，該晶圓及第一晶片具相對之第一及第二表面，該第一晶片之第一表面形成有複數孔洞，且該孔洞處形成金屬柱及形成於該金屬柱上之銲墊以構成矽通道結構；於各該第一晶片之間的第一表面形成切割槽；將至少一第二晶片堆疊於該第一晶片上並電性連接至該第一晶片矽通道之銲墊；於該晶圓及第一晶片之第一表面和該第二晶片上形成模製化合物(molding compound)層，以覆蓋第一表面並填充該切割槽及包覆該第二晶片；以及於該晶圓之第二表面上薄化該晶圓至外露出該金屬柱。
該製法可復包括：於該第一晶片之第二表面所外露之金屬柱上植設銲墊，接著於該銲墊上形成導電元件；利用薄化晶圓後於第二表面所顯露之切割槽圖案，對該晶圓進行切割以分離各該第一晶片；接著，將堆疊之第二晶片及第一晶片透過該導電元件而接置並電性連接至晶片承載件上。
於一態樣中，本發明之製法可包括在薄化該晶圓後，於該第二表面上形成具有外露出第一晶片金屬柱和切割槽之開口的第一絕緣層，並於該第一晶片金屬柱上之開口處形成銲墊底部金屬結構；接著於第一絕緣層上形成具有外露出該銲墊底部金屬結構和切割槽之開口的第二絕緣層；並於該銲墊底部金屬結構上形成導電元件後，對該晶圓進行切割以分離各該第一晶片。
另外，本發明之另一態樣中，該第二晶片中復形成有矽通道，以供後續於平整化該第一模製化合物層，且令該第二晶片矽通道之金屬柱外露出該第一模製化合物層後，使該第二晶片上堆疊及電性連接第三晶片。且視需要於第一模製化合物層和該第三晶片上形成第二模製化合物層，以包覆該第三晶片；或者該堆疊的第三晶片為經封裝後的晶片。
在本發明之包括經堆疊的第三晶片的態樣中，於該第二晶片外露之表面上形成具有外露出第二晶片金屬柱之開口的第三絕緣層，接著，於該第二晶片金屬柱上之開口處形成銲墊底部金屬結構之銲墊；以及於第三絕緣層上形 成具有外露出該銲墊底部金屬結構之開口的第四絕緣層。
再者，亦可視需要於切割該晶圓之前，於該第一晶片之第二表面上接置有第四晶片，並使該第四晶片電性連接至該第一晶片第二表面之銲墊，藉由晶片數目之增加，以強化整體結構之電性功能。
透過前述製法，本發明復揭示一種具矽通道之多晶片堆疊結構，包括：具有相對之第一及第二表面的第一晶片，該第一表面形成有複數個自第一表面延伸至第二表面的孔洞，該孔洞處形成有金屬柱且於該金屬柱之第一表面的一端形成有銲墊以構成矽通道結構；第二晶片，係堆疊於該第一晶片上並電性連接至該第一晶片矽通道之銲墊；以及第一模製化合物層，覆蓋該第一晶片之第一表面並包覆該第二晶片。
該具矽通道之多晶片堆疊結構可復包括：銲墊，係形成於該金屬柱於第二表面一端或形成於該第一晶片之第二表面透過線路重佈置層(RDL)而連接至該第一晶片矽通道之金屬柱；導電元件，係植設於該第一晶片第二表面之銲墊；以及晶片承載件，供堆疊之第二晶片及第一晶片透過該導電元件而接置並電性連接至該晶片承載件。此外，本發明之多晶片堆疊結構可視需要復包括形成於該第二表面上外露出該銲墊的第一絕緣層。
不同於前述於第二表面一端形成的銲墊，本發明之多晶片堆疊結構可包括形成於該第二表面上具有外露出該金屬柱之開口的第一絕緣層；且形成於該金屬柱上之開口 處之銲墊底部金屬結構；以及形成於該第一絕緣層上具有外露出該銲墊底部金屬結構之開口的第二絕緣層。
再者，於另一實施例中，該具矽通道之多晶片堆疊結構復包括有第三晶片，係堆疊於該第二晶片上，且該第二晶片中形成有矽通道，以供與該第三晶片電性連接。在本發明之包括第三晶片之態樣中，可視需要復包括形成於該第一模製化合物層上具有外露出該第一模製化合物層之銲墊的第三絕緣層，或者更進一步包括形成於該第三絕緣層上具有外露出該銲墊之開口的第四絕緣層，其中，該銲墊具有銲墊底部金屬結構。
於又一實施例中，該多晶片堆疊結構復包括有第四晶片，係接置並電性連接至該第一晶片第二表面上，並使該第四晶片電性連接至該第一晶片第二表面之銲墊。
本發明透過形成於晶圓和第一晶片上之第一模製化合物層包覆並保護第二晶片，利用該堆疊之晶圓和第一模製化合物層作為薄化晶圓或堆疊額外晶片時之承載架構，避免習知於堆疊複數晶片及將該些晶片接置於晶片承載件上時須多次使用載板及膠黏層，所產生的製程繁雜、成本高以及可能遭受污染等問題，此外，本發明利用薄化晶圓後第二表面所顯露之切割槽圖案作為線路重佈置層之辨識標記，更可提高線路重佈置之精密度和產品信賴性。
以下係藉由特定的具體實施例說明本創作之實施方 式，所屬技術領域中具有通常知識者可由本說明書所揭示之內容輕易地瞭解本創作之其他優點與功效。
第一實施例
請參閱第2A至2F圖，係為本發明之具矽通道之多晶片堆疊結構及其製法第一實施例之示意圖。
如第2A圖所示，提供具複數第一晶片21之晶圓21a，該晶圓21a及第一晶片21具相對之第一表面211及第二表面212，該第一晶片21之第一表面211形成有複數孔洞210，且該孔洞210處形成金屬柱23及形成於該金屬柱23上之銲墊231以構成矽通道(TSV)結構，且利用晶圓切割機(Dicing saw)在各該第一晶片21之間的第一表面211形成有切割槽2120，切割槽2120之深度可約等於或大於金屬柱23之深度；
該矽通道之孔洞210與金屬柱23間係設有如二氧化矽或氮化矽之絕緣層23"，且該絕緣層23"與金屬柱23間係設有如鎳之阻障層23'，而該金屬柱23之材質係選自銅、金及鋁所組群組之一者。
如第2B圖所示，將至少一第二晶片22堆疊於該第一晶片21上並電性連接至該第一晶片矽通道之銲墊231。
如第2C圖所示，於該晶圓21a及第一晶片21之第一表面211和該第二晶片22上形成第一模製化合物(molding compound)層25，以覆蓋第一表面211並填充該切割槽2120及包覆該第二晶片22。此外，可視需要地，利用研磨法平整化該第一模製化合物層以得到平坦的表 面。
如第2D圖所示，利用例如濕式蝕刻之化學蝕刻法、機械研磨法(mechnical grinding)、化學機械研磨法(CMP)或組合前述之方法，例如，進行蝕刻後再施以化學機械研磨，以於該晶圓21a之第二表面212上薄化該晶圓21a至外露出該金屬柱23。
如第2E圖所示，於該第一晶片21之第二表面212所外露之金屬柱23上植設銲墊231，或者，如第2E'圖所示，亦可利用薄化晶圓後第二表面212所顯露之切割槽2120圖案作為辨識標記，以濺鍍方式於該第一晶片21之第二表面212上形成電性連接至該第一晶片21矽通道之金屬柱23的線路重佈置層2232(RDL)，並於該線路重佈置層2232之終端形成有銲墊231，接著於該銲墊231上形成導電元件27；以及對該晶圓21a進行切割以分離各該第一晶片21。由於本發明利用第二表面所顯露之切割槽圖案作為線路重佈置層之辨識標記，更可提高線路重佈置之精密度和產品信賴性。
如第2F圖所示，進行拾取作業，以將經堆疊之第二晶片22及第一晶片21透過該導電元件27而接置並電性連接至晶片承載件28上。
此外，請參閱第2G圖所顯示之該晶圓於第二表面的局部示意圖，在本發明之具矽通道之多晶片堆疊結構製法中，可復包括在形成導電元件27之前，於該晶圓21a之第二表面212上形成具有外露出該銲墊231和切割槽 2120之開口的第一絕緣層225。
或者，如第2G'圖所示，可在薄化該晶圓後，於該第二表面212上形成具有外露出第一晶片21金屬柱23和切割槽2120之開口的第一絕緣層225，並於該第一晶片21金屬柱23上之開口處形成銲墊底部金屬結構227(UBM)；於第一絕緣層225上形成具有外露出該銲墊底部金屬結構227和切割槽2120之開口的第二絕緣層226，且如圖所示，該開口可未覆蓋該銲墊底部金屬結構227；在該銲墊底部金屬結構227上形成導電元件27；以及對該晶圓21a進行切割以分離各該第一晶片21。在具有銲墊底部金屬結構之另一具體實例中，如第2G"圖所示，該第二絕緣層226的開口面積可小於該銲墊底部金屬結構的面積，覆蓋該銲墊底部金屬結構的部分區域，以提升結構上的結合強度和信賴性。
透過前述製法，本發明復揭示一種具矽通道之多晶片堆疊結構，係包括：第一晶片21，該第一晶片21具有相對之第一表面211及第二表面212，該第一表面211形成有複數個自第一表面211延伸至第二表面212的孔洞210，該孔洞210處形成有金屬柱23且於該金屬柱23於第一表面211的一端形成有銲墊231以構成矽通道結構；第二晶片22，係堆疊於該第一晶片21上並電性連接至該第一晶片矽通道之銲墊231；以及第一模製化合物層25，覆蓋該第一晶片21之第一表面211並包覆該第二晶片22。
本發明之該具矽通道之多晶片堆疊結構可復包括有：有形成於該金屬柱23於第二表面212一端的銲墊231(如第2F圖所示)或者在該第一晶片21之第二表面212上透過線路重佈置層2232而連接至該第一晶片21矽通道之金屬柱23的銲墊231(如第2E'圖所示)；以及導電元件27，係植設於該第一晶片21第二表面212之銲墊231。於另一態樣中，如第2F圖所示，本發明之該具矽通道之多晶片堆疊結構可復包括晶片承載件28，係供堆疊之第二晶片22及第一晶片21透過該導電元件27而接置並電性連接至該晶片承載件28。
此外，如前述實施例之說明，本發明之具矽通道之多晶片堆疊結構，可如第2H圖所示，復包括形成於該第二表面212上外露出該銲墊231的第一絕緣層225。同樣地，於另一態樣中，該具矽通道之多晶片堆疊結構，亦可包括形成於該第二表面上具有外露出該金屬柱之開口的第一絕緣層；形成於該金屬柱上之開口處之銲墊底部金屬結構；以及形成於該第一絕緣層上具有外露出該銲墊底部金屬結構之開口的第二絕緣層(如第2G'圖所示)。
因此，本發明之具矽通道之多晶片堆疊結構及其製法，主要係於基底晶圓之第一表面上形成切割槽，並於第二晶片堆疊至第一晶片後，於第一表面上形成第一模製化合物層，填充該切割槽並包覆第二晶片，接著，再進行薄化和切割晶圓之製程。本發明利用該堆疊之晶圓和第一模製化合物層作為薄化晶圓或堆疊額外晶片時之承載架 構，避免習知於堆疊複數晶片及將該些晶片接置於晶片承載件上時須多次使用載板及膠黏層，所產生的製程繁雜、成本高以及可能遭受污染等問題。
第二實施例
請參閱第3A至3F圖，係為本發明之具矽通道之多晶片堆疊結構及其製法第二實施例之示意圖。同時為簡化本圖示，本實施例中對應前述相同或相似之元件係採用相同標號表示。
本實施例之具矽通道之多晶片堆疊結構及其製法與前述實施例大致相同，主要差異在於第二晶片中形成有矽通道，藉以於該第二晶片上垂直堆疊及電性連接第三晶片，俾藉由晶片堆疊數目之增加以強化整體結構之電性功能。
如第3A圖所示，於具複數第一晶片21之晶圓21a上，將至少一第二晶片22堆疊於該第一晶片21上並電性連接至該第一晶片21矽通道之銲墊231，其中該第二晶片22中形成有金屬柱223以構成矽通道。
如第3B圖所示，平整化該第一模製化合物層25，且令該第二晶片22矽通道之金屬柱223外露出該第一模製化合物層25；如第3C圖所示，利用例如濺鍍(sputtering)之方式於外露之第二晶片22矽通道之金屬柱223上方形成銲墊2231，或者，請參考第3C'圖，亦可利用濺鍍方式於該第二晶片22上形成電性連接至該第二晶片22矽通道之金屬 柱223的線路重佈置層2232，並於該線路重佈置層2232之終端形成有銲墊2231。
此外，請參閱第3D圖之示例性說明，可視需要於該外露之第二晶片22之金屬柱223上形成銲墊之前，於該第二晶片22外露之表面上形成具有外露出第二晶片22金屬柱223之開口及切割槽2120之開口的第三絕緣層228，接著，於該第二晶片22金屬柱223上之開口處形成銲墊底部金屬結構之銲墊2231；以及於第三絕緣層228上形成具有外露出該銲墊底部金屬結構之開口及切割槽2120之開口的第四絕緣層229；或者，以第3E圖為例，可選擇於該外露之第二晶片22之金屬柱223上形成銲墊2231後，於該第二晶片22外露之表面上形成具有外露出該銲墊2231之開口的第三絕緣層228。
如第3F圖所示，於銲墊2231上形成導電元件27，將第三晶片26接置於該第二晶片22上，並電性連接至該第二晶片22之銲墊2231。
如第3G圖所示，於該第一模製化合物層25和該第三晶片26上形成第二模製化合物層29，以包覆該第三晶片26。
如第3H圖所示，於該晶圓21a之第二表面212上薄化該晶圓21a至外露出第一晶片21之該金屬柱23。當然，亦可視需要地於堆疊第三晶片之前即對該晶圓進行薄化製程。
後續即可於該第一晶片之第二表面上植設銲墊與導 電元件，如第2E至2G"圖所示，進行後續製程，並對該晶圓進行切割以分離各該第一晶片，以供堆疊之第一、第二及第三晶片透過該導電元件接置並電性連接至晶片承載件上。
是以，藉由第3I圖說明本發明之另一具矽通道之多晶片堆疊結構，包括第一晶片21，該第一晶片21具有相對之第一表面211及第二表面212，該第一表面211形成有複數個自第一表面211延伸至第二表面212的孔洞210，該孔洞210處形成有金屬柱23且於該金屬柱23之第一表面211的一端形成有銲墊231以構成矽通道結構；形成有矽通道之第二晶片22，係堆疊於該第一晶片21上並電性連接至該第一晶片21矽通道之銲墊231；第一模製化合物層25，覆蓋該第一晶片21之第一表面211並包覆該第二晶片22，且令該第二晶片22矽通道之金屬柱223外露出該第一模製化合物層25；銲墊231，係形成於該第二晶片22上且電性連接至外露出該第一模製化合物層25之第二晶片22矽通道之金屬柱223；以及第三晶片26，係接置於該第二晶片22上，並電性連接至該第二晶片22上之銲墊231。
此外，於本發明中用以堆疊的晶片可為經過封裝之封裝件，舉例而言，本發明中所堆疊之該第三晶片可為經球柵陣列(BGA)封裝的晶片。
其次，於包含形成第三絕緣層或第四絕緣層的製法中，所得到的具矽通道之多晶片堆疊結構，將可復包括形 成於該第三絕緣層上具有外露出該銲墊之開口的第四絕緣層，其中，該銲墊具有銲墊底部金屬結構；或者，於另一態樣中，可復包括形成於該第一模製化合物層上具有外露出該第一模製化合物層之銲墊的第三絕緣層。由於，此部分結構係如第3D和3E圖所示，故不再贅述。
第三實施例
請參閱第4圖，係為本發明之具矽通道之多晶片堆疊結構及其製法第三實施例之示意圖。同時為簡化本圖示，本實施例中對應前述相同或相似之元件係採用相同標號表示。
本實施例之多晶片堆疊結構及其製法與前述實施例大致相同，主要差異在於第一晶片21之第二表面212上復可接置至少一第四晶片24，例如，於切割該晶圓21a之前，於該第一晶片21之第二表面212上接置有第四晶片24，並使該第四晶片24電性連接至第一晶片12第二表面212之銲墊231，俾藉由晶片堆疊數目之增加以強化整體結構之電性功能。
以上所述之具體實施例，僅係用以例釋本發明之特點及功效，而非用以限定本發明之可實施範疇，在未脫離本發明上揭之精神與技術範疇下，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。
11a‧‧‧第一晶圓
12a‧‧‧第二晶圓
11‧‧‧第一晶片
111‧‧‧第一表面
112‧‧‧第二表面
110‧‧‧孔洞
12‧‧‧第二晶片
13, 16‧‧‧金屬柱
131, 132, 136‧‧‧銲墊
141, 142‧‧‧膠黏層
151, 152‧‧‧載板
17‧‧‧銲球
18‧‧‧基板
21‧‧‧第一晶片
210‧‧‧孔洞
211‧‧‧第一表面
212‧‧‧第二表面
23‧‧‧金屬柱
231‧‧‧銲墊
23"‧‧‧絕緣層
23'‧‧‧阻障層
2120‧‧‧切割槽
22‧‧‧第二晶片
223‧‧‧金屬柱
2231‧‧‧銲墊
2232‧‧‧線路重佈置層
24‧‧‧第四晶片
25‧‧‧第一模製化合物層
26‧‧‧第三晶片
27‧‧‧導電元件
28‧‧‧晶片承載件
29‧‧‧第二模製化合物層
21a‧‧‧晶圓
225‧‧‧第一絕緣層
226‧‧‧第二絕緣層
227‧‧‧銲墊底部金屬結構
228‧‧‧第三絕緣層
229‧‧‧第四絕緣層
第1A至1G圖係為習知美國專利US5,270,261及 5,202,754所揭露之藉由矽通道(TSV)技術垂直堆疊複數半導體晶片之示意圖；第2A至2H圖係為本發明之多晶片堆疊結構及其製法第一實施例之示意圖；第3A至3I圖係為本發明之多晶片堆疊結構及其製法第二實施例之示意圖；以及第4圖係為本發明之多晶片堆疊結構及其製法第三實施例之示意圖。
21‧‧‧第一晶片
210‧‧‧孔洞
211‧‧‧第一表面
212‧‧‧第二表面
23‧‧‧金屬柱
231‧‧‧銲墊
22‧‧‧第二晶片
25‧‧‧第一模製化合物層
27‧‧‧導電元件
28‧‧‧晶片承載件

Claims (52)

  1. 一種具矽通道之多晶片堆疊結構之製法，係包括：提供具複數第一晶片之晶圓，該晶圓及第一晶片具相對之第一及第二表面，該第一晶片之第一表面形成有複數孔洞，且該孔洞處形成金屬柱及形成於該金屬柱上之銲墊以構成矽通道(TSV)結構；於各該第一晶片之間的第一表面形成切割槽；將至少一第二晶片堆疊於該第一晶片之第一表面上並電性連接至該第一表面側之銲墊；於該晶圓及第一晶片之第一表面和該第二晶片上形成第一模製化合物(molding compound)層，以覆蓋第一表面並填充該切割槽及包覆該第二晶片；以及於該晶圓之第二表面上薄化該晶圓至外露出該金屬柱。
  2. 如申請專利範圍第1項之具矽通道之多晶片堆疊結構之製法，其中，該孔洞與金屬柱間復設有絕緣層，該絕緣層與金屬柱間復設有阻障層。
  3. 如申請專利範圍第2項之具矽通道之多晶片堆疊結構之製法，其中，該絕緣層為二氧化矽及氮化矽之其中之一者，該阻障層為鎳，該金屬柱之材質係選自銅、金及鋁所組群組之一者。
  4. 如申請專利範圍第1項之具矽通道之多晶片堆疊結構之製法，復包括：於該第一晶片之第二表面所外露之金屬柱上植 設銲墊，接著於該銲墊上形成導電元件；以及對該晶圓進行切割以分離各該第一晶片。
  5. 如申請專利範圍第4項之具矽通道之多晶片堆疊結構之製法，其中，該第一晶片之第二表面上之銲墊係透過線路重佈置層(RDL)而連接至該第一晶片矽通道之金屬柱。
  6. 如申請專利範圍第4或5項之具矽通道之多晶片堆疊結構之製法，復包括在形成導電元件之前，於該晶圓之第二表面上形成具有外露出該銲墊和切割槽之開口的第一絕緣層。
  7. 如申請專利範圍第1項之具矽通道之多晶片堆疊結構之製法，復包括在薄化該晶圓後，於該第二表面上形成具有外露出第一晶片金屬柱和切割槽之開口的第一絕緣層，並於該第一晶片金屬柱上之開口處形成銲墊底部金屬結構(UBM)；於該第一絕緣層上形成具有外露出該銲墊底部金屬結構和切割槽之開口的第二絕緣層；在該銲墊底部金屬結構上形成導電元件；以及對該晶圓進行切割以分離各該第一晶片。
  8. 如申請專利範圍第7項之具矽通道之多晶片堆疊結構之製法，其中，該第二絕緣層的開口面積小於該銲墊底部金屬結構的面積。
  9. 如申請專利範圍第4或7項之具矽通道之多晶片堆疊結構之製法，復包括將堆疊之第二晶片及第一晶片透 過該導電元件而接置並電性連接至晶片承載件上。
  10. 如申請專利範圍第4或7項之具矽通道之多晶片堆疊結構之製法，復包括於切割該晶圓之前，於該第一晶片之第二表面上接置有第四晶片，並使該第四晶片電性連接至該第一晶片之第二表面之銲墊。
  11. 如申請專利範圍第1項之具矽通道之多晶片堆疊結構之製法，其中，該第二晶片係以覆晶方式堆疊於該第一晶片上。
  12. 如申請專利範圍第4或7項之具矽通道之多晶片堆疊結構之製法，於切割該晶圓之後，該第一模製化合物層的側表面係齊平於該第一晶片的側表面。
  13. 如申請專利範圍第4或7項之具矽通道之多晶片堆疊結構之製法，於切割該晶圓之後，該第一模製化合物層復包覆於該第一晶片的側表面上。
  14. 一種具矽通道之多晶片堆疊結構之製法，係包括：提供具複數第一晶片之晶圓，該晶圓及第一晶片具相對之第一及第二表面，該第一晶片之第一表面形成有複數孔洞，且該孔洞處形成金屬柱及銲墊以構成矽通道結構；於各該第一晶片之間的第一表面形成切割槽；將至少一形成有矽通道之第二晶片堆疊於該第一晶片之第一表面上並電性連接至該第一表面側之銲墊；於該晶圓及第一晶片之第一表面和該第二晶片 上形成第一模製化合物層，以覆蓋第一表面並填充該切割槽；平整化該第一模製化合物層，且令該第二晶片矽通道之金屬柱外露出該第一模製化合物層；於該第二晶片外露之金屬柱上形成銲墊；以及於該第二晶片上接置第三晶片，並使該第三晶片電性連接至該第二晶片上之銲墊。
  15. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，復包括於該第一模製化合物層和該第三晶片上形成第二模製化合物層，以包覆該第三晶片。
  16. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，其中，該第三晶片為經封裝後的晶片。
  17. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，復包括於該外露之第二晶片之金屬柱上形成銲墊後，於該第二晶片外露之表面上形成具有外露出該銲墊之開口的第三絕緣層。
  18. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，復包括於該外露之第二晶片之金屬柱上形成銲墊之前，於該第二晶片外露之表面上形成具有外露出第二晶片金屬柱之開口的第三絕緣層，接著，於該第二晶片金屬柱上之開口處形成銲墊底部金屬結構之銲墊；以及於第三絕緣層上形成具有外露出該銲墊底部金屬結構之開口的第四絕緣層。
  19. 如申請專利範圍第14項之具矽通道之多晶片堆疊結 構之製法，復包括：於形成第一模製化合物層後，在該晶圓之第二表面上薄化該晶圓至外露出第一晶片之該金屬柱。
  20. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，其中，該孔洞與金屬柱間復設有絕緣層，該絕緣層與金屬柱間復設有阻障層。
  21. 如申請專利範圍第20項之具矽通道之多晶片堆疊結構之製法，其中，該絕緣層為二氧化矽及氮化矽之其中之一者，該阻障層為鎳，該金屬柱之材質係選自銅、金及鋁所組群組之一者。
  22. 如申請專利範圍第19項之具矽通道之多晶片堆疊結構之製法，復包括：於該第一晶片之第二表面所外露之金屬柱上植設銲墊，並於該銲墊上形成導電元件；以及對該晶圓進行切割以分離各該第一晶片。
  23. 如申請專利範圍第22項之具矽通道之多晶片堆疊結構之製法，其中，該第一晶片之第二表面上之銲墊係透過線路重佈置層而連接至該第一晶片矽通道之金屬柱。
  24. 如申請專利範圍第22或23項之具矽通道之多晶片堆疊結構之製法，復包括將堆疊之第一晶片、第二晶片及第三晶片透過該導電元件而接置並電性連接至晶片承載件上。
  25. 如申請專利範圍第14項之具矽通道之多晶片堆疊結 構之製法，其中，該第二晶片上之銲墊係直接形成於該第二晶片矽通道之金屬柱上方。
  26. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，其中，該第二晶片上之銲墊係透過線路重佈置層而連接至該第二晶片矽通道之金屬柱。
  27. 如申請專利範圍第14項之具矽通道之多晶片堆疊結構之製法，其中，該第二晶片係以覆晶方式堆疊於該第一晶片上。
  28. 如申請專利範圍第22項之具矽通道之多晶片堆疊結構之製法，於切割該晶圓之後，該第一模製化合物層的側表面係齊平於該第一晶片的側表面。
  29. 如申請專利範圍第22項之具矽通道之多晶片堆疊結構之製法，於切割該晶圓之後，該第一模製化合物層復包覆於該第一晶片的側表面上。
  30. 一種具矽通道之多晶片堆疊結構，包括：第一晶片，係具有相對之第一及第二表面，該第一表面形成有複數個自第一表面延伸至第二表面的孔洞，該孔洞處形成有金屬柱以構成矽通道結構，且該金屬柱於該第一表面側的一端形成有銲墊，該第一晶片之第一表面與第二表面均不具有用以容置晶片之凹槽；第二晶片，係堆疊於該第一晶片之第一表面上並電性連接至該第一表面側之銲墊；以及第一模製化合物層，覆蓋該第一晶片之第一表面 並包覆該第二晶片。
  31. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，復包括有形成於該金屬柱於第二表面一端的銲墊。
  32. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，復包括有形成於該第一晶片之第二表面透過線路重佈置層而連接至該第一晶片矽通道之金屬柱的銲墊。
  33. 如申請專利範圍第31或32項之具矽通道之多晶片堆疊結構，復包括形成於該第二表面上外露出該銲墊的第一絕緣層。
  34. 如申請專利範圍第33項之具矽通道之多晶片堆疊結構，復包括有導電元件，係植設於該第一晶片第二表面之銲墊。
  35. 如申請專利範圍第34項之具矽通道之多晶片堆疊結構，復包括有晶片承載件，係供堆疊之第二晶片及第一晶片透過該導電元件而接置並電性連接至該晶片承載件。
  36. 如申請專利範圍第34項之具矽通道之多晶片堆疊結構，復包括第四晶片接置於該第一晶片之第二表面上，並使該第四晶片電性連接至該第一晶片第二表面之銲墊。
  37. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，復包括形成於該第二表面上具有外露出該金屬柱 之開口的第一絕緣層；形成於該金屬柱上之開口處之銲墊底部金屬結構；以及形成於該第一絕緣層上具有外露出該銲墊底部金屬結構之開口的第二絕緣層。
  38. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，其中，該孔洞與金屬柱間復設有絕緣層，該絕緣層與金屬柱間復設有阻障層。
  39. 如申請專利範圍第38項之具矽通道之多晶片堆疊結構，其中，該絕緣層為二氧化矽及氮化矽之其中之一者，該阻障層為鎳，該金屬柱之材質係選自銅、金及鋁所組群組之一者。
  40. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，其中，該第二晶片係以覆晶方式堆疊於該第一晶片上。
  41. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，其中，該第一模製化合物層的側表面係齊平於該第一晶片的側表面。
  42. 如申請專利範圍第30項之具矽通道之多晶片堆疊結構，其中，該第一模製化合物層復包覆於該第一晶片的側表面上。
  43. 一種具矽通道之多晶片堆疊結構，係包括：第一晶片，該第一晶片具有相對之第一及第二表面，該第一表面形成有複數個自第一表面延伸至第二表面的孔洞，該孔洞處形成有金屬柱且於該金屬柱之第一表面的一端形成有銲墊以構成矽通道結構； 形成有矽通道之第二晶片，係堆疊於該第一晶片上並電性連接至該第一晶片矽通道之銲墊；第一模製化合物層，覆蓋該第一晶片之第一表面並包覆該第二晶片，且令該第二晶片矽通道之金屬柱外露出該第一模製化合物層；銲墊，係形成於該第二晶片上且電性連接至外露出該第一模製化合物層之第二晶片矽通道之金屬柱；以及第三晶片，係接置於該第二晶片上，並電性連接至該第二晶片上之銲墊。
  44. 如申請專利範圍第43項之具矽通道之多晶片堆疊結構，復包括形成於該第一模製化合物層上具有外露出該第一模製化合物層之銲墊的第三絕緣層。
  45. 如申請專利範圍第44項之具矽通道之多晶片堆疊結構，復包括形成於該第三絕緣層上具有外露出該銲墊之開口的第四絕緣層，其中，該銲墊具有銲墊底部金屬結構。
  46. 如申請專利範圍第43項之具矽通道之多晶片堆疊結構，其中，該第三晶片為經封裝的晶片。
  47. 如申請專利範圍第43項之具矽通道之多晶片堆疊結構，其中，該孔洞與金屬柱間復設有絕緣層，該絕緣層與金屬柱間復設有阻障層。
  48. 如申請專利範圍第47項之具矽通道之多晶片堆疊結構，其中，該絕緣層為二氧化矽及氮化矽之其中之一 者，該阻障層為鎳，該金屬柱之材質係選自銅、金及鋁所組群組之一者。
  49. 如申請專利範圍第43項之具矽通道之多晶片堆疊結構，復包括有形成於該第一晶片金屬柱於第二表面一端的銲墊。
  50. 如申請專利範圍第43項之具矽通道之多晶片堆疊結構，復包括有形成於該第一晶片之第二表面透過線路重佈置層而連接至該第一晶片之金屬柱的銲墊。
  51. 如申請專利範圍第49或50項之具矽通道之多晶片堆疊結構，復包括有導電元件，係植設於該第一晶片第二表面之銲墊。
  52. 如申請專利範圍第51項之具矽通道之多晶片堆疊結構，復包括有晶片承載件，係供堆疊之第二晶片及第一晶片透過該導電元件而接置並電性連接至該晶片承載件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733407A (zh) * 2013-12-23 2015-06-24 矽品精密工业股份有限公司 半导体装置及其制法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
TWI405303B (zh) * 2010-11-26 2013-08-11 Ind Tech Res Inst 機械強度測試設備、半導體裝置的製造方法與測試方法
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US9082764B2 (en) 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same
US9412662B2 (en) * 2014-01-28 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and approach to prevent thin wafer crack
CN113764288A (zh) * 2021-08-02 2021-12-07 苏州通富超威半导体有限公司 一种芯片封装方法及封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020135069A1 (en) * 2000-11-03 2002-09-26 Wood Robert L. Electroplating methods for fabricating microelectronic interconnects
US6531328B1 (en) * 2001-10-11 2003-03-11 Solidlite Corporation Packaging of light-emitting diode
US20050150683A1 (en) * 2004-01-12 2005-07-14 Farnworth Warren M. Methods of fabricating substrates and substrate precursor structures resulting therefrom

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020135069A1 (en) * 2000-11-03 2002-09-26 Wood Robert L. Electroplating methods for fabricating microelectronic interconnects
US6531328B1 (en) * 2001-10-11 2003-03-11 Solidlite Corporation Packaging of light-emitting diode
US20050150683A1 (en) * 2004-01-12 2005-07-14 Farnworth Warren M. Methods of fabricating substrates and substrate precursor structures resulting therefrom

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733407A (zh) * 2013-12-23 2015-06-24 矽品精密工业股份有限公司 半导体装置及其制法
CN104733407B (zh) * 2013-12-23 2019-03-22 矽品精密工业股份有限公司 半导体装置的制法

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