TWI405303B - 機械強度測試設備、半導體裝置的製造方法與測試方法 - Google Patents

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Description

機械強度測試設備、半導體裝置的製造方法與測試方法
本發明是有關於一種製造方法與測試設備,且特別是有關於一種半導體裝置的製造方法與機械強度測試設備。
隨著電腦及通訊等產品功能的快速發展及提升,近年來半導體相關產業為了滿足電子產品多元化及輕薄微小化等功能的需求,使得晶片封裝製程業逐漸脫離傳統的技術而朝向高功率、高密度、低成本、輕、薄、短、小等高精密度製程發展,而三維堆疊式晶片(3D stacked IC)的技術發展便是用來滿足這些需求。雖然三維堆疊式晶片的概念早在數年前就已被提出,但以半導體製程進入奈米等級後,最待克服的問題就是矽導通孔(through silicon via,TSV)的良率問題。如何測試TSV的強度及其良率,更是可靠度測試中最主要的議題。以目前的測試方法中,大多是在3DIC堆疊完成後才做可靠度測試,而往往其中的TSV結構在晶片堆疊前就已經屬於不良品,使用不良的TSV進行晶片堆疊的製程就變成是浪費成本時間且無效益。所以,如何在晶片堆疊前檢測TSV的強度及良率就變的十分重要。
傳統在封裝測試方法中,常使用剪力測試(Shear test)將錫球推動,以測試球閘陣列封裝(Ball Grid Array,BGA)結構的錫球強度,以是否破壞錫球的規範力量得到錫球的可靠度。另外,一般打線接合(wire bond)的封裝結構是利用鉤子將導線鉤段與否做可靠度的判斷標準。一般3DIC integration製程,如圖17所示,在製作電鍍銅TSV與Cu CMP(Chemical Mechanical Polishing/Planarization,化學機械研磨法)後,需要對TSV做強度測試,但目前並無TSV結構強度測試設備與方法。
本發明目的是避免後續利用含TSV之晶片做好3D堆疊時才發現TSV結構失效的情形。
本發明提供一種半導體裝置的製造方法,可解決不良矽導通孔造成半導體裝置的製造成本提高的問題。
本發明提供一種機械強度測試設備,可在應用矽導通孔進行晶片堆疊前對矽導通孔進行機械強度測試。
本發明提供一種半導體裝置的測試方法,可解決不良矽導通孔造成半導體裝置的製造成本提高的問題。
本發明的半導體裝置的製造方法包括下列步驟,提供一晶圓,該晶圓具有一第一表面與一第二表面;形成多數盲孔於該晶圓之第一表面上;形成一絕緣層於該盲孔壁與該晶圓之第一表面上;形成一導電柱於該盲孔內,使該導電柱之第一表面露出該絕緣層;提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度。
本發明的機械強度測試設備包括一測試治具、一驅動器以及一資料記錄器。測試治具用以測試一待測物的一絕緣層、多個導電柱其中之一與導電柱所在的一開孔的孔壁之間的結合強度。該測試治具包括一施力機構,係對該待測物施予一外力,藉由該導電柱破壞與否判斷該導電柱之機械強度。驅動器連接並驅動測試治具。資料記錄器用以記錄驅動器提供給測試治具的驅動能量。
本發明的半導體裝置的測試方法包括下列步驟,提供一待測物,該待測物包括一晶圓、一絕緣層與多個導電柱,該晶圓具有相對的一第一表面與一第二表面,該晶圓之第一表面具有多個盲孔,該絕緣層覆蓋該盲孔的孔壁,該盲孔內充填一導電柱;提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度;以及在通過前一步驟測試後,自該晶圓切割出多數晶片,並經該導電柱電性連接一元件。
基於上述,本發明的半導體裝置的製造方法先測試導電柱的機械強度,確認合格後才進行晶片後續的製程,可降低製程成本。本發明的機械強度測試設備可測試導電柱的機械強度。本發明的半導體裝置的測試方法可建立各種尺寸的導電柱所對應的標準結合強度的資料庫。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的半導體裝置的製造方法的流程圖。請參照圖1,本實施例的半導體裝置的製造方法是提供一晶圓,該晶圓具有一第一表面與一第二表面;形成多數盲孔於該晶圓之第一表面上;形成一絕緣層於該盲孔壁與該晶圓之第一表面上;形成一導電柱於該盲孔內,使該導電柱之第一表面露出該絕緣層;提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度。由上述內容可知,在本實施例的半導體裝置的製造方法中,會先確定導電柱有合格的強度,才使用位於同一待測物上的晶片區的導電柱進行後續製程。如此,可減少因為導電柱不良而導致製造完成的半導體裝置屬於不良品的機率,進而降低製造時間與成本。以下,將列舉更多具體的實施例,但本發明不限定於此。本發明可隨機抽樣測試或也可於製程中安排測試,隨機抽樣測試是以批次方式瞭解晶圓的導電柱良率,來決定此批晶圓是否可用。如於製程中測試,則對於每一片的晶圓挑選將更直接且有幫助。不管是那一種方式,均為本發明所保護之精神範圍內。
圖2A至圖2O為本發明另一實施例的半導體裝置的製造方法的局部剖面示意圖,而圖3是圖2D之待測物的上視圖。請參照圖2A至圖2C,在製備圖2D的待測物100前,會先對完整的晶圓110進行清潔,並以微影蝕刻製程在晶圓110之第一表面上形成多個盲孔,例如圖3的第一盲孔H12與第二盲孔H14。之後,在晶圓110之第一表面與盲孔壁上形成絕緣層120,如圖2B。接著,在晶圓110之絕緣層120上形成導電層132,導電層132並填入如圖3的第一盲孔H12與第二盲孔H14,如圖2C。導電層132的材質例如是銅或其他導電材質。然後,以化學機械研磨製程或其他製程將部分導電層132移除,形成填充於如圖3的第一盲孔H12與第二盲孔H14內的導電柱130,使該導電柱130之第一表面露出該絕緣層120,如圖2D。在圖2A至圖2D中,說明第一盲孔H12及其對應區域的絕緣層120與導電柱130的形成過程。然而,在這些步驟的前後或同時,如圖3的晶圓110會在晶片區R10形成晶片所需的各式線路與元件,在此並不說明這些習知技術。
請參照圖2D與圖3,本實施例的半導體裝置的製造方法是先提供一待測物100,圖2D僅繪示待測物100的局部剖面。待測物100包括一晶圓110、一絕緣層120與多個導電柱130。晶圓110具有相對的一第一表面112與一第二表面114。晶圓110包括多個晶片區R10,如圖3所示。第一表面112具有多個第一盲孔H12與多個第二盲孔H14。第一盲孔H12位於晶片區R10之外或之間,第二盲孔H14位於晶片區R10內。絕緣層120覆蓋第一表面112、第一盲孔H12的孔壁與第二盲孔H14的孔壁,但在圖2D中未繪示絕緣層120覆蓋第二盲孔H14的孔壁。導電柱130填充於第一盲孔H12與第二盲孔H14內,且絕緣層120位於導電柱130與第一盲孔H12的孔壁之間,絕緣層120也位於導電柱130與第二盲孔H14的孔壁之間。
圖3中僅放大表示位於兩個晶片區R10之間的第一盲孔H12的位置,但第一盲孔H12也可位於晶圓110的周邊區域或其他非晶片區R10的區域,例如區域R20。第一盲孔H12的位置還可設計為避開切割道R30。切割道R30是將待測物100切割成多個晶片時刀具會經過的區域。切割道R30兩旁的第一盲孔H12內的導電柱130是單純用於測試良率,在測試後可切除或保留。或者,第一盲孔H12也可直接設計成位於切割道R30內,這些第一盲孔H12內的導電柱130可在進行切割前就供良率測試之用,並在切割時一併切除。
在提供如圖2D的待測物100後,提供一外力於該導電柱130之第一表面上,以便進行一機械強度測試,藉由該導電柱130破壞與否判斷該導電柱130之機械強度,亦即以測試絕緣層120、導電柱130與導電柱130所在的第一盲孔H12的孔壁之間的結合強度,如圖2H。接著可進行後續製程,例如:形成連接導電柱130的第一表面金屬層;將晶圓110接合於一支撐基板上;研磨該晶圓之第二表面,使露出該導電柱之第二表面;形成連接導電柱130的第二表面的第二表面金屬層;形成多數凸塊於該導電柱之第二表面上;移除支撐基板;以及利用凸塊將晶圓110上的晶片與其他元件連接等步驟。這些後續製程,下方將參考圖2I至圖2O做進一步說明。
上述外力可為一拉力方式、一推力方式、一吸力方式或一彎曲力方式。舉例而言,該拉力方式包括形成一感光黏膠層P10於該晶圓110第一表面112,如圖2E。感光黏膠層P10接觸導電柱130的第一表面。接著,微影蝕刻感光黏膠層P10,以於每個導電柱130的第一表面形成一黏膠片P12,如圖2F與圖2G。然後,將一探頭210經由一個黏膠片P12連接導電柱130被暴露的一端,並藉由探頭210施加拉力於導電柱130。在此,探頭210施加於導電柱130的拉力的大小可以是一預設值,若在受力過程中造成導電柱130、絕緣層120與第一盲孔H12的孔壁這三者中任一者的破壞或是任兩者之間的剝離(如圖2H),則表示待測物100未能通過機械強度測試。反之,待測物100沒有因為探頭210施加於導電柱130的拉力而被破壞,即表示導電柱130的品質可合格通過機械強度測試。在此,探頭210是以經由黏膠片P12連接導電柱130為例,但本發明不限定於此。另外,在探頭210經由黏膠片P12連接導電柱130之前,可先配置一墊片220於第一表面112上。墊片220具有至少一開口222,開口222暴露要被測試的第一盲孔H12內的導電柱130,探頭210即經由此開口222接觸黏膠片P12。
在前述步驟中,並未限定用於測試的第一盲孔H12是當位於完整的晶圓110上時被測試,或是先將待測物100具有第一盲孔H12的部分切割出來後才進行測試,兩者皆屬於本發明所欲保護的範圍。
在進行圖2H所示的機械強度測試後,若導電柱130的品質可合格通過機械強度測試,經後續製程完成全部步驟,可從圖3的晶圓切割出晶片102,使該導電柱130電性連接一元件50,如圖2O所示之晶圓。晶片102的導電柱130原本是位於圖3的第二盲孔H14內,而在晶片102進行堆疊式封裝前導電柱130的兩端都會被暴露出來以便於進行電性連接。圖2O的實施例中,導電柱130的一端是經由凸塊而電性連接另一元件50,元件50也是一個晶片。然而,導電柱130也可以其他方式電性連接元件50,而元件50也可以是線路基板或其他元件。
接著,再舉例說明圖2H至圖2O的步驟之間可進行的一般半導體裝置的製程步驟,但非用以限定本發明。如圖2I,若導電柱130的品質可合格通過機械強度測試,可在絕緣層120與導電柱130上形成線路層140。然後,將一支撐基板150與線路層140接合,如圖2J。支撐基板150例如是矽基板或其他基板。之後,利用支撐基板150提供支撐力量而將晶圓110從第二表面114進行減薄,直到暴露導電柱130,如圖2K。晶圓110減薄的步驟例如是以研磨的方式進行。接著,在薄化後的晶圓110的第二表面114上形成線路層160,線路層160電性連接至少部分的導電柱130,如圖2L。之後,在線路層160上形成凸塊170,如圖2M。在未繪示的實施例中,線路層160可包括球底金屬層。然後,移除支撐基板150,如圖2N。在完成圖2N所示的步驟後,就可將成品用於如圖2O的步驟。
以上,較完整地介紹了本發明一實施例的半導體裝置的製造方法。接下來,對於本發明其他實施例的半導體裝置的製造方法,僅介紹用於取代圖2E至圖2H所示關於機械強度測試的步驟,其餘步驟則可參考圖2A至圖2D與圖2O。
圖4A與圖4B為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。請參照圖4A,先將一吸嘴310對準第一盲孔H12內的導電柱130之第一表面。接著,如圖4B,藉由吸嘴310施加預設強度的一吸力於該導電柱130之第一表面,藉由該導電柱130破壞與否判斷該導電柱130之機械強度,以判斷導電柱130的品質是否可以合格通過機械強度測試。
圖5A為本發明又一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。在以化學機械研磨製程或其他製程將部分導電層132移除(參考圖2C)而只保留第一盲孔H12內的導電柱130(參考圖2D)後,可將晶圓110整個減薄直到暴露導電柱130。接著請參照圖5A,以頂針410施加推頂力於導電柱130的第一表面130A,藉由該導電柱130破壞與否判斷該導電柱130之機械強度,以判斷導電柱130的品質是否可以合格通過機械強度測試。在其他實施例中,將晶圓110整個減薄直到暴露導電柱130後,可以頂針410施加推頂力於導電柱130的第二表面130B,亦即以頂針410施加推頂力於導電柱130在晶圓110減薄後被暴露出的表面,同樣可判斷導電柱130之機械強度。
圖5B與圖5C為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。請參照圖5B與圖5C,本實施例與圖5A之實施例的差異在於,並沒有將晶圓110整個減薄,而是在該晶圓110之第二表面114形成一測試孔H20。測試孔H20暴露至少一第一盲孔H12內的導電柱130,如圖5B。接著,如圖5C,以一頂針410施加推頂力於導電柱130,藉由該導電柱130破壞與否判斷該導電柱130之機械強度,以判斷導電柱130的品質是否可以合格通過機械強度測試。本實施例中同樣使用了墊片220,但也可不使用墊片220。
圖6A為本發明另一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。請參照圖6A,先在該晶圓110之第二表面114形成一測試孔H22。測試孔H22暴露多個第一盲孔H12內的多個導電柱130。接著,以一頂針412同時施加推頂力於多個導電柱130,藉由該導電柱130破壞與否判斷該導電柱130之機械強度,以同時判斷多個導電柱130的品質是否可以合格通過機械強度測試。本實施例中使用了墊片320,但也可不使用墊片320。墊片320的開口322暴露多個導電柱130。
圖6B為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。請參照圖6B,本實施例與圖6A之實施例的差異在於,本實施例的頂針412是由測試孔H22施加推頂力於導電柱130,而晶圓110的第一表面112接觸墊片320。該墊片320係提供支撐該晶圓110用之治具。
圖7至圖9為本發明另三種實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。請參照圖7,在提供如圖2D的待測物100後,可將一測試片104由待測物100分離出來。測試片104包括一個第一盲孔H12。本實施例的機械強度測試是對測試片104進行三點彎曲測試。請參照圖8,在提供如圖2D的待測物100後,可將一測試片106由待測物100分離出來。測試片106包括多個第一盲孔H12。本實施例的機械強度測試是對測試片106進行三點彎曲測試。請參照圖9,本實施例的機械強度測試是對測試片106進行四點彎曲測試。
另外,在進行圖7至圖9的實施例的機械強度測試之前,可進行化學機械研磨製程或其他製程,使測試片上的導電柱130的兩端都被暴露。在進行圖5B與圖6B的實施例的機械強度測試之前,也可將整個要進行測試的部分都從圖2D的待測物100分離出來,並進行化學機械研磨製程或其他製程,使測試片上的導電柱130的兩端都被暴露。
在前述各實施例中已說明,機械強度測試中施加在導電柱上的力量的大小是一預設值。以下,將介紹本發明的半導體裝置的測試方法,先提供一待測物,如步驟S110。接著,測試待測物的絕緣層、導電柱與導電柱所在的盲孔的孔壁之間的結合強度,如步驟S120。之後,將待測物的晶片區的導電柱電性連接一元件,如步驟S130。本發明可將得到的數據資料,用以建立導電柱的尺寸及其應有的結合強度的資料庫。圖10A為本發明一實施例的半導體裝置的測試方法的流程圖,而圖10B為圖10A的測試方法中的機械強度測試的局部剖面示意圖。請參照圖10A與圖10B,本實施例的半導體裝置的測試方法包括下列步驟。提供一待測物700,步驟S210。待測物700包括一基板710、一絕緣層720與多個導電柱730。基板710具有相對的一第一表面712與一第二表面714。第一表面712具有多個盲孔H72。絕緣層720覆蓋第一表面712與盲孔H72的孔壁。導電柱730填充於盲孔H72內,且絕緣層720位於導電柱730與盲孔H72的孔壁之間。待測物700可以如圖3之實施例的待測物100具有多個晶片區,但待測物700也可以是單純由基板710、絕緣層720與導電柱730構成,而不包括晶片區,也就是待測物700單純用於導電柱730的強度測試。此外,本實施例以多個導電柱730為例,但在其他實施例中也可以是單一導電柱。另外,本實施例的導電柱730以相同尺寸為例,但也可以在單一待測物上提供多種不同尺寸的導電柱,以一次進行多種尺寸的導電柱的機械強度測試。
接著,進行一機械強度測試,以測試絕緣層720、導電柱730與盲孔H72的孔壁之間的結合強度,並訂定導電柱730的一標準結合強度,步驟S220。在此所進行的機械強度測試的實際進行方式與圖2H的實施例相似,但也可採用其他實施例的實際進行方式。另外,在此所進行的機械強度測試與前述各實施例的差異在於,施加在導電柱730上的力量是持續增加,直到造成導電柱730、絕緣層720與盲孔H72的孔壁這三者中任一者的破壞或是任兩者之間的剝離為止,並記錄施加的最大力量(破壞力)。然後,根據所記錄到的最大力量訂出本尺寸之導電柱730所應有的標準結合強度。此標準結合強度通常是在對於同一尺寸的導電柱730進行多次機械強度測試而得到多個最大力量後,再根據這些數據而訂定。
然後,重複前述兩個步驟,以訂出各種尺寸的導電柱730所對應的多個標準結合強度,並建立一資料庫來儲存多種尺寸的導電柱730所對應的多個標準結合強度,步驟S230。
建立上述資料庫後,就可以在生產半導體裝置的過程中,趁導電柱尚未電性連接線路層或其他元件之前以資料庫中的標準結合強度來對導電柱進行測試。亦即是,上述資料庫就是用於提供如圖1之半導體裝置的製造過程中在進行機械強度測試時使用。具體而言,是以資料庫中與導電柱之尺寸所對應的標準結合強度進行機械強度測試。然後,才將通過機械強度測試而未損壞的導電柱電性連接元件。
圖11為本發明一實施例的機械強度測試設備的示意圖。請參照圖11,本實施例的機械強度測試設備200包括一測試治具202、一驅動器230以及一資料記錄器240。測試治具202用以測試待測物100的絕緣層120、導電柱130與導電柱130所在的第一盲孔H12的孔壁之間的結合強度。驅動器230連接並驅動測試治具202。資料記錄器240用以記錄驅動器230提供給測試治具202的驅動能量。使用本實施例的機械強度測試設備200,就可在進行晶片堆疊製程之前先對待測物100進行測試,確定導電柱130有合格的強度。如此,可減少因為導電柱不良而導致製造完成的半導體裝置屬於不良品的機率,進而降低製造時間與成本。本發明之機械強度之測試係可採批次抽樣測試或於製程中測試。
該測試治具202包括有一施力機構,係對該待測物施予一外力,藉由該導電柱破壞與否判斷該導電柱之機械強度。該施力機構為一拉力機構、一推力機構、一吸力機構或一彎曲機構。
本實施例的測試治具202如為拉力機構,其包括一探頭210,用以連接第一盲孔H12內的導電柱130被暴露的一端,並將導電柱130從第一盲孔H12內拉出。然而,導電柱130也可以是位於貫孔形式的開孔內。本實施例的為拉力機構更包括一墊片220,用以配置於待測物100上。墊片220具有一開口222,開口222暴露要被測試的第一盲孔H12內的導電柱130,探頭210即經由此開口222接觸黏膠片P12。
本實施例的驅動器230為一拉伸器,以經由探頭210進行拉伸試驗。資料記錄器240可記錄拉伸試驗過程中驅動器230提供給測試治具202的驅動能量,本實施例中驅動能量也就是拉伸力。資料記錄器240記錄到的最大拉伸力就是造成導電柱130、絕緣層120與第一盲孔H12的孔壁這三者中任一者的破壞或是任兩者之間的剝離所需的破壞力。另外,探頭210也可僅施加預設大小的拉伸力於導電柱130,以判斷導電柱130是否可承受預設大小的拉伸力,並不一定要測量真正產生破壞所需的破壞力。
圖12為本發明另一實施例的機械強度測試設備的示意圖。請參照圖12,本實施例的機械強度測試設備300與圖11的機械強度測試設備200相似,以下僅介紹其差異處。本實施例的測試治具302如為吸力機構,其包括一吸嘴310,用以對準第一盲孔H12內的導電柱130,並將導電柱130從第一盲孔H12內拉出。本實施例的驅動器330為一抽真空器,以提供吸嘴310所需的吸力。資料記錄器340可記錄機械強度測試過程中驅動器330提供給測試治具302的吸力。資料記錄器340記錄到的最大吸力就是造成導電柱130、絕緣層120與第一盲孔H12的孔壁這三者中任一者的破壞或是任兩者之間的剝離所需的破壞力。另外,吸嘴310也可僅施加預設大小的吸力於導電柱130,以判斷導電柱130是否可承受預設大小的吸力,並不一定要測量真正產生破壞所需的破壞力。
圖13A為本發明另一實施例的機械強度測試設備的示意圖。請參照圖13A,本實施例的機械強度測試設備400與圖11的機械強度測試設備200相似,以下僅介紹其差異處。本實施例的測試治具402如為推力機構,其包括一頂針410,用以將導電柱130從第一盲孔H12內頂出。本實施例的驅動器430為一頂出器,以經由頂針410進行推頂試驗。資料記錄器440可記錄機械強度測試過程中驅動器430提供給測試治具402的推頂力。資料記錄器440記錄到的最大推頂力就是造成導電柱130、絕緣層120與第一盲孔H12的孔壁這三者中任一者的破壞或是任兩者之間的剝離所需的破壞力。另外,頂針410也可僅施加預設大小的推頂力於導電柱130,以判斷導電柱130是否可承受預設大小的推頂力,並不一定要測量真正產生破壞所需的破壞力。本實施例中,待測物100配置於墊片220與頂針410之間。
圖13B為圖13A之機械強度測試設備進行另一機械強度測試的示意圖。請參照圖13B,本實施例與圖13A之實施例的差異在於,本實施例是將晶圓110整個減薄直到暴露導電柱130後,再以頂針410施加推頂力於導電柱130,以判斷導電柱130的品質是否可以合格通過機械強度測試。
在另一實施例中,頂針412具有多個頂出端412A,用以同時將多個導電柱從導電柱所在的多個開孔內頂出,如圖14。
圖15為本發明再一實施例的機械強度測試設備的示意圖。請參照圖15,本實施例的機械強度測試設備500與圖11的機械強度測試設備200相似,以下僅介紹其差異處。本實施例的測試治具502如為彎曲機構,其是一三點彎曲之彎曲機構,用以對待測物100進行三點彎曲測試。在另一實施例中,機械強度測試設備600的測試治具602如為彎曲機構,其是一四點彎曲之彎曲機構,如圖16。
綜上所述,本發明的半導體裝置的製造方法先測試絕緣層、導電柱與盲孔的孔壁之間的結合強度,確認合格後才將晶片經由導電柱電性連接其他元件,可避免不良的導電柱增加製程成本。本發明的機械強度測試設備可測試絕緣層、導電柱與開孔的孔壁之間的結合強度。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S110~S130、S210~S230...步驟
50...元件
100、700...待測物
102...晶片
104、106...測試片
110...晶圓
112、712、130A...第一表面
114、714、130B...第二表面
120、720...絕緣層
130、730...導電柱
132...導電層
140、160...線路層
150...支撐基板
170...凸塊
H12...第一盲孔
H14...第二盲孔
R10...晶片區
R20...區域
R30...切割道
P10...感光黏膠層
P12...黏膠片
200、300、400、500、600...機械強度測試設備
202、302、402、502、602...測試治具
210...探頭
220、320...墊片
222、322...開口
230、330、430...驅動器
240、340、440...資料記錄器
310...吸嘴
410、412...頂針
710...基板
H72...盲孔
圖1為本發明一實施例的半導體裝置的製造方法的流程圖。
圖2A至圖2O為本發明另一實施例的半導體裝置的製造方法的局部剖面示意圖。
圖3是圖2D之待測物的上視圖。
圖4A與圖4B為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖5A為本發明又一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖5B與圖5C為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖6A為本發明另一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖6B為本發明再一實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖7至圖9為本發明另三種實施例的半導體裝置的製造方法的機械強度測試的局部剖面示意圖。
圖10A為本發明一實施例的半導體裝置的測試方法的流程圖。
圖10B為圖10A的測試方法中的機械強度測試的局部剖面示意圖。
圖11為本發明一實施例的機械強度測試設備的示意圖。
圖12為本發明另一實施例的機械強度測試設備的示意圖。
圖13A為本發明另一實施例的機械強度測試設備的示意圖。
圖13B為圖13A之機械強度測試設備進行另一機械強度測試的示意圖。
圖14為本發明另一實施例的機械強度測試設備的頂針。
圖15為本發明再一實施例的機械強度測試設備的示意圖。
圖16為本發明又一實施例的機械強度測試設備的示意圖。
圖17為傳統3DIC integration製程之示意圖。
110...晶圓
112...第一表面
120...絕緣層
130...導電柱
130A...第一表面
130B...第二表面
H12...第一盲孔
220...墊片
410...頂針

Claims (40)

  1. 一種半導體裝置的製造方法,包括:提供一晶圓,該晶圓具有一第一表面與一第二表面;形成多數盲孔於該晶圓之第一表面上;形成一絕緣層於該盲孔壁與該晶圓之第一表面上;形成一導電柱於該盲孔內,使該導電柱之第一表面露出該絕緣層;及提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該外力為一拉力方式、一推頂力方式、一吸力方式或一彎曲方式。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法,其中該拉力方式係包括:將一探頭連接該些導電柱的第一表面;以及藉由該探頭施加一拉力於該導電柱。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法,其中將該探頭連接該導電柱的步驟包括:形成一感光黏膠層於該晶圓之第一表面;微影蝕刻該感光黏膠層,以於各該導電柱的第一表面形成一黏膠片;以及將該探頭經由該黏膠片連接該導電柱的第一表面。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法,其中將該探頭經由該黏膠片連接該導電柱的第一表面前,更包括配置一墊片於該第一表面上,該墊片具有至少一開口,該開口暴露該第一盲孔的導電柱,使該探頭由該開口接觸該黏膠片。
  6. 如申請專利範圍第2項所述之半導體裝置的製造方法,其中該吸力方式包括:將一吸嘴對準該第一盲孔的導電柱之第一表面;以及藉由該吸嘴施加一吸力於該導電柱之第一表面。
  7. 如申請專利範圍第2項所述之半導體裝置的製造方法,其中該推頂力方式包括:使該晶圓暴露至少一第一盲孔內的該導電柱;以及以一頂針施加一推頂力於該導電柱之第一表面或第二表面。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法,其中使該晶圓暴露至少一第一盲孔內的該導電柱的方式包括在該晶圓之第二表面形成一測試孔,該測試孔暴露至少一第一盲孔內的該導電柱。
  9. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該晶圓之盲孔內設有該導電柱,使形成一待測物。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法,其中在提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度前,更包括將一測試片由該待測物分離出來,該測試片包括至少一個該些第一盲孔,該機械強度測試包括對該測試片進行三點彎曲測試或是四點彎曲測試。
  11. 如申請專利範圍第10項所述之之半導體裝置的製造方法,其中在提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度前,更包括使該測試片上的至少一個該些導電柱的兩端都被暴露。
  12. 如申請專利範圍第1項所述之之半導體裝置的製造方法,其中在判斷該導電柱的機械強度之後,更包括:在該絕緣層與導電柱上形成一第一線路層;將一支撐基板與該第一線路層接合;將該晶圓從該第二表面薄化,直到暴露該導電柱;在薄化後的該晶圓的該第二表面上形成一第二線路層,該第二線路層電性連接該導電柱;在該第二線路層上形成至少一凸塊;以及移除該支撐基板。
  13. 如申請專利範圍第12項所述之之半導體裝置的製造方法,其中在移除該支撐基板之後,更包括使該導電柱經由該凸塊而電性連接一元件。
  14. 一種機械強度測試設備,包括:一測試治具,用以測試一待測物的一絕緣層、多個導電柱其中之一與該導電柱所在的一開孔的孔壁之間的結合強度,該測試治具包括一施力機構,係對該待測物施予一外力,藉由該導電柱破壞與否判斷該導電柱之機械強度;一驅動器,連接並驅動該測試治具;以及一資料記錄器,用以記錄該驅動器提供給該測試治具的驅動能量。
  15. 如申請專利範圍第14項所述之機械強度測試設備,其中該施力機構為一拉力機構、一推力機構、一吸力機構或一彎曲機構。
  16. 如申請專利範圍第15項所述之機械強度測試設備,其中該施力機構包括一探頭,用以連接該開孔內的該導電柱的第一表面,並施加一拉力於該導電柱。
  17. 如申請專利範圍第16項所述之機械強度測試設備,其中該施力機構更包括一墊片,用以配置於該待測物上,該墊片具有一開口,該探頭用以通過該開口而連接該導電柱。
  18. 如申請專利範圍第16項所述之機械強度測試設備,其中該驅動器為一拉伸器。
  19. 如申請專利範圍第15項所述之機械強度測試設備,其中該吸力機構包括一吸嘴,用以對準該開孔內的該導電柱之第一表面,並施加一吸力於該導電柱。
  20. 如申請專利範圍第19項所述之機械強度測試設備,其中該吸力機構更包括一墊片,用以配置於該待測物上,該墊片具有一開口,該吸嘴用以通過該開口而對準該導電柱。
  21. 如申請專利範圍第19項所述之機械強度測試設備,其中該驅動器為一抽真空器。
  22. 如申請專利範圍第15項所述之機械強度測試設備,其中該推力機構包括至少一頂針,用以施加一推頂力於該導電柱。
  23. 如申請專利範圍第22項所述之機械強度測試設備,其中該推力機構更包括一墊片,該待測物適於配置在該墊片上,該墊片具有一開口,該導電柱從該開孔內被頂出時會通過該開口。
  24. 如申請專利範圍第22項所述之機械強度測試設備,其中該驅動器為一頂出器。
  25. 如申請專利範圍第14項所述之機械強度測試設備,其中該彎曲機構是一三點彎曲之彎曲機構或是一四點彎曲之彎曲機構。
  26. 一種半導體裝置的測試方法,包括:提供一待測物,該待測物包括一晶圓、一絕緣層與多個導電柱,該晶圓具有相對的一第一表面與一第二表面,該晶圓之第一表面具有多個盲孔,該絕緣層覆蓋該盲孔的孔壁,該盲孔內充填一導電柱;及提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度。
  27. 如申請專利範圍第26項所述之半導體裝置的測試方法,其中該晶圓包括多個晶片區,該盲孔包括多個第一盲孔與多個第二盲孔,該些第一盲孔位於該些晶片區之外,該些第二盲孔位於該些晶片區內,且該絕緣層位於該些導電柱與該些第一盲孔的孔壁及該些第二盲孔的孔壁之間。
  28. 如申請專利範圍第27項所述之半導體裝置的測試方法,其中進行該機械強度之測試係測試該絕緣層、該些導電柱其中之一與該導電柱所在的該第一盲孔的孔壁之間的結合強度。
  29. 如申請專利範圍第26項所述之半導體裝置的製造方法,其中該外力為一拉力方式、一推頂力方式、一吸力方式或一彎曲方式。
  30. 如申請專利範圍第29項所述之半導體裝置的製造方法,其中該拉力方式係包括:將一探頭連接該些導電柱的第一表面;以及藉由該探頭施加一拉力於該導電柱。
  31. 如申請專利範圍第30項所述之半導體裝置的製造方法,其中將該探頭連接該導電柱的步驟包括:形成一感光黏膠層於該晶圓之第一表面;微影蝕刻該感光黏膠層,以於各該導電柱的第一表面形成一黏膠片;以及將該探頭經由該黏膠片連接該導電柱的第一表面。
  32. 如申請專利範圍第31項所述之半導體裝置的製造方法,其中將該探頭經由該黏膠片連接該導電柱的第一表面前,更包括配置一墊片於該第一表面上,該墊片具有至少一開口,該開口暴露該第一盲孔的導電柱,使該探頭由該開口接觸該黏膠片。
  33. 如申請專利範圍第29項所述之半導體裝置的製造方法,其中該吸力方式包括:將一吸嘴對準該第一盲孔的導電柱之第一表面;以及藉由該吸嘴施加一吸力於該導電柱之第一表面。
  34. 如申請專利範圍第29項所述之半導體裝置的製造方法,其中該推頂力方式包括:在該晶圓之第二表面形成一測試孔,該測試孔暴露至少一第一盲孔內的該導電柱;以及以一頂針施加一推頂力於該導電柱之第一表面或第二表面。
  35. 如申請專利範圍第28項所述之半導體裝置的製造方法,其中該晶圓之盲孔內設有該導電柱,使形成一待測物。
  36. 如申請專利範圍第35項所述之半導體裝置的製造方法,其中在提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度前,更包括將一測試片由該待測物分離出來,該測試片包括至少一個該些第一盲孔,該機械強度測試包括對該測試片進行三點彎曲測試或是四點彎曲測試。
  37. 如申請專利範圍第36項所述之之半導體裝置的製造方法,其中在提供一外力於該導電柱之第一表面,藉由該導電柱破壞與否判斷該導電柱的機械強度前,更包括使該測試片上的至少一個該些導電柱的兩端都被暴露。
  38. 如申請專利範圍第26項所述之之半導體裝置的製造方法,其中該待測物為一第一待測物;進行該機械強度之測試,取得該第一待測物之機械強度的資料儲存到一資料庫;以及重複前述步驟,以取得多種不同待測物的機械強度之測試資料儲存到該資料庫。
  39. 如申請專利範圍第38項所述之半導體裝置的測試方法,更包括:提供一第二待測物,其中該第二待測物包括一晶圓、一第二絕緣層與一第二導電柱,該晶圓具有一第三表面,該第三表面具有一第二盲孔,該第二絕緣層覆蓋該第三表面與該第二盲孔的孔壁,該第二導電柱填充於該第二盲孔內,且該第二絕緣層位於該第二導電柱與該第二盲孔的孔壁之間;取得該第二導電柱之資料;自該資料庫中取得與該第二導電柱相同的資料,進行該機械強度之測試;以及藉由通過前述步驟測試以判斷該第二導電柱破壞與否。
  40. 如申請專利範圍第26項所述之半導體裝置的測試方法,其中在判斷該導電柱的機械強度之後,更包括自該晶圓切割出多個晶片,並將該些晶片經該些導電柱分別電性連接一元件。
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US13/023,545 US8397584B2 (en) 2010-11-26 2011-02-09 Fabricating method and testing method of semiconductor device and mechanical integrity testing apparatus
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232115B2 (en) * 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
TWI405303B (zh) * 2010-11-26 2013-08-11 Ind Tech Res Inst 機械強度測試設備、半導體裝置的製造方法與測試方法
JP2014229635A (ja) * 2013-05-17 2014-12-08 株式会社東芝 半導体検査方法および半導体検査装置
US9772268B2 (en) 2015-03-30 2017-09-26 International Business Machines Corporation Predicting semiconductor package warpage
JP7146352B2 (ja) * 2018-12-10 2022-10-04 株式会社ディスコ 試験装置
CN112113899A (zh) * 2019-12-10 2020-12-22 中芯集成电路(宁波)有限公司 粘合力检测方法以及检测系统
CN112630048B (zh) * 2020-11-20 2023-04-18 长江存储科技有限责任公司 强度测量方法和样品
CN113707567A (zh) * 2021-07-09 2021-11-26 长江存储科技有限责任公司 半导体结构的强度测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030012925A1 (en) * 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
US20090191708A1 (en) * 2008-01-30 2009-07-30 Kropewnicki Thomas J Method for forming a through silicon via layout
US20100013512A1 (en) * 2008-07-15 2010-01-21 Micron Technology, Inc. Apparatus and methods for through substrate via test
US20100078655A1 (en) * 2008-09-25 2010-04-01 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20100200989A1 (en) * 2009-02-12 2010-08-12 Asm International, N.V. Liner materials and related processes for 3-d integration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
JP3548082B2 (ja) 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US6564648B2 (en) 2001-03-05 2003-05-20 Siliconware Precision Industries Co., Ltd. Method and apparatus for inspecting solder balls on ball grid array package
TWI249219B (en) * 2004-12-10 2006-02-11 Advanced Semiconductor Eng Method of adhesive strength test
TWI255523B (en) * 2005-02-23 2006-05-21 Advanced Semiconductor Eng Method for forming a blind hole in a substrate
US7598523B2 (en) 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
US7701244B2 (en) 2008-07-29 2010-04-20 International Business Machines Corporation False connection for defeating microchip exploitation
TWI407540B (zh) * 2008-10-02 2013-09-01 矽品精密工業股份有限公司 具矽通道之多晶片堆疊結構及其製法
CN101853804B (zh) * 2009-04-03 2012-05-23 南茂科技股份有限公司 半导体装置的制造方法
TWI405303B (zh) * 2010-11-26 2013-08-11 Ind Tech Res Inst 機械強度測試設備、半導體裝置的製造方法與測試方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030012925A1 (en) * 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
US20090191708A1 (en) * 2008-01-30 2009-07-30 Kropewnicki Thomas J Method for forming a through silicon via layout
US20100013512A1 (en) * 2008-07-15 2010-01-21 Micron Technology, Inc. Apparatus and methods for through substrate via test
US20100078655A1 (en) * 2008-09-25 2010-04-01 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20100200989A1 (en) * 2009-02-12 2010-08-12 Asm International, N.V. Liner materials and related processes for 3-d integration

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Publication number Publication date
US20120135547A1 (en) 2012-05-31
US20130171747A1 (en) 2013-07-04
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TW201222725A (en) 2012-06-01
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