JP2012253392A - モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法 - Google Patents

モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法 Download PDF

Info

Publication number
JP2012253392A
JP2012253392A JP2012211732A JP2012211732A JP2012253392A JP 2012253392 A JP2012253392 A JP 2012253392A JP 2012211732 A JP2012211732 A JP 2012211732A JP 2012211732 A JP2012211732 A JP 2012211732A JP 2012253392 A JP2012253392 A JP 2012253392A
Authority
JP
Japan
Prior art keywords
stacked
package
mold
substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012211732A
Other languages
English (en)
Inventor
Jong-Hoon Kim
鍾 薫 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2012253392A publication Critical patent/JP2012253392A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 製造工程が簡単で製造費用を抑えることができるモールド再構成ウェハーを利用したスタックパッケージ及びその製造方法を提供する。
【解決手段】 少なくとも二つ以上のパッケージユニットがスタックされたスタックパッケージにおいて、前記パッケージユニットは、上面にボンディングパッドを具備した半導体チップと、前記半導体チップの側面を取り囲むように形成されたモールド部と、前記モールド部内に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含み、前記貫通電極と再配線とが、一体的に形成されている。
【選択図】 図５

Description

本発明はスタックパッケージに関し、より詳細には、製造工程が簡単で製造費用を抑えることができるモールド再構成ウェハーを利用したスタックパッケージ及びその製造方法に関する。
半導体集積素子に対するパッケージング技術は、小型化及び高容量化に対する要求によって持続的に発展しており、最近では小型化及び高容量化と実装効率性とを満足させることができるスタックパッケージに対する多様な技術が開発されている。
半導体産業でいう“スタック”とは、少なくとも２個以上の半導体チップまたはパッケージを垂直に積み上げる技術であり、メモリー素子の場合には、半導体集積工程で具現可能なメモリー容量よりも大きいメモリー容量を有する製品を具現することができるし、実装面積使用の効率性を高めることができる。
スタックパッケージは、製造技術によって個別半導体チップをスタックした後、一度にスタックされた半導体チップをパッケージングする方法と、パッケージングされた個別半導体チップをスタックして形成する方法とに分類することができる。前記スタックパッケージは金属ワイヤまたは貫通シリコーンビアなどを通じて電気的に連結される。
図１は、従来の金属ワイヤを利用したスタックパッケージを示す断面図である。
図１に示すように、金属ワイヤを利用したスタックパッケージ１００は、少なくとも２個以上の半導体チップ１１０が基板１２０上に接着剤１１４を媒介としてスタックされて、前記各チップ１１０と基板１２０とが金属ワイヤ１１６を通じて電気的に連結される。
図１で、未説明の図面符号１１２はボンディングパッドを、１２２は接続パッドを、１２４はボールランドを、１２６は回路配線を、１７０は外部接続端子を、そして、１９０は封止剤をそれぞれ示す。
しかし、従来の金属ワイヤを利用したスタックパッケージは、金属ワイヤを通じて電気的な信号交換が行われるので、速度が遅く、また、多くの数のワイヤが使用されて、各チップに電気的な特性劣化が発生する。さらに、金属ワイヤを形成するために基板に追加面積が要求されて、パッケージの大きさが増加し、また、各チップのボンディングパッドにワイヤボンディングをするためのギャップ（Ｇａｐ）が要求されるので、パッケージの全体高さが高くなる。
そこで、金属ワイヤを利用したスタックパッケージでの問題を解決すると共に、スタックパッケージの電気的な特性劣化の防止及び小型化が可能になるように、貫通シリコーンビア（Ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を利用したスタックパッケージ構造が提案された。
図２は、従来の貫通シリコーンビアを利用したスタックパッケージを示した断面図である。
図２に示すように、貫通シリコーンビアを利用したスタックパッケージ２００は、基板２２０上に、内部に貫通シリコーンビア２３０が形成された半導体チップ２１０が、対応する位置の貫通シリコーンビア２３０が相互連結されるようにスタックされる。
図２で、未説明の図面符号２１２はボンディングパッドを、２２２は接続パッドを、２２４はボールランドを、２２６は回路配線を、そして、２７０は外部接続端子をそれぞれ示す。
前記貫通シリコーンビアを利用したスタックパッケージは、電気的な連結が貫通シリコーンビアを通じてなされることで、電気的な劣化が防止されて半導体チップの動作速度を向上させることができるし、小型化が可能である。
しかし、従来の貫通シリコーンビアを利用したスタックパッケージの場合、チップ内部を貫通する貫通シリコーンビアを形成しなければならないし、半導体チップ内の前記貫通シリコーンビア形成部分には回路を形成することができない。よって、製造工程が難しく、貫通シリコーンビアを考慮した半導体チップの設計がなされたウェハーを別に製作しなければならないため、汎用半導体チップを含むウェハーを使用することができず、工程価格が上昇する。
本発明は製造工程が簡単で、製造費用を抑えることができるモールド再構成ウェハーを利用したスタックパッケージ及びその製造方法を提供する。
本発明に係るスタックパッケージに適用されるモールド再構成ウェハーの一例は、上面にボンディングパッドを具備した複数の半導体チップの側面及び下面を取り囲むように形成されたモールド部と、前記各半導体チップの側面モールド部の部分に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含む。
前記貫通電極は、前記半導体チップの下面よりも深い深さで形成される。
前記貫通電極と再配線とは、一体に形成される。
本発明に係るスタックパッケージの一態様は、少なくとも二つ以上のパッケージユニットがスタックされ、前記パッケージユニットは、上面にボンディングパッドを具備する半導体チップと、前記半導体チップの側面を取り囲むように形成されたモールド部と、該モールド部内に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含む。
前記貫通電極の下面は、前記パッケージユニットの下面から突出する。
前記貫通電極と再配線とは、一体に形成される。
前記スタックされた各パッケージユニットに具備された半導体チップは互いに異なる大きさを有する。
前記互いに異なる大きさを有する半導体チップを含む各パッケージユニットは等しい大きさを有する。
前記スタックされたパッケージユニットが付着する基板と、前記基板の下面に付着した外部接続端子と、をさらに含む。
前記スタックされたパッケージユニットの間、及び前記スタックされた最下部パッケージユニットと基板との間に設けられた埋立材をさらに含む。
前記スタックされた最上部パッケージユニットの上面に形成されたキャッピング膜をさらに含む。
前記スタックされたパッケージユニットの間、スタックされた最下部パッケージユニットと基板との間、及びスタックされた最上部パッケージユニット上部を含んで前記基板上面を覆うように形成された封止部をさらに含む。
前記スタックされたパッケージユニットは、フェースダウンタイプで基板上にスタックされる。
前記スタックされた最上部パッケージユニット上にスタックされ、貫通電極及び再配線を具備しない半導体チップをさらに含む。
前記貫通電極及び再配線を具備しない半導体チップは、スタックされた最上部パッケージユニットの貫通電極と対応するように形成され再配線されたボンディングパッドをさらに含む。
また他の態様では、スタックパッケージの製造方法は、上面にボンディングパッドを具備した複数の半導体チップと、前記半導体チップの側面及び下面を取り囲むように形成されたモールド部とを含むモールド再構成ウェハーの前記各ボンディングパッドに隣接したモールド部の部分にそれぞれ溝を形成する段階と、前記溝内に貫通電極を形成すると共に、相互隣接する貫通電極とボンディングパッドとの間を連結する再配線を形成する段階と、前記貫通電極の底面が露出すると共に複数のパッケージユニットが構成されるように前記モールド再構成ウェハーの下面をとり除く段階と、前記複数のパッケージユニットを含むモールド再構成ウェハーを、同一のパッケージユニットに含まれる前記貫通電極が互いに連結されるように、スタックする段階と、前記ウェハーレベルでスタックされた複数のパッケージユニットを含むモールド再構成ウェハーをチップレベルにソーイングする段階とを含む。
前記溝は、半導体チップの下面よりも深い深さで形成する。
前記貫通電極及び再配線を形成する段階は、前記溝を含むモールド再構成ウェハーの上面に金属シード膜を形成する段階と、前記金属シード膜上に溝を埋め立てるように金属膜を形成する段階と、前記金属膜と金属シード膜とをパターニングする段階とを含む。
前記金属膜を形成する段階後、かつ、前記金属膜と金属シード膜とをパターニングする段階前、前記金属膜の厚さが減少するように前記金属膜をエッチバックする段階をさらに含む。
前記モールド再構成ウェハーの下面除去は、モールド再構成ウェハーの下面モールド部が除去されるようにグラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上で遂行する。
前記モールド再構成ウェハーをスタックする段階後、前記スタックされたモールド再構成ウェハーの間及びスタックされた最上部モールド再構成ウェハー上に、埋立材及びキャッピング膜をそれぞれ形成する段階をさらに含む。
前記スタックされたパッケージユニットはそれぞれ互いに異なる大きさの半導体チップで形成する。
前記モールド再構成ウェハーをチップレベルにソーイングする段階後、前記貫通電極が形成されスタックされたパッケージユニットを基板上に付着する段階をさらに含む。
前記基板上に付着したスタックされた最下部パッケージユニットと基板との間に埋立材を形成する段階をさらに含む。
前記スタックされたパッケージユニットを基板上に付着する段階後、前記スタックされたパッケージユニットの間、前記スタックされた最下部パッケージユニットと基板との間及び前記スタックされた最上部パッケージユニット上部に前記基板上面を覆うように封止部を形成する段階をさらに含む。
前記スタックされたパッケージユニットを基板上に付着する段階後、前記基板の下面に外部接続端子を付着する段階をさらに含む。
本発明は、半導体チップを取り囲んで内部に貫通電極が形成されたモールド部を具備したモールド再構成ウェハーを使用してスタックパッケージを具現することで、スタックパッケージを形成するために貫通電極を考慮した別途のデバイス設計がなされたウェハーを別に製作する必要なしに、汎用の半導体チップを使用することができて工程を単純化することができるとともに、製造費用を減少させることができる。
また、本発明は良品の半導体チップのみを使用するモールド再構成ウェハーを使用してスタックパッケージを形成することで、一つの不良半導体チップによる全体スタックパッケージの不良問題を解決することができて、収率損失を最小化することができる。
従来の金属ワイヤを利用したスタックパッケージを示す断面図である。 従来の貫通シリコーンビアを利用したスタックパッケージを示す断面図である。 一般的なモールド再構成ウェハーを説明するための図面である。 一般的なモールド再構成ウェハーを説明するための写真である。 本発明の実施例によるモールド再構成ウェハーを説明するための断面図である。 本発明の第１実施例によるスタックパッケージを示す断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する初期工程での断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ａに続く工程での断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｂに続く工程での断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｃに続く工程での断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｄに続く工程での断面図である。 本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｅに続く工程での断面図である。 本発明の第２実施例によるスタックパッケージを示す断面図である。 本発明の第３実施例によるスタックパッケージを示す断面図である。 本発明の第４実施例によるスタックパッケージを示す断面図である。
本発明は、ボンディングパッドが配置された半導体チップの側面及び下部にモールド部が形成され、前記側面モールド部に貫通電極が具備され、前記貫通電極とボンディングパッドとを連結させる再配線が具備されたモールド再構成のウェハー（Ｍｏｌｄｅｄ ｒｅｃｏｎｆｉｇｕｒｅｄ ｗａｆｅｒ）を製造して、これを利用してスタックパッケージを構成する。
詳しくは、本発明は一定間隔で再配置されてボンディングパッドを具備した一般的な良品半導体チップと、前記各半導体チップの側面及び下部を取り囲むように形成されたモールド部と、前記半導体チップの側面モールド部に形成された貫通電極と、前記半導体チップのボンディングパッドとモールド部の貫通電極とを電気的に連結する再配線が形成された少なくとも二つ以上のモールド再構成ウェハーを、前記貫通電極を利用してスタックした後、チップレベルで分離してスタックパッケージを形成する。
したがって、本発明は、モールド部に貫通電極が形成されたモールド再構成ウェハーを前記各ウェハーに具備された貫通電極が電気的に連結されるようにスタックして形成することで、スタックパッケージを形成するために貫通電極を考慮した半導体チップの設計がなされたウェハーを製作する必要なしに、汎用の半導体チップを使用することができて、工程を単純化することができるとともに、製造費用を減少させることができる。また、本発明は、良品の半導体チップのみを使用するモールド再構成ウェハーを使用してスタックパッケージを形成することで、一つの不良半導体チップによる全体スタックパッケージの不良問題を解決することができて、収率の損失を最小化することができる。
以下では、本発明の実施例による一般的なモールド再構成ウェハー、本発明によるモールド再構成ウェハーを利用したスタックパッケージ及びその製造方法を詳しく説明する。
図３Ａ及び３Ｂは、一般的なモールド再構成ウェハーを説明するための図面及び写真であり、図４は本発明の実施例によるモールド再構成ウェハーを説明するための断面図である。
図３Ａ及び図３Ｂを参照すると、一般的なモールド再構成ウェハー３５０ａは、上面に両面接着テープ３９２が付着したキャリア３９０上に多数の良品半導体チップ３１０を要求される位置に配置して、前記半導体チップ３１０を取り囲むように前記両面接着テープ３９２上にモールド部を形成した後、前記キャリア３９０及び両面接着テープ３９２をとり除いて形成する。
前記モールド再構成ウェハーは、チップ製造工程が完了したウェハーで良品の半導体チップのみを分離して、キャリア（Ｃａｒｒｉｅｒ）に配置した後、モールディング作業を通じて新しいウェハーを製造する技術によって製造されるものであり、「Ｍ．Ｂｒｕｎｎｂａｕｅｒ ｅｔ ａｌ．、“Ａｎ Ｅｍｂｅｄｄｅｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ｂａｓｅｄ ｏｎ ａ Ｍｏｌｄｅｄ Ｒｅｃｏｎｆｉｇｕｒｅｄ Ｗａｆｅｒ”、ＥＣＴＣ２００６、ｐｐ．５４７〜５５１」にその製造方法が開示されている。
本発明はこのような一般的なモールド再構成ウェハーに貫通電極及び再配線を形成して、スタックパッケージの具現が可能になるように構成する。
図４を参照すると、本発明によるモールド再構成ウェハーは、一般的なモールド再構成ウェハーの各半導体チップ４１０に具備されたボンディングパッド４１２に隣接した側面モールド部４４０の部分内に、前記半導体チップ４１０の下面よりも深い深さを有すると共に、前記モールド部４４０を貫通しない深さで貫通電極４３０が具備されて、各ボンディングパッド４１２とこれに隣接する貫通電極４３０とを電気的に連結させる再配線４３２が形成された構造である。
前記貫通電極４３０と再配線４３２は望ましくは、一体に形成され、金属シード膜４３４を利用した金属膜蒸着及びこれらのパターニングを通じて形成される。前記貫通電極４３０、再配線４３２及び金属シード膜４３４は、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つまたはこれらの合金で構成して形成される。
一方、上述した本発明によるモールド再構成ウェハーを利用したスタックパッケージは次のようである。
図５は、本発明の第１実施例によるスタックパッケージを示す断面図である。
図５に示すように、本発明によるスタックパッケージ４００は、基板４２０上に、貫通電極４３０及び再配線４３２を具備したモールド再構成ウェハー４５０を利用して形成した少なくとも二つ以上のパッケージユニット４５０が、スタックされて形成される。
前記パッケージユニット４５０は、上面両側にボンディングパッド４１２が配列された半導体チップ４１０と、前記半導体チップ４１０の側面を取り囲むように形成されたモールド部４４０と、前記ボンディングパッド４１２に隣接したモールド部４４０内に形成された貫通電極４３０と、前記ボンディングパッド４１２とこれに隣接して形成された貫通電極４３０との間を電気的に連結する再配線４３２を含む。
前記貫通電極４３０は、スタックパッケージ４００の形成を容易にするために、前記パッケージユニット４５０の下面から突出し、前記スタックされたパッケージユニット４５０は対応する貫通電極４３０が相互連結される。
前記スタックされたパッケージユニット４５０を外部と電気的に連結するために、前記スタックされたパッケージユニット４５０は、上面に多数の接続パッド４２２を具備し、下面に外部接続端子４７０が付着したボールランド４２４が配置され、内部に回路配線４２６を有する基板４２０上に実装される。この時、前記スタックされた最下部パッケージユニット４５０の貫通電極４３０は、前記基板４２０の接続パッド４２２と電気的に連結される。
そして、前記スタックされたパッケージユニット４５０の間、前記スタックされたパッケージユニットでの最下部パッケージユニットと基板４２０との間及びスタックされた最上部パッケージユニット４５０上には、絶縁及びチップ保護のために、第１埋立材４６０、第２埋立材４６２及びキャッピング膜４６４がそれぞれ形成される。
このように、本発明によるスタックパッケージを、モールド部に貫通電極が形成されたモールド再構成ウェハーを使用して形成すると、ウェハーレベルでのスタックパッケージの形成時に、不良チップによって良品の半導体チップまで使用することができなくなる事態を防止することができて、収率を向上させることができるとともに、一般的な汎用半導体チップでもスタックパッケージを具現することができて、工程の単純化及び製造費用の減少をなすことができる。
図６Ａないし図６Ｆは、本発明の第１実施例によるスタックパッケージの製造方法を説明するために示す工程別断面図である。
図６Ａを参照すると、上面に多数のボンディングパッド４１２を具備した半導体チップ４１０を含み、前記半導体チップ４１０の側面及び下面を取り囲むように形成されたモールド部４４０を含むモールド再構成ウェハー４５０ａを準備する。その後、前記モールド再構成ウェハー４５０ａの前記各ボンディングパッド４１２に隣接した側面モールド部４４０の部分に、前記モールド部４４０を貫通しない深さでありながら、前記半導体チップ４１０よりも深い深さを有する溝Ｔを形成する。
図６Ｂを参照すると、前記溝Ｔの表面を含むモールド再構成ウェハー４５０ａ上に金属シード膜４３４を形成した後、前記モールド再構成ウェハー４５０ａにメッキ工程を行って、前記金属シード膜４３４上に前記溝Ｔの内部が埋め立てられるように金属膜４３２ａを形成する。前記金属シード膜４３４及び金属膜４３２ａは、スズ（Ｓ ｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つまたはこれらの合金で形成する。前記金属膜４３２ａは、エッチバック工程を通じて、スタックパッケージの全体高さが減少するように、一定厚さを蝕刻することができる。
図６Ｃを参照すると、前記モールド再構成ウェハー４５０ａの上部に形成された金属膜をパターニングして、モールド再構成ウェハー４５０ａに、貫通電極４３０、及び前記各半導体チップ４１０のボンディングパッド４１２と隣接する貫通電極４３０とが電気的に連結されるようにする再配線４３２を形成する。この時、前記金属膜は湿式蝕刻工程で蝕刻する。
図６Ｄを参照すると、グラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上の工程で前記モールド再構成ウェハーの下部をとり除いて、前記貫通電極４３０の下部を外部に露出させると共に、多数のパッケージユニット４５０を含むモールド再構成ウェハー４５０ｂを形成する。前記モールド再構成ウェハー下部の除去は望ましくは、スタックパッケージ形成時の安定的な電気的連結のために、前記貫通電極４３０の下部がモールド再構成ウェハー４５０ｂのモールド部４４０から突出するようにする。
図６Ｅを参照すると、上述した多数のパッケージユニット４５０を含む少なくとも二つ以上のモールド再構成ウェハー４５０ｂを、前記各モールド再構成ウェハー４５０ｂのパッケージユニット４５０に形成された貫通電極４３０が互いに連結されるようにスタックする。その後、前記スタックされたモールド再構成ウェハー４５０ｂの間及び前記スタックされた最上部モールド再構成ウェハー４５０ｂ上に、電気的絶縁及び半導体チップの保護のために、それぞれ第１埋立材４６０及びキャッピング膜４６４を形成する。
図６Ｆを参照すると、前記ウェハーレベルでスタックされたモールド再構成ウェハー４５０ｂをチップレベルにソーイングして、パッケージユニット４５０がスタックされた構造物を得る。その後、前記スタックされたパッケージユニット４５０を、上部に多数の接続パッド４２２を具備し、下面にボールランド４２４が配置され、内部に回路配線４２６を有する基板４２０上に実装して、前記ボールランド４２４に外部接続端子４７０を付着させる。この時、前記スタックされたパッケージユニット４５０のうちの最下部パッケージユニット４５０の貫通電極４３０は、前記基板４２０の接続パッド４２２に対応するように付着する。前記スタックされた最下部パッケージユニット４５０と基板４２０との間に、ジョイント部の信頼性を向上させるために、第２埋立材４６２が設けられる。
図７は、本発明の第２実施例によるスタックパッケージを示す断面図である。
図７に示すように、スタックパッケージ４００は、上述した図５のようにパッケージユニット４５０をスタックするが、前記第１埋立材４６０、第２埋立材４６２及びキャッピング膜４６４に代えて、スタックされた少なくとも二つ以上のパッケージユニット４５０の間、スタックされた最下部パッケージユニット４５０と基板４２０との間、及びスタックされた最上部パッケージユニット４５０の上部を含んで前記基板４２０の上面を覆うように封止部４８０が形成される。
前記スタックパッケージは、上述した図６Ａないし図６Ｅの第１埋立材４６０及びキャッピング膜４６４の形成前までと同じ方法でパッケージユニット４５０をスタックして、前記基板４２０上に前記スタックされたパッケージユニット４５０を付着した後、電気的絶縁及びジョイント部の信頼性向上のために、前記スタックされたパッケージユニット４５０の間、スタックされた最上部パッケージユニット４５０の上、及び最下部パッケージユニット４５０と基板４２０との間に、前記基板上面を覆うように封止部４８０を形成して製造する。
一方、図８に示すように、本発明によるスタックパッケージ５００は、大きさが違う半導体チップ５１０を有するパッケージユニット５５０を相互積層して構成することができる。前記パッケージユニット５５０は大きさが同一であるように形成されて、すなわち、パッケージユニット５５０を構成している半導体チップ５１０の大きさが相対的に小さい場合、側面モールド部５４０を大きく形成して、スタックされたパッケージユニット５５０の大きさは等しく形成する。
前記各パッケージユニット５５０に具備されたボンディングパッド５１２と貫通電極５３０とを連結する再配線５３２は、等しい長さで形成される。これは、大きさが違う半導体チップ５１０でパッケージユニット５５０を形成しても、等しいマスクパターンを使用するパターニング工程で簡単に再配線５３２を形成するためであり、前記再配線５３２の長さは最も小さな大きさを有する半導体チップ５１０を基準とする。
前記スタックパッケージ５００の再配線５３２及び半導体チップ５１０を除いた残りの構成は、上述した図５と同じであり、製造方法は上述した図６Ａないし図６Ｆと同じである。
また、図９に示すように、本発明によるスタックパッケージ６００は、上述した図５と同じ構成を有するパッケージユニット６５０が基板６２０上にスタックされるが、前記パッケージユニット６５０の上面に形成された再配線６３２が前記基板６２０に付着するように、すなわち、パッケージユニット６５０の上面が基板６２０に面するようにフェースダウンタイプでパッケージユニット６５０をスタックして構成することができる。そして、前記スタックされた最上部パッケージユニット６５０上には、貫通電極６３０及び再配線６３２が形成されず、前記最上部パッケージユニット６５０の貫通電極６３０と対応する位置に再配線されたボンディングパッド６１２ａを具備した一般的な構造の半導体チップ６１０ａが配置される。
前記スタックパッケージ６００を構成するパッケージユニット６５０の構成は上述した図５と同じであり、前記パッケージユニット６５０の製造方法は上述した図６Ａないし図６Ｆと同じである。
さらに、図示しないが、本発明は上述したスタックパッケージと同じ構造を有するようにパッケージユニットをスタックするが、外部との電気的な連結のために基板を使わないで、スタックされた最下部パッケージユニットの下面に再配列層を形成した後、前記再配列層に外部接続端子を付着する方法で、スタックパッケージを構成することができる。
以上、ここでは本発明を特定実施例に関して図示して説明したが、本発明がそれに限定されるものではなくて、特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形されることができるということを、当業界で通常の知識を有する者は容易に理解することができる。
４００ スタックパッケージ
４１０ 半導体チップ
４１２ ボンディングパッド
４２０ 基板
４２２ 接続パッド
４２４ ボールランド
４２６ 回路配線
４３０ 貫通電極
４３２ 再配線
４３４ 金属シード膜
４４０ モールド部
４５０ パッケージユニット
４６０ 第１埋立材
４６２ 第２埋立材
４６４ キャッピング膜
４７０ 外部接続端子
４８０ 封止部

Claims (22)

  1. 少なくとも二つ以上のパッケージユニットがスタックされたスタックパッケージにおいて、
    前記パッケージユニットは、
    上面にボンディングパッドを具備した半導体チップと、
    前記半導体チップの側面を取り囲むように形成されたモールド部と、
    前記モールド部内に形成された貫通電極と、
    前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含み、
    前記貫通電極と再配線とが、一体的に形成されていることを特徴とするスタックパッケージ。
  2. 前記貫通電極の下面は前記パッケージユニットの下面から突出することを特徴とする請求項１に記載のスタックパッケージ。
  3. 前記スタックされた各パッケージユニットに具備された半導体チップは、互いに異なる大きさを有することを特徴とする請求項１又は請求項２に記載のスタックパッケージ。
  4. 前記互いに異なる大きさを有する半導体チップを含む各パッケージユニットは、等しい大きさを有することを特徴とする請求項１乃至請求項３の何れか１項に記載のスタックパッケージ。
  5. 前記スタックされたパッケージユニットが付着する基板と、前記基板の下面に付着した外部接続端子と、をさらに含むことを特徴とする請求項１乃至請求項４の何れか１項に記載のスタックパッケージ。
  6. 前記スタックされたパッケージユニットの間及び前記スタックされた最下部パッケージユニットと基板との間に設けられた埋立材をさらに含むことを特徴とする請求項５に記載のスタックパッケージ。
  7. 前記スタックされた最上部パッケージユニットの上面に形成されたキャッピング膜をさらに含むことを特徴とする請求項５又は請求項６に記載のスタックパッケージ。
  8. 前記スタックされたパッケージユニットの間、スタックされた最下部パッケージユニットと基板との間、及びスタックされた最上部パッケージユニット上部を含んで前記基板上面を覆うように形成された封止部をさらに含むことを特徴とする請求項５乃至請求項７の何れか１項に記載のスタックパッケージ。
  9. 前記スタックされたパッケージユニットはフェースダウンタイプで基板上にスタックされることを特徴とする請求項５乃至請求項８の何れか１項に記載のスタックパッケージ。
  10. 前記スタックされた最上部パッケージユニット上にスタックされた貫通電極及び再配線を具備しない半導体チップをさらに含むことを特徴とする請求項１乃至請求項９の何れか１項に記載のスタックパッケージ。
  11. 前記貫通電極及び再配線を具備しない半導体チップは、スタックされた最上部パッケージユニットの貫通電極と対応するように形成され再配線されたボンディングパッドをさらに含むことを特徴とする請求項１０に記載のスタックパッケージ。
  12. 上面にボンディングパッドを具備した複数の半導体チップと、前記半導体チップの側面及び下面を取り囲むように形成されたモールド部とを含むモールド再構成ウェハーの前記各ボンディングパッドに隣接したモールド部の部分にそれぞれ溝を形成する段階と、
    前記溝内に貫通電極を形成すると共に、相互隣接する貫通電極とボンディングパッドとの間を連結する再配線を形成する段階と、
    前記貫通電極の底面が露出すると共に複数のパッケージユニットが構成されるように前記モールド再構成ウェハーの下面をとり除く段階と、
    前記複数のパッケージユニットを含むモールド再構成ウェハーを、同一のパッケージユニットに含まれる前記貫通電極が互いに連結されるように、スタックする段階と、
    前記ウェハーレベルでスタックされた複数のパッケージユニットを含むモールド再構成ウェハーをチップレベルにソーイングする段階と
    を含むことを特徴とするスタックパッケージの製造方法。
  13. 前記溝を半導体チップの下面よりも深い深さで形成することを特徴とする請求項１２に記載のスタックパッケージの製造方法。
  14. 前記貫通電極及び再配線を形成する段階は、
    前記溝を含むモールド再構成ウェハーの上面に金属シード膜を形成する段階と、
    前記金属シード膜上に溝を埋め立てるように金属膜を形成する段階と、
    前記金属膜と金属シード膜とをパターニングする段階と、
    を含むことを特徴とする請求項１２又は請求項１３に記載のスタックパッケージの製造方法。
  15. 前記金属膜を形成する段階後、かつ、前記金属膜と金属シード膜とをパターニングする段階前、前記金属膜の厚さが減少するように前記金属膜をエッチバックする段階をさらに含むことを特徴とする請求項１２乃至請求項１４の何れか１項に記載のスタックパッケージの製造方法。
  16. 前記モールド再構成ウェハーの下面除去は、モールド再構成ウェハーの下面モールド部が除去されるようにグラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上で遂行することを特徴とする請求項１２乃至請求項１５の何れか１項に記載のスタックパッケージの製造方法。
  17. 前記モールド再構成ウェハーをスタックする段階後、前記スタックされたモールド再構成ウェハーの間及びスタックされた最上部モールド再構成ウェハー上に、埋立材及びキャッピング膜をそれぞれ形成する段階をさらに含むことを特徴とする請求項１２乃至請求項１６の何れか１項に記載のスタックパッケージの製造方法。
  18. 前記スタックされたパッケージユニットはそれぞれ互いに異なる大きさの半導体チップで形成することを特徴とする請求項１２乃至請求項１７の何れか１項に記載のスタックパッケージの製造方法。
  19. 前記モールド再構成ウェハーをチップレベルでソーイングする段階後、前記貫通電極が形成されスタックされたパッケージユニットを基板上に付着する段階をさらに含むことを特徴とする請求項１２乃至請求項１８の何れか１項に記載のスタックパッケージの製造方法。
  20. 前記基板上に付着しスタックされた最下部パッケージユニットと基板との間に埋立材を形成する段階をさらに含むことを特徴とする請求項１９に記載のスタックパッケージの製造方法。
  21. 前記スタックされたパッケージユニットを基板上に付着する段階後、前記スタックされたパッケージユニットの間、前記スタックされた最下部パッケージユニットと基板の間及び前記スタックされた最上部パッケージユニット上部に前記基板上面を覆うように封止部を形成する段階と、をさらに含むことを特徴とする請求項２０に記載のスタックパッケージの製造方法。
  22. 前記スタックされたパッケージユニットを基板上に付着する段階後、前記基板の下面に外部接続端子を付着する段階をさらに含むことを特徴とする請求項２０又は請求項２１に記載のスタックパッケージの製造方法。
JP2012211732A 2007-06-18 2012-09-26 モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法 Pending JP2012253392A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0059315 2007-06-18
KR1020070059315A KR100914977B1 (ko) 2007-06-18 2007-06-18 스택 패키지의 제조 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007182624A Division JP2008311599A (ja) 2007-06-18 2007-07-11 モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法

Publications (1)

Publication Number Publication Date
JP2012253392A true JP2012253392A (ja) 2012-12-20

Family

ID=40131521

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007182624A Pending JP2008311599A (ja) 2007-06-18 2007-07-11 モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
JP2012211732A Pending JP2012253392A (ja) 2007-06-18 2012-09-26 モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2007182624A Pending JP2008311599A (ja) 2007-06-18 2007-07-11 モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法

Country Status (5)

Country Link
US (2) US7589410B2 (ja)
JP (2) JP2008311599A (ja)
KR (1) KR100914977B1 (ja)
CN (1) CN101330068B (ja)
TW (1) TWI368311B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024607B2 (en) 2013-09-27 2021-06-01 Intel Corporation Method for interconnecting stacked semiconductor devices

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) * 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8481366B2 (en) * 2007-09-28 2013-07-09 Spansion Llc Semiconductor device and manufacturing method therefor
JP5358077B2 (ja) * 2007-09-28 2013-12-04 スパンション エルエルシー 半導体装置及びその製造方法
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7741156B2 (en) 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
JP5389956B2 (ja) 2009-03-13 2014-01-15 テッセラ，インコーポレイテッド ボンドパッドを貫通して延在するバイアを有するスタック型マイクロ電子アセンブリ
US8258010B2 (en) * 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
WO2010111825A1 (en) * 2009-03-30 2010-10-07 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Electronic package and method of fabrication thereof
US8194411B2 (en) * 2009-03-31 2012-06-05 Hong Kong Applied Science and Technology Research Institute Co. Ltd Electronic package with stacked modules with channels passing through metal layers of the modules
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
JP5330065B2 (ja) * 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
US20100270668A1 (en) * 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
KR101061180B1 (ko) * 2009-06-29 2011-09-01 주식회사 하이닉스반도체 반도체 패키지
US8242543B2 (en) * 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8710645B2 (en) * 2009-10-19 2014-04-29 Jeng-Jye Shau Area reduction for surface mount package chips
US20110133337A1 (en) * 2009-10-19 2011-06-09 Jeng-Jye Shau Area reduction for surface mount package chips
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
JP2011108710A (ja) * 2009-11-13 2011-06-02 Sk Link:Kk 半導体パッケージ
US20110147908A1 (en) * 2009-12-17 2011-06-23 Peng Sun Module for Use in a Multi Package Assembly and a Method of Making the Module and the Multi Package Assembly
JP5581064B2 (ja) * 2010-01-14 2014-08-27 パナソニック株式会社 半導体装置
KR101624972B1 (ko) 2010-02-05 2016-05-31 삼성전자주식회사 서로 다른 두께의 반도체 칩들을 갖는 멀티 칩 패키지 및 관련된 장치
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
KR101096454B1 (ko) 2010-03-24 2011-12-20 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US8421210B2 (en) * 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
KR101143635B1 (ko) * 2010-09-13 2012-05-09 에스케이하이닉스 주식회사 적층 패키지 및 그 제조방법
JP5671606B2 (ja) * 2011-03-09 2015-02-18 国立大学法人 東京大学 半導体装置の製造方法
CN102176450B (zh) * 2011-03-22 2016-04-06 南通富士通微电子股份有限公司 高密度系统级封装结构
US9543269B2 (en) * 2011-03-22 2017-01-10 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
CN102176449B (zh) * 2011-03-22 2015-05-06 南通富士通微电子股份有限公司 一种高密度系统级封装结构
CN102176448B (zh) * 2011-03-22 2015-08-05 南通富士通微电子股份有限公司 扇出系统级封装结构
US9040347B2 (en) 2011-03-22 2015-05-26 Nantong Fujitsu Microelectronics Co., Ltd. Fan-out high-density packaging methods and structures
WO2012126377A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
CN102176446B (zh) * 2011-03-22 2015-09-02 南通富士通微电子股份有限公司 一种三维高集成度系统级封装结构
CN102176445B (zh) * 2011-03-22 2015-05-06 南通富士通微电子股份有限公司 扇出高密度封装结构
CN102176419B (zh) * 2011-03-22 2015-05-06 南通富士通微电子股份有限公司 高集成度系统级封装方法
US9099448B2 (en) * 2011-03-23 2015-08-04 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
US8461691B2 (en) 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
KR101394203B1 (ko) 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
FR2985367A1 (fr) * 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
TWI459482B (zh) * 2012-01-17 2014-11-01 矽品精密工業股份有限公司 多晶片堆疊的封裝件及其製法
TWI469312B (zh) * 2012-03-09 2015-01-11 Ind Tech Res Inst 晶片堆疊結構及其製作方法
KR20130106634A (ko) * 2012-03-20 2013-09-30 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법, 전자 시스템
KR101985236B1 (ko) * 2012-07-10 2019-06-03 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR102007259B1 (ko) * 2012-09-27 2019-08-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101999114B1 (ko) * 2013-06-03 2019-07-11 에스케이하이닉스 주식회사 반도체 패키지
KR102001880B1 (ko) * 2013-06-11 2019-07-19 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
US9676611B2 (en) * 2013-10-18 2017-06-13 Nxp Usa, Inc. Sensor device packages and related fabrication methods
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
SG11201811721UA (en) * 2016-07-07 2019-01-30 Agency Science Tech & Res Semiconductor packaging structure and method of forming the same
JP6981800B2 (ja) * 2017-07-28 2021-12-17 浜松ホトニクス株式会社 積層型素子の製造方法
US10354978B1 (en) * 2018-01-10 2019-07-16 Powertech Technology Inc. Stacked package including exterior conductive element and a manufacturing method of the same
KR102464066B1 (ko) 2018-04-30 2022-11-07 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
KR102508552B1 (ko) 2018-04-30 2023-03-10 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
US11626391B2 (en) 2020-01-22 2023-04-11 Seoul Viosys Co., Ltd. Light emitting device and display apparatus having the same
FR3109666A1 (fr) 2020-04-27 2021-10-29 3D Plus Procédé de fabrication d’un module électronique compatible hautes fréquences
CN113314475B (zh) * 2021-05-27 2022-05-17 广东工业大学 一种使用玻璃基板的系统级扇出型封装结构及其加工方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320015A (ja) * 2000-05-12 2001-11-16 Sony Corp 半導体装置およびその製造方法
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2003318323A (ja) * 2002-04-19 2003-11-07 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2005310954A (ja) * 2004-04-20 2005-11-04 Nec Corp 半導体パッケージとその製造方法
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
JP2006148161A (ja) * 2006-02-15 2006-06-08 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
KR100609334B1 (ko) * 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320015A (ja) * 2000-05-12 2001-11-16 Sony Corp 半導体装置およびその製造方法
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2003318323A (ja) * 2002-04-19 2003-11-07 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2005310954A (ja) * 2004-04-20 2005-11-04 Nec Corp 半導体パッケージとその製造方法
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
JP2006148161A (ja) * 2006-02-15 2006-06-08 Casio Comput Co Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024607B2 (en) 2013-09-27 2021-06-01 Intel Corporation Method for interconnecting stacked semiconductor devices
US11676944B2 (en) 2013-09-27 2023-06-13 Intel Corporation Method for interconnecting stacked semiconductor devices

Also Published As

Publication number Publication date
US7763498B2 (en) 2010-07-27
CN101330068B (zh) 2010-11-17
US20080308921A1 (en) 2008-12-18
KR100914977B1 (ko) 2009-09-02
TWI368311B (en) 2012-07-11
US7589410B2 (en) 2009-09-15
TW200901426A (en) 2009-01-01
KR20080111228A (ko) 2008-12-23
JP2008311599A (ja) 2008-12-25
US20090317944A1 (en) 2009-12-24
CN101330068A (zh) 2008-12-24

Similar Documents

Publication Publication Date Title
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
KR102527409B1 (ko) 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
KR100945504B1 (ko) 스택 패키지 및 그의 제조 방법
JP5179796B2 (ja) 半導体パッケージの製造方法
TWI747127B (zh) 晶片封裝結構及其製造方法
KR101387701B1 (ko) 반도체 패키지 및 이의 제조방법
US9130024B2 (en) Three-dimensional semiconductor device
US20060006534A1 (en) Microelectronic devices and methods for packaging microelectronic devices
US20090134527A1 (en) Structure of three-dimensional stacked dice with vertical electrical self-interconnections and method for manufacturing the same
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
TWI407540B (zh) 具矽通道之多晶片堆疊結構及其製法
KR100959606B1 (ko) 스택 패키지 및 그의 제조 방법
KR101013556B1 (ko) 스택 패키지의 제조방법
US20220077054A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR101013548B1 (ko) 스택 패키지
JP2007073826A (ja) ３次元半導体集積回路装置、その製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法。
US20220077053A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR101601793B1 (ko) 멀티칩 모듈들을 위한 개선된 전기적 연결들
KR20090097721A (ko) 스택 패키지 및 그의 제조 방법
KR20010073946A (ko) 딤플 방식의 측면 패드가 구비된 반도체 소자 및 그제조방법
KR100808586B1 (ko) 적층형 패키지
KR20120022142A (ko) 반도체칩 및 이의 제조방법
KR20090011951A (ko) 반도체 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140107

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150127