KR100914987B1 - 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지 - Google Patents

몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지

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KR100914987B1
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Abstract

본 발명에 따른 스택 패키지는, 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서, 상기 패키지 유닛은, 상면에 본딩 패드들이 구비된 반도체 칩; 상기 반도체 칩의 측면을 감싸도록 형성된 몰드부; 상기 몰드부 내에 형성된 관통 전극; 및 상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 이에 인접한 본딩 패드를 상호 연결시키도록 형성된 재배선;을 포함한다.

Description

몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지{Molded reconfigured wafer and stack package using the same}
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 제조 공정이 간단하고 제조 비용을 낮출 수 있는 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지는 금속 와이어 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 금속 와이어를 이용한 스택 패키지(100)는 적어도 2개 이상의 반도체 칩(110)들이 기판(120) 상에 접착제(114)를 매개로해서 스택되고, 상기 각 칩(110)과 기판(120)이 금속 와이어(116)를 통해 전기적으로 연결된다.
도 1에서, 미설명된 도면부호 112는 본딩 패드를, 122는 접속 패드를, 124는 볼랜드를, 126은 회로배선을, 170은 외부접속단자을, 그리고, 190은 봉지제를 각각 나타낸다.
그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.
이에, 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통 실리콘 비아(Through silicon via : TSV)를 이용한 스택 패키지 구조가 제안되었다.
도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 관통 실리콘 비아를 이용한 스택 패키지(200)는 기판(220) 상에 내부에 관통 실리콘 비아(230)가 형성된 반도체 칩(210)들이 상기 대응하는 위치의 관통 실리콘 비아(230)들이 상호 연결되도록 스택된다.
도 2에서, 미설명된 도면부호 212는 본딩 패드를, 222는 접속 패드를, 224는 볼랜드를, 226은 회로배선을, 그리고, 270은 외부접속단자을 각각 나타낸다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
그러나, 종래의 관통 실리콘 비아를 이용한 스택 패키지의 경우, 칩 내부를 관통하는 관통 실리콘 비아를 형성해야 하고, 반도체 칩 내의 상기 관통 실리콘 비아 형성 부분에는 회로를 형성할 수 없다. 따라서, 제조 공정이 까다롭고, 관통 실리콘 비아를 고려한 반도체 칩의 설계가 이루어진 웨이퍼를 별도로 제작해야 함에 따라 범용 반도체 칩을 포함하는 웨이퍼를 사용할 수 없어 공정 가격이 상승한다.
본 발명은 제조 공정이 간단하고 제조 비용을 낮출 수 있는 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지를 제공한다.
본 발명에 따른 몰드 재형상 웨이퍼는, 상면에 본딩 패드들이 구비된 다수의 반도체 칩; 상기 반도체 칩들의 측면 및 하면을 감싸도록 형성된 몰드부; 상기 각 반도체 칩의 측면 몰드부 부분에 형성된 관통 전극; 및 상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 이에 인접한 본딩 패드를 상호 연결시키도록 형성된 재배선;을 포함하는 것을 특징으로 한다.
상기 관통 전극은 상기 반도체 칩의 하면 보다 깊은 깊이로 형성된 것을 특징으로 한다.
상기 관통 전극 및 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 관통 전극과 재배선은 일체형으로 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 스택 패키지는, 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서, 상기 패키지 유닛은, 상면에 본딩 패드들이 구비된 반도체 칩; 상기 반도체 칩의 측면을 감싸도록 형성된 몰드부; 상기 몰드부 내에 형성된 관통 전극; 및 상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 이에 인접한 본딩 패드를 상호 연결시키도록 형성된 재배선;을 포함하는 것을 특징으로 한다.
상기 관통 전극의 하면은 상기 패키지 유닛의 하면으로 돌출된 것을 특징으로 한다.
상기 관통 전극과 재배선은 일체형으로 이루어진 것을 특징으로 한다.
상기 관통 전극 및 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 스택된 각 패키지 유닛들에 구비된 반도체 칩은 다른 크기를 갖는 것을 특징으로 한다.
상기 다른 크기를 갖는 반도체 칩을 포함하는 각 패키지 유닛들은 동일한 크기를 갖는 것을 특징으로 한다.
상기 스택된 패키지 유닛들이 부착되는 기판을 더 포함하는 것을 특징으로 한다.
상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛들 사이 및 상기 스택된 최하부 패키지 유닛과 기판 사이에 개재된 매립재를 더 포함하는 것을 특징으로 한다.
상기 스택된 최상부 패키지 유닛 상면에 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛들은 페이스 다운 타입으로 기판 상에 스택된 것을 특징으로 한다.
상기 스택된 최상부 패키지 유닛 상에 스택된 관통 전극 및 재배선이 구비되지 않은 반도체 칩을 더 포함하는 것을 특징으로 한다.
상기 관통 전극 및 재배선이 구비되지 않은 반도체 칩은 스택된 최상부 패키지 유닛의 관통 전극과 대응하도록 형성된 재배선된 본딩 패드를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 칩을 감싸고 내부에 관통전극이 형성된 몰드부를 구비한 몰드 재형상 웨이퍼를 사용하여 스택 패키지를 구현함으로써, 스택 패키지를 형성하기 위하여 관통 전극을 고려한 별도의 디바이스 설계가 이루어진 웨이퍼를 별도로 제작할 필요 없이 범용의 반도체 칩을 사용할 수 있어 공정을 단순화할 수 있고, 제조 비용을 감소시킬 수 있다.
또한, 양품의 반도체 칩만을 사용하는 몰드 재형상 웨이퍼를 사용하여 스택 패키지를 형성함으로써 하나의 불량 반도체 칩으로 인한 전체 스택 패키지의 불량 문제를 해결할 수 있어 수율 손실을 최소화할 수 있다.
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다.
도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도이다.
도 3a 및 3b는 일반적인 몰드 재형상 웨이퍼를 설명하기 위한 도면 및 사진이다.
도 4는 본 발명의 실시예에 따른 몰드 재형상 웨이퍼를 설명하기 위한 단면도이다.
도 5는 본 발명의 제1실시예에 따른 스택 패키지를 도시한 단면도이다.
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 7는 본 발명의 제2실시예에 따른 스택 패키지를 도시한 단면도이다.
도 8는 본 발명의 제3실시예에 따른 스택 패키지를 도시한 단면도이다.
도 9는 본 발명의 제4실시예에 따른 스택 패키지를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 상면에 본딩 패드들이 구비된 반도체 칩의 측면 및 하면을 감싸도록 몰드부가 형성되고, 상기 측면 몰드부 부분에 관통 전극이 구비되며, 상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 본딩 패드를 연결시키는 재배선이 구비된 몰드 재형상 웨이퍼(Molded reconfigured wafer) 제조하고, 이를 이용하여 스택 패키지를 구성한다.
자세하게, 본 발명은 일정 간격으로 재배치되고 본딩 패드들이 구비된 일반적인 양품 반도체 칩들과, 상기 각 반도체 칩들의 측면 및 하부를 감싸도록 형성된 몰드부와, 상기 반도체 칩의 측면 몰드부에 형성된 관통 전극과, 상기 반도체 칩의 본딩 패드와 관통 전극을 전기적으로 연결하는 재배선이 형성된 적어도 둘 이상의 몰드 재형상 웨이퍼를 상기 관통 전극을 이용해서 스택한 후, 칩 레벨로 분리하여 스택 패키지를 형성한다.
따라서, 본 발명에 따른 스택 패키지는 몰드부에 관통 전극이 형성된 몰드 재형상 웨이퍼들을 상기 각 웨이퍼들에 구비된 관통 전극이 전기적으로 연결되도록 스택하여 형성함으로써, 스택 패키지를 형성하기 위하여 관통 전극을 고려한 반도체 칩의 설계가 이루어진 웨이퍼를 제작할 필요 없이 범용의 반도체 칩을 사용할 수 있어 공정을 단순화할 수 있고, 제조 비용을 감소시킬 수 있다.
또한, 양품의 반도체 칩만을 사용하는 몰드 재형상 웨이퍼를 사용하여 스택 패키지를 형성함으로써 하나의 불량 반도체 칩으로 인한 전체 스택 패키지의 불량 문제를 해결할 수 있어 수율 손실을 최소화할 수 있다.
이하에서는 본 발명의 실시예에 따른 일반적인 몰드 재형상 웨이퍼와 본 발명에 따른 몰드 재형상 웨이퍼를 이용한 스택 패키지를 상세히 설명하도록 한다.
도 3a 및 3b는 일반적인 몰드 재형상 웨이퍼를 설명하기 위한 도면 및 사진이며, 도 4는 본 발명의 실시예에 따른 몰드 재형상 웨이퍼를 설명하기 위한 단면도이다.
도 3a 내지 도 3b를 참조하면, 일반적인 몰드 재형성 웨이퍼(350a)는 상면에 양면 접착 테이프(392)가 부착된 케리어(390) 상에 다수의 양품 반도체 칩(310)을 요구되는 위치에 배치하고, 상기 반도체 칩(310)들을 감싸도록 상기 양면 접착 테이프(392) 상에 몰드부를 형성한 후, 상기 케리어(390) 및 양면 접착 테이프(392)를 제거하여 형성한다.
여기서, 상기 몰드 재형성 웨이퍼는 칩 제조 공정이 완료된 웨이퍼에서 양품의 반도체 칩만을 분리하여 케리어(Carrier)에 배치한 후, 몰딩 작업을 통하여 새로운 웨이퍼를 제조하는 기술에 의해 제조되는 것으로서, 「M. Brunnbauer et al., "An Embedded Device Technology Based on a Molded Reconfigured Wafer", ECTC2006, pp.547∼551」에 그 제조 방법이 개시되어 있다.
본 발명은 이러한 일반적인 몰드 재형상 웨이퍼에 관통 전극 및 재배선을 형성하여 스택 패키지의 구현이 가능하도록 구성한다.
도 4를 참조하면, 본 발명에 따른 몰드 재형상 웨이퍼는, 일반적인 몰드 재형상 웨이퍼의 각 반도체 칩(410)에 구비된 본딩 패드(412)와 인접한 측면 몰드부(440) 부분 내에 상기 반도체 칩(410)의 하면 보다 깊은 깊이를 가짐과 아울러, 상기 몰드부(440)를 관통하지 않는 깊이로 관통 전극(430)이 구비되고, 각 본딩 패드(412)와 이에 인접하는 관통 전극(430)을 전기적으로 연결시키도록 상기 관통 전극(430)과 몰드부(440) 및 반도체 칩(410) 상에 재배선(432)이 형성된 구조이다.
상기 관통 전극(430)과 재배선(432)은 바람직하게 일체형으로 이루어지며, 금속 씨드막(434)을 이용한 금속막 증착 및 이들의 패터닝을 통해 형성된다. 상기 관통 전극(430), 재배선(432) 및 금속 씨드막(434)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된다.
한편, 상술한 본 발명에 따른 몰드 재형상 웨이퍼를 이용한 스택 패키지는 다음과 같다.
도 5는 본 발명의 제1실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지(400)는 기판(420) 상에 관통 전극(430) 및 재배선(432)이 구비된 몰드 재형상 웨이퍼(450)를 이용하여 형성한 적어도 둘 이상의 패키지 유닛(450)들이 스택되어 형성된다.
상기 패키지 유닛(450)은 상면 양측에 본딩 패드(412)가 배열된 반도체 칩(410)과, 상기 반도체 칩(410)의 측면을 감싸도록 형성된 몰드부(440)와, 상기 본딩 패드(412)와 인접한 몰드부(440) 내에 형성된 관통 전극(430) 및 상기 관통 전극(430)과 몰드부(440) 및 반도체 칩(410) 상에 형성되어 상기 본딩 패드(412)와 이에 인접하여 형성된 관통 전극(430) 간을 전기적으로 연결하는 재배선(432)을 포함한다.
상기 관통 전극(430)은 스택 패키지(400)의 형성을 용이하게 하기 위하여, 상기 패키지 유닛(450)의 하면으로 돌출되고, 상기 스택된 패키지 유닛(450)들은 상기 대응하는 관통 전극(430)들이 상호 연결된다.
상기 스택된 패키지 유닛(450)들을 외부와 전기적으로 연결하기 위하여, 상기 스택된 패키지 유닛(450)들은 상면에 다수의 접속 패드(422)를 구비하고, 하면에 외부접속단자(470)가 부착된 볼랜드(424)가 배치되며, 내부에 회로 배선(426)을 갖는 기판(420) 상에 실장된다. 이때, 상기 스택된 최하부 패키지 유닛(450)의 관통 전극(430)은 상기 기판(420)의 접속 패드(422)와 전기적으로 연결된다.
그리고, 상기 스택된 패키지 유닛(450)들 사이, 상기 스택된 패키지 유닛에서의 최하부 패키지 유닛과 기판(420) 사이 및 스택된 최상부 패키지 유닛(450) 상에는 절연 및 칩 보호를 위하여 제1매립재(460), 제2매립재(462) 및 캡핑막(464)이 각각 형성된다.
이와 같이, 본 발명에 따른 스택 패키지를 몰드부에 관통 전극이 형성된 몰드 재형성 웨이퍼를 사용하여 형성하면, 웨이퍼 레벨에서 스택 패키지의 형성시, 불량 칩으로 인해 양품의 반도체 칩까지 사용할 수 없는 경우를 방지할 수 있어 수율을 향상시킬 수 있고, 일반적인 범용 반도체 칩으로도 스택 패키지를 구현할 수 있어 공정의 단순화 및 제조 비용의 감소를 이룰 수 있다.
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 6a를 참조하면, 상면에 다수의 본딩 패드(412)가 구비된 반도체 칩(410)들을 포함하고, 상기 반도체 칩(410)들의 측면 및 하면을 감싸도록 형성된 몰드부(440)를 포함하는 몰드 재형상 웨이퍼(450a)를 마련한다. 그런 다음, 상기 몰드 재형상 웨이퍼(450a)의 상기 각 본딩 패드(412)와 인접한 측면 몰드부(440) 부분에 상기 몰드부(440)가 관통되지 않는 깊이이면서 상기 반도체 칩(410)보다 깊은 깊이를 갖는 홈(T)들을 형성한다.
도 6b를 참조하면, 상기 홈(T)들의 표면을 포함한 몰드 재형상 웨이퍼(450a) 상에 금속 씨드막(434)을 형성한 후, 상기 몰드 재형상 웨이퍼(450a)에 도금 공정을 진행하여 상기 금속 씨드막(434) 상에 상기 홈(T)의 내부가 매립되도록 금속막(432a)을 형성한다. 상기 금속 씨드막(434) 및 금속막(432a)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성한다. 상기 금속막(432a)은 에치백 공정을 통해 스택 패키지의 전체 높이가 감소되도록 일정 두께를 식각할 수 있다.
도 6c를 참조하면, 상기 몰드 재형상 웨이퍼(450a)의 상부에 형성된 금속막을 패터닝하여, 몰드 재형상 웨이퍼(450a)에 관통 전극(430)과 상기 각 반도체 칩(410)의 본딩 패드(412)와 인접한 관통 전극(430)들이 전기적으로 연결되도록 하는 재배선(432)을 형성한다. 이때, 상기 금속막은 습식 식각 공정으로 식각한다.
도 6d를 참조하면, 그라인딩 공정 및 식각 공정 중 적어도 어느 하나 이상의 공정으로 상기 몰드 재형상 웨이퍼의 하부를 제거하여, 상기 관통 전극(430)의 하부를 외부로 노출시킴과 아울러 다수의 패키지 유닛(450)을 포함하는 몰드 재형상 웨이퍼(450b)를 형성한다.
상기 몰드 재형성 웨이퍼 하부의 제거는 바람직하게, 스택 패키지 형성시의 안정적인 전기적 연결을 위하여 상기 관통 전극(430)의 하부가 몰드 재형상 웨이퍼(450b)의 몰드부(440)로부터 돌출되도록 한다.
도 6e를 참조하면, 상술한 다수의 패키지 유닛(450)을 포함하는 적어도 둘 이상의 몰드 재형상 웨이퍼(450b)를 상기 각 몰드 재형상 웨이퍼(450b)의 패키지 유닛(450)에 형성된 관통 전극(430)이 서로 연결되도록 스택한다.
그런 다음, 상기 스택된 몰드 재형상 웨이퍼(450b)들 사이 및 상기 스택된 최상부 몰드 재형상 웨이퍼(450b) 상에 전기적 절연 및 반도체 칩의 보호를 위해 각각 제1매립재(460) 및 캡핑막(464)을 형성한다.
도 6f를 참조하면, 상기 웨이퍼 레벨로 스택된 몰드 재형상 웨이퍼(450b)들을 칩 레벨로 쏘잉하여 패키지 유닛(450)들이 스택된 구조물을 얻는다. 그런 다음, 상기 스택된 패키지 유닛(450)들을 상부에 다수의 접속 패드(422)를 구비하고, 하면에 볼랜드(424)가 배치되며, 내부에 회로 배선(426)을 갖는 기판(420) 상에 실장하고, 상기 볼랜드(424)에 외부접속단자(470)을 부착시킨다. 이때, 상기 스택된 패키지 유닛(450)들에서 최하부 패키지 유닛(450)의 관통 전극(430)은 상기 기판(420)의 접속 패드(422)에 대응하도록 부착된다. 상기 스택된 최하부 패키지 유닛(450)과 기판(420) 사이에 조인트 부의 신뢰성을 향상시키기 위하여 제2매립재(462)가 개재된다.
도 7은 본 발명의 제2실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 스택 패키지(400)는 상술한 도 5에서와 같이 패키지 유닛(450)들을 스택하되, 상기 제1매립재(460), 제2매립재(462) 및 캡핑막(464)을 대신하여, 스택된 적어도 둘 이상의 패키지 유닛(450) 사이, 스택된 최하부 패키지 유닛(450)과 기판(420) 사이 및 스택된 최상부 패키지 유닛(450) 상부를 포함하여 상기 기판(420) 상면을 덮도록 봉지부(480)가 형성된다.
상기 스택 패키지는, 상술한 도 6a부터 도 6e의 제1매립재(460) 및 캡핑막(464)의 형성 전까지와 동일한 방법으로 패키지 유닛(450)들을 스택하고, 상기 기판(420) 상에 상기 스택된 패키지 유닛(450)들을 부착한 후, 전기적 절연 및 조인트부의 신뢰성 향상을 위하여 상기 스택된 패키지 유닛(450) 사이, 스택된 최상부 패키지 유닛(450) 및 최하부 패키지 유닛(450)과 기판(420) 사이에 상기 기판 상면을 덮도록 봉지부(480)를 형성하여 제조한다.
한편, 도 8을 참조하여, 본 발명에 따른 스택 패키지(500)는 크기가 다른 반도체 칩(510)들을 갖는 패키지 유닛(550)들이 상호 적층되어 구성된다. 상기 패키지 유닛(550)들은 크기가 동일하도록 형성되며, 즉, 패키지 유닛(550)을 구성하고 있는 반도체 칩(510)의 크기가 상대적으로 작을 경우, 측면 몰드부(540)를 크게 형성하여 스택된 패키지 유닛(550)들의 크기는 동일하게 형성한다.
상기 각 패키지 유닛(550)에 구비된 본딩 패드(512)와 관통 전극(530)을 연결하는 재배선(532)은 동일한 길이로 형성된다. 이는, 크기가 다른 반도체 칩(510)으로 패키지 유닛(550)을 형성하더라도 동일한 마스크패턴을 사용하는 패터닝 공정으로 간단히 재배선(532)을 형성하기 위한 것으로, 상기 재배선(532)의 길이는 가장 작은 크기를 갖는 반도체 칩(510)을 기준으로 한다.
상기 스택 패키지(500)의 재배선(532) 및 반도체 칩(510)을 제외한 나머지 구성은 상술한 도 5에서와 동일하며, 제조 방법은 상술한 도 6a 내지 도 6f와 동일하다.
아울러, 도 9를 참조하여, 본 발명에 따른 스택 패키지(600)는 상술한 도 5에서와 동일한 구성을 갖는 패키지 유닛(650)들이 기판(620) 상에 스택되데, 상기 패키지 유닛(650)의 상면에 형성된 재배선(632)이 상기 기판(620)에 부착되도록, 즉, 패키지 유닛(650)의 상면이 기판(620)과 페이스 다운 타입으로 패키지 유닛(650)들이 스택되어 구성된다. 그리고, 상기 스택된 최상부 패키지 유닛(650) 상에는 관통 전극(630) 및 재배선(632)이 형성되지 않고, 상기 최상부 패키지 유닛(650)의 관통 전극(630)과 대응하는 위치에 재배선된 본딩 패드(612a)를 구비한 일반적인 구조의 반도체 칩(610a)이 배치된다.
상기 스택 패키지(600)를 구성하는 패키지 유닛(650)들의 구성은 상술한 도 5에서와 동일하며, 상기 패키지 유닛(650)들의 제조 방법은 상술한 도 6a 내지 도 6f와 동일하다.
아울러, 도시하지는 않았지만, 본 발명은 상술한 도 5 내지 도 7 내지 도 9에서의 스택 패키지와 동일한 구조를 갖도록 패키지 유닛들을 스택하되, 외부와의 전기적인 연결을 위하여 기판을 사용하지 않고, 스택된 최하부 패키지 유닛의 하면에 재배열층을 형성한 후, 상기 재배열층에 외부접속단자를 부착하는 방법으로 스택 패키지를 구성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (18)

  1. 상면에 본딩 패드들이 구비된 다수의 반도체 칩;
    상기 반도체 칩들의 측면 및 하면을 감싸도록 형성된 몰드부;
    상기 각 반도체 칩의 측면 몰드부 부분에 형성된 관통 전극; 및
    상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 일체형으로 이루어져 상기 관통 전극과 이에 인접한 본딩 패드를 상호 연결시키도록 형성된 재배선;
    을 포함하는 것을 특징으로 하는 몰드 재형상 웨이퍼.
  2. 제 1 항에 있어서,
    상기 관통 전극은 상기 반도체 칩의 하면 보다 깊은 깊이로 형성된 것을 특징으로 하는 몰드 재형상 웨이퍼.
  3. 제 1 항에 있어서,
    상기 관통 전극 및 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 몰드 재형상 웨이퍼.
  4. 삭제
  5. 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서,
    상기 패키지 유닛은,
    상면에 본딩 패드들이 구비된 반도체 칩;
    상기 반도체 칩의 측면을 감싸도록 형성된 몰드부;
    상기 몰드부 내에 형성된 관통 전극; 및
    상기 관통 전극과 몰드부 및 반도체 칩 상에 상기 관통 전극과 일체형으로 이루어져 상기 관통 전극과 이에 인접한 본딩 패드를 상호 연결시키도록 형성된 재배선;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  6. 제 5 항에 있어서,
    상기 관통 전극의 하면은 상기 패키지 유닛의 하면으로 돌출된 것을 특징으로 하는 스택 패키지.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 관통 전극 및 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 스택 패키지.
  9. 제 5 항에 있어서,
    상기 스택된 각 패키지 유닛들에 구비된 반도체 칩은 다른 크기를 갖는 것을 특징으로 하는 스택 패키지.
  10. 제 9 항에 있어서,
    상기 다른 크기를 갖는 반도체 칩을 포함하는 각 패키지 유닛들은 동일한 크기를 갖는 것을 특징으로 하는 스택 패키지.
  11. 제 5 항에 있어서,
    상기 스택된 패키지 유닛들이 부착되는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  12. 제 11 항에 있어서,
    상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 제 11 항에 있어서,
    상기 스택된 패키지 유닛들 사이 및 상기 스택된 최하부 패키지 유닛과 기판 사이에 개재된 매립재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  14. 제 11 항에 있어서,
    상기 스택된 최상부 패키지 유닛 상면에 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 제 11 항에 있어서,
    상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.
  16. 제 11 항에 있어서,
    상기 스택된 패키지 유닛들은 페이스 다운 타입으로 기판 상에 스택된 것을 특징으로 하는 스택 패키지.
  17. 제 16 항에 있어서,
    상기 스택된 최상부 패키지 유닛 상에 스택된 관통 전극 및 재배선이 구비되지 않은 반도체 칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  18. 제 17 항에 있어서,
    상기 관통 전극 및 재배선이 구비되지 않은 반도체 칩은 스택된 최상부 패키지 유닛의 관통 전극과 대응하도록 형성된 재배선된 본딩 패드를 더 포함하는 것을 특징으로 하는 스택 패키지.
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