KR101362396B1 - Ｔｓｖ를 이용한 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 본딩 와이어를 이용함이 없이 관통 실리콘 비아를 이용하여 다수의 반도체 칩을 전기적, 물리적으로 적층하는데 적합한 TSV를 이용한 반도체 패키지 및 그 제조 기법에 관한 것으로, 이를 위하여 본 발명은, 수평 구조로 다수의 반도체 칩을 몰딩하거나 혹은 수직 구조로 적층된 상단 반도체 칩의 칩 패드를 본딩 와이어와 비아를 통해 전기적으로 연결시키는 전술한 종래의 반도체 패키지와는 달리, 몰드 부재에 몰딩된 반도체 칩 위에 다른 반도체 칩이 적층되는 구조에서 하부 반도체 칩과 몰드 부재에 적어도 하나 이상의 관통 실리콘 비아와 관통 비아를 형성하고, 상단 반도체 칩의 칩 패드를 적어도 하나 이상의 관통 실리콘 비아 및 관통 비아를 통해 몰드 부재의 하단에 부착된 솔더볼에 전기적으로 연결시킴으로써, 적어도 하나 이상의 반도체 칩이 탑재되는 반도체 패키지의 경박단소화를 실현함과 동시에 신호전달 패스의 길어짐으로 인해 야기될 수 있는 반도체 패키지의 전기적 특성 저하를 효과적으로 억제할 수 있는 것이다.

Description

ＴＳＶ를 이용한 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE BY USING TSV AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 본딩 와이어를 이용함이 없이 관통 실리콘 비아(TSV : through silicon via)를 이용하여 다수의 반도체 칩을 전기적, 물리적으로 적층하는데 적합한 TSV를 이용한 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, WLFO(wafer level fan-out) 패키지는 몰드 툴의 수납공간에 반도체 칩을 수납하고, 수납공간에 몰드를 투입한 후 컴프레서(compressor)로 몰드를 압착하는 방식으로 제작하는 패키지의 일종이다.
이러한 WLFO 패키지에서 멀티칩 패키지를 구현하는 종래 패키지 구조으로는 도 1 및 도 2에 도시된 바와 같은 형태의 것이 있다.
도 1은 종래의 전형적인 WLFO 멀티칩 패키지의 단면도이다.
도 1을 참조하면, 종래의 WLFO 멀티칩 패키지는 몰드 부재(102) 내에 두 개의 반도체 칩(104a, 104b)이 수평 구조로 몰딩되고, 각 반도체 칩(104a, 104b)의 각 칩 패드들(도시 생략)이 노출되는 각 반도체 칩(104a, 104b)의 일단(도면의 하단)에는 각 칩 패드들로부터 신장되어 종단에 각 범프(도시 생략)를 갖는 재배선층(RDL : redistribution line)(106)이 형성되며, 재배선층(106)의 각 범프에는 솔더볼(108)이 각각 부착되는 구조를 갖는다.
도 2는 종래의 전형적인 다른 WLFO 멀티칩 패키지의 단면도이다.
도 2를 참조하면, 종래의 다른 WLFO 멀티칩 패키지는, 도 1의 종래 WLFO 멀티칩 패키지와는 달리, 두 반도체 칩(204, 210)을 수직 구조로 적층한 점에 있어서 구조적인 차이를 갖는다.
즉, 몰드 부재(202)에는 제 1 반도체 칩(204)이 몰딩되며, 제 1 반도체 칩(204)이 위치하지 않는 몰드 부재(202)의 소정 위치, 예컨대 제 1 반도체 칩(204)의 좌우 및/또는 상하 위치에는 다수의 비아(206)가 형성된다. 여기에서, 각 비아(206)의 일단은 후속하는 공정을 통해 제 1 반도체 칩(204) 위에 적층될 제 2 반도체 칩의 칩 패드에 본딩 와이어를 통해 전기적으로 연결되며, 타단은 후술하는 재배선층(214)을 통해 솔더볼(216)에 각각 연결된다.
다시, 제 1 반도체 칩(204)과 비아(206)가 형성된 몰드 부재(202) 상에는 일단이 각 비아(206)로부터 신장되어 종단에 본딩 범프(도시 생략)를 갖는 재배선층(RDL : redistribution line)(208)이 형성되고, 재배선층(208)의 위에 제 2 반도체 칩(210)이 적층되며, 제 2 반도체 칩(210)의 각 칩 패드(도시 생략)는 각 본딩 와이어(212)를 통해 대응하는 재배선층(208)의 본딩 범프에 각각 연결된다.
그리고, 제 1 반도체 칩(204)의 각 칩 패드들(도시 생략)이 노출되는 제 1 반도체 칩(204)의 일단(도면의 하단)에는 각 칩 패드들로부터 신장되어 종단에 각 범프(도시 생략)를 갖는 재배선층(214)이 형성되며, 재배선층(214)의 각 범프에는 솔더볼(216)이 각각 부착되는 구조를 갖는다.
대한민국 공개특허 제2009-0079401호(공개일 : 2009. 07. 22.)
그러나, 두 개의 반도체 칩을 몰드 부재 내에 수평 구조로 몰딩하는 전술한 종래 기술은 몰드 부재의 사이즈가 상대적으로 커지게 되어 전자기기의 경박단소화를 저하시키는 요인으로 작용하게 되는 문제가 있다.
또한, 두 개의 반도체 칩을 수직 구조로 적층하고 상단의 반도체 칩의 칩 패드를 몰드 부재에 형성된 비아와 본딩 와이어를 통해 몰드 부재 하단의 솔더볼과 연결하는 전술한 종래 기술은 본딩 와이어의 접착으로 인해 제조 공정이 복잡해지는 문제와 신호전달 패스가 길어짐으로 인해 전기적 특성이 저하되는 등의 문제점을 갖는다.
본 발명은, 일 관점에 따라, 제 1 반도체 칩이 몰딩되는 몰드부재와, 상기 제 1 반도체 칩의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 실리콘 비아와, 상기 몰드 부재의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 비아와, 상기 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 재배선층과, 각 칩 패드가 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 재배선층 상에 적층되는 제 2 반도체 칩을 포함하는 TSV를 이용한 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 제 1 반도체 칩이 몰딩되는 몰드부재를 준비하는 과정과, 상기 제 1 반도체 칩과 몰드 부재의 상하부를 각각 관통하는 적어도 하나 이상의 관통 실리콘 비아 홀 및 관통 비아 홀을 각각 형성하는 과정과, 상기 관통 실리콘 비아 홀과 관통 비아 홀에 도전성 물질을 충전시켜 관통 실리콘 비아 및 관통 비아를 각각 형성하는 과정과, 상기 관통 실리콘 비아 및 관통 비아의 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과 상기 관통 실리콘 비아 및 관통 비아의 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 제 2 재배선층을 형성하는 과정과, 각 칩 패드가 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 제 2 반도체 칩을 상기 제 1 재배선층 상에 적층하는 과정을 포함하는 TSV를 이용한 반도체 패키지 제조 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 반도체 칩이 몰딩되는 몰드부재와, 상기 제 1 반도체 칩 및 몰드 부재의 상하부를 관통하는 형태로 각각 형성된 적어도 하나 이상의 제 1 관통 실리콘 비아 및 관통 비아와, 상기 제 1 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과, 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되며, 상기 제 2 관통 실리콘 비아의 일단이 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층되는 제 2 반도체 칩과, 각 칩 패드가 대응하는 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩을 포함하는 TSV를 이용한 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 반도체 칩이 몰딩되는 몰드부재를 준비하는 과정과, 상기 제 1 반도체 칩과 몰드 부재의 상하부를 각각 관통하는 적어도 하나 이상의 제 1 관통 실리콘 비아 홀 및 관통 비아 홀을 각각 형성하는 과정과, 상기 제 1 관통 실리콘 비아 홀과 관통 비아 홀에 도전성 물질을 충전시켜 제 1 관통 실리콘 비아 및 관통 비아를 각각 형성하는 과정과, 상기 제 1 관통 실리콘 비아 및 관통 비아의 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과 상기 제 1 관통 실리콘 비아 및 관통 비아의 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 제 2 재배선층을 형성하는 과정과, 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되는 제 2 반도체 칩을 상기 제 2 관통 실리콘 비아의 일단이 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층하는 과정과, 제 3 반도체 칩의 각 칩 패드가 대응하는 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 제 3 반도체 칩을 적층하는 과정을 포함하는 TSV를 이용한 반도체 패키지 제조 방법을 제공한다.
본 발명은, 몰드 부재에 몰딩된 반도체 칩 위에 다른 반도체 칩이 적층되는 구조에서 하부 반도체 칩과 몰드 부재에 적어도 하나 이상의 관통 실리콘 비아와 관통 비아를 형성하고, 상단 반도체 칩의 칩 패드를 적어도 하나 이상의 관통 실리콘 비아 및 관통 비아를 통해 몰드 부재의 하단에 부착된 솔더볼에 전기적으로 연결시킴으로써, 적어도 하나 이상의 반도체 칩이 탑재되는 반도체 패키지의 경박단소화를 실현함과 동시에 신호전달 패스의 길어짐으로 인해 야기될 수 있는 반도체 패키지의 전기적 특성 저하를 효과적으로 억제할 수 있다.
도 1은 종래의 전형적인 WLFO 멀티칩 패키지의 단면도,
도 2는 종래의 전형적인 다른 WLFO 멀티칩 패키지의 단면도,
도 3은 본 발명의 일실시 예에 따른 TSV를 이용한 반도체 패키지의 단면도,
도 4a 내지 4e는 본 발명의 일실시 예에 따라 TSV를 이용한 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도,
도 5는 본 발명의 다른 실시 예에 따른 TSV를 이용한 반도체 패키지의 단면도,
도 6a 내지 6e는 본 발명의 다른 실시 예에 따라 TSV를 이용한 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도.
본 발명의 기술요지는, 수평 구조로 다수의 반도체 칩을 몰딩하거나 혹은 수직 구조로 적층된 상단 반도체 칩의 칩 패드를 본딩 와이어와 비아를 통해 전기적으로 연결시키는 전술한 종래의 반도체 패키지와는 달리, 몰드 부재에 몰딩된 반도체 칩 위에 다른 반도체 칩이 적층되는 구조에서 하부 반도체 칩과 몰드 부재에 적어도 하나 이상의 관통 실리콘 비아와 관통 비아를 형성하고, 상단 반도체 칩의 칩 패드를 적어도 하나 이상의 관통 실리콘 비아 및 관통 비아를 통해 몰드 부재의 하단에 부착된 솔더볼에 전기적으로 연결시킨다는 것으로, 본 발명은 이러한 기술적 수단을 통해 종래 방식에서의 문제점들을 효과적으로 개선할 수 있다.
그리고, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 3은 본 발명의 일실시 예에 따른 TSV를 이용한 반도체 패키지의 단면도이다.
도 3을 참조하면, 본 실시 예의 반도체 패키지는 몰드 부재(302)에는 제 1 반도체 칩(304)이 몰딩되는데, 이러한 제 1 반도체 칩(304)의 몰딩은 베이스 필름(예컨대, 금속 필름 등) 상에 반도체 칩이 부착된 칩 구조물을 몰드 툴의 수납공간에 수납하고, 수납공간에 몰드를 투입한 후 컴프레서(compressor) 등으로 몰드를 압착하며, 몰드 툴로부터 칩 구조물을 탈거한 후 반도체 칩으로부터 베이스 필름을 제거(박리)하는 방식으로 제작될 수 있다.
또한, 제 1 반도체 칩(304)에는 그 상하부를 관통하는 형태로 하여 도전성 물질이 충전된 적어도 하나 이상의 관통 실리콘 비아(306)가 형성되고, 몰드 부재(302)에는 그 상하부를 관통하는 형태로 하여 도전성 물질이 충전된 적어도 하나 이상의 관통 비아(308)가 형성된다.
그리고, 관통 실리콘 비아(306) 및 관통 비아(308)의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프(도시 생략)를 갖는 제 1 재배선층(RDL : redistribution line)(310)과 관통 실리콘 비아(306) 및 관통 비아(308)의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프(도시 생략)를 갖는 제 2 재배선층(312)이 형성되며, 제 1 재배선층(310) 상에는 각 칩 패드(도시 생략)가 제 1 재배선층(310)의 대응하는 제 1 의 각 접속 범프에 접착되도록 하여 제 2 반도체 칩(316)이 적층되는 구조를 갖는다. 여기에서, 제 2 반도체 칩(316)의 각 칩 패드와 제 1 재배선층(312)의 제 1 의 각 접속 범프 간은 솔더볼(314)을 이용하는 리플로우 공정을 통해 접속될 수 있다.
또한, 본 실시 예의 반도체 패키지는 각 칩 패드들(도시 생략)이 노출되는 제 1 반도체 칩(304)의 일단(도면의 하단) 및 몰드 부재(302)의 일단(도면의 하단)에는 제 1 반도체 칩(304)의 각 칩 패드와 관통 실리콘 비아(306) 및 관통 비아(308)의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프(도시 생략)를 갖는 제 2 재배선층(312)이 형성되고, 제 2 재배선층(312)의 제 2 의 각 접속 범프에는 솔더볼(318)이 각각 부착되는 구조를 갖는다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 반도체 패키지를 제작하는 일련의 과정에 대하여 도 4를 주로 참조하여 상세하게 설명한다.
도 4a 내지 4e는 본 발명의 일실시 예에 따라 TSV를 이용한 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 4a를 참조하면, 베이스 필름(도시 생략) 상에 반도체 칩이 부착된 칩 구조물을 몰드 툴의 수납공간에 수납하고, 수납공간에 몰드를 투입한 후 컴프레서(compressor) 등으로 몰드를 압착하며, 몰드 툴로부터 칩 구조물을 탈거한 후 반도체 칩으로부터 베이스 필름을 제거(박리)함으로써, 제 1 반도체 칩(304)이 몰딩된 몰드 부재(302)를 준비한다.
다음에, 드릴을 이용하는 드릴링 공정 또는 레이저를 이용하는 레이저 공정 등을 실시함으로써, 제 1 반도체 칩(304)과 몰드 부재(302)에 적어도 하나 이상의 관통 실리콘 비아 홀 및 관통 비아 홀을 각각 형성하고, 도금 공정(예컨대, 전해 도금 공정 또는 무전해 도금 공정 등) 등을 실시하여 도전성 물질, 즉 전도성 금속 물질을 관통 실리콘 비아 홀 및 관통 비아 홀에 충전(또는 매립)시킴으로써, 일예로서 도 4b에 도시된 바와 같이, 제 1 반도체 칩(304)과 몰드 부재(302)에 다수의 관통 실리콘 비아(306) 및 다수의 관통 비아(308)를 각각 형성한다.
다시, 관통 실리콘 비아(306) 및 관통 비아(308)의 일단 및 타단의 각 상부를 노출시키는 절연막 코팅, 시드 금속층 형성, 재배선 물질 형성 등과 같은 일련의 공정들을 실시함으로써, 일예로서 도 4c에 도시된 바와 같이, 관통 실리콘 비아(306) 및 관통 비아(308)의 각 일단 및 각 타단으로부터 신장되어 종단에 제 1 및 제 2 의 각 접속 범프(도시 생략)를 각각 갖는 제 1 재배선층(310) 및 제 2 재배선층(312)을 각각 형성한다.
다음에, 솔더볼(314)을 이용하는 리플로우 공정을 실시하여 각 칩 패드가 대응하는 제 1 재배선층(310)의 제 1 의 각 접속 범프에 접착되도록 하여, 일예로서 도 4d에 도시된 바와 같이, 제 2 반도체 칩(316)을 제 1 재배선층(310) 상에 적층 형성한다.
이어서, 제 2 재배선층(312)의 제 2 의 각 접속 범프에 솔더볼(318)을 안착시킨 후 리플로우 공정 등을 실시함으로써, 일예로서 도 4e에 도시된 바와 같이, 제 2 재배선층(312)의 각 접속 범프에 솔더볼(318)을 부착한다.
물론, 도 4에서의 도시는 생략하였으나, 제 2 반도체 칩(316)을 외부로부터 보호하기 위해, 예컨대 몰딩 컴파운드 등과 같은 물질(몰딩재)로 제 2 반도체 칩(316)을 완전히 몰딩(매립 몰딩)하는 공정을 진행할 수 있음은 물론이다.
[실시 예2]
도 5는 본 발명의 다른 실시 예에 따른 TSV를 이용한 반도체 패키지의 단면도이다.
도 5를 참조하면, 본 실시 예의 반도체 패키지는 몰드 부재(502)에는 제 1 반도체 칩(504)이 몰딩되는데, 이러한 제 1 반도체 칩(504)의 몰딩은, 전술한 실시 예1에서와 마찬가지로, 베이스 필름(예컨대, 금속 필름 등) 상에 반도체 칩이 부착된 칩 구조물을 몰드 툴의 수납공간에 수납하고, 수납공간에 몰드를 투입한 후 컴프레서(compressor) 등으로 몰드를 압착하며, 몰드 툴로부터 칩 구조물을 탈거한 후 반도체 칩으로부터 베이스 필름을 제거(박리)하는 방식으로 제작될 수 있다.
그리고, 제 1 반도체 칩(504) 상에는 제 1 재배선층(510)을 사이에 두고 제 2 반도체 칩(518)이 적층되고, 제 2 반도체 칩(518) 상에는 솔더볼(520)을 사이에 두고 제 3 반도체 칩(522)이 적층되는 구조를 갖는다.
또한, 제 1 반도체 칩(504)에는 그 상하부를 관통하는 형태로 하여 도전성 물질이 충전된 적어도 하나 이상의 관통 실리콘 비아(506)가 형성되고, 몰드 부재(502)에는 그 상하부를 관통하는 형태로 하여 도전성 물질이 충전된 적어도 하나 이상의 관통 비아(508)가 형성되며, 제 1 재배선층(510)은 관통 실리콘 비아(506) 및 관통 비아(508)의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프(도시 생략)를 갖고, 제 2 재배선층(512)은 관통 실리콘 비아(506) 및 관통 비아(508)의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프(도시 생략)를 갖는데, 이러한 제 1 재배선층(510)의 제 1 의 각 접속 범프에는 솔더볼(514)을 통해 제 2 반도체 칩(510)의 각 칩 패드(도시 생략)가 접착되고, 제 2 재배선층(512)의 제 2 의 각 접속 범프에는 솔더볼(524)들이 접착된다. 여기에서, 솔더볼(524)은 솔더볼(514)에 비해 상대적으로 큰 사이즈로 구성될 수 있다.
여기에서, 제 2 재배선층(512)은 제 1 반도체 칩(504)의 각 칩 패드, 제 1 관통 실리콘 비아(506) 및 관통 비아(508)의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프(도시 생략)가 형성되며, 이러한 각 접속 범프에는 리플로우 공정 등을 통해 솔더볼(524)이 접착된다.
그리고, 솔더볼(514)을 통해 제 1 의 접속 범프에 접속되는 제 2 반도체 칩(518)은 그 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아(516)가 형성되어 있으며, 제 2 관통 실리콘 비아(516)의 일단은 솔더볼(514)을 통해 대응하는 제 1 의 각 접속 범프에 접착되는 구조를 갖는다. 여기에서, 제 2 관통 실리콘 비아(516)는 제 2 관통 실리콘 비아 홀에 도전성 물질을 충전하는 방식으로 형성할 수 있는데, 제 2 관통 실리콘 비아 홀은 제 1 관통 실리콘 비아 홀 및 관통 비아 홀을 형성하는 동일한 방식(예컨대, 드릴링 공정 또는 레이저 공정 등)으로 형성할 수 있다.
더욱이, 본 실시 예의 반도체 패키지는 각 칩 패드가 솔더볼(520)을 통해 대응하는 제 2 관통 실리콘 비아(516)의 타단에 접착되는 형태로 하여 제 2 반도체 칩(518) 상에 제 3 반도체 칩(522)이 적층된다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 반도체 패키지를 제작하는 일련의 과정에 대하여 도 6을 주로 참조하여 상세하게 설명한다.
도 6a 내지 6e는 본 발명의 다른 실시 예에 따라 TSV를 이용한 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
본 실시 예에 따르면, 도 6a 내지 6c에 도시된 각 공정 순서는 전술한 실시 예1의 도 4a 내지 4c에 도시된 각 공정 순서와 실질적으로 동일하다. 즉, 도 6a 내지 6c에 도시된 참조번호들 중 502는 도 4의 302와, 504는 도 4의 304와, 506은 도 4의 306과, 508은 도 4의 308과, 510은 도 4의 310, 512는 도 4의 312와 실질적으로 동일한 구성부재를 의미한다.
따라서, 명세서의 간결화를 위한 불필요한 중복기재를 피하기 위하여, 본 실시 예에서는 도 6a 내지 6c의 공정 순서에 대한 상세 설명을 생략한다.
도 6d를 참조하면, 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아(516)가 형성되는 제 2 반도체 칩(518)을 준비하고, 제 1 재배선층(510)의 제 1 의 각 접속 범프에 솔더볼(514)을 안착시키며, 제 2 반도체 칩(518)에 형성된 다수의 제 2 관통 실리콘 비아(516)의 일단이 대응하는 솔더볼(514)에 위치 정렬시킨 후 리플로우 공정 등을 실시함으로써, 제 1 재배선층(510)과 솔더볼(514)을 사이에 두고 제 2 반도체 칩(518)을 적층한다.
여기에서, 제 2 반도체 칩(518)에 형성되는 제 2 관통 실리콘 비아(516)는, 드릴을 이용하는 드릴링 공정 또는 레이저를 이용하는 레이저 공정 등을 실시하여 제 2 반도체 칩(510)의 상하부를 관통하는 적어도 하나 이상의 다른 관통 실리콘 비아 홀을 형성하고, 예컨대 전해 도금 공정 또는 무전해 도금 공정 등과 같은 도금 공정을 실시하여 도전성 물질, 즉 전도성 금속 물질을 제 2 관통 실리콘 비아 홀에 충전(또는 매립)시키는 방식으로 형성할 수 있다.
다시, 제 2 반도체 칩(518)에 형성된 다수의 제 2 관통 실리콘 비아(516)의 타단에 솔더볼(520)을 안착시키고, 제 3 반도체 칩(522)의 각 칩 패드(도시 생략)를 대응하는 각 솔더볼(520)에 위치 정렬시킨 후 리플로우 공정 등을 실시함으로써, 제 2 반도체 칩(518) 상에 제 3 반도체 칩(522)을 적층한다.
이어서, 제 2 재배선층(512)의 각 접속 범프에 솔더볼(524)을 안착시킨 후 리플로우 공정 등을 실시함으로써, 일예로서 도 6e에 도시된 바와 같이, 제 2 재배선층(512)의 각 접속 범프에 솔더볼(524)을 부착한다.
물론, 도 6에서의 도시는 생략하였으나, 제 3 반도체 칩(522)과 제 2 반도체 칩(518)을 외부로부터 보호하기 위해, 예컨대 몰딩 컴파운드 등과 같은 물질(몰딩재)로 제 3 반도체 칩(522)과 제 2 반도체 칩(518)을 완전히 몰딩(매립 몰딩)하는 공정을 진행할 수 있음은 물론이다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
302, 502 : 몰드 부재 304, 504 : 제 1 반도체 칩
306 : 제 1 관통 실리콘 비아 308, 508 : 관통 비아
310, 510 : 제 1 재배선층 312, 512 : 제 2 재배선층
314, 318, 514, 520, 524 : 솔더볼 316, 518 : 제 2 반도체 칩
516 : 제 2 관통 실리콘 비아 522 : 제 3 반도체 칩

Claims (17)

  1. 삭제
  2. 제 1 반도체 칩이 몰딩되는 몰드부재와,
    상기 제 1 반도체 칩의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 실리콘 비아와,
    상기 몰드 부재의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 비아와,
    상기 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 재배선층과,
    각 칩 패드가 솔더볼을 통해 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 재배선층 상에 적층되는 제 2 반도체 칩
    을 포함하는 TSV를 이용한 반도체 패키지.
  3. 제 1 반도체 칩이 몰딩되는 몰드부재와,
    상기 제 1 반도체 칩의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 실리콘 비아와,
    상기 몰드 부재의 상하부를 관통하는 형태로 형성된 적어도 하나 이상의 관통 비아와,
    상기 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 재배선층과,
    각 칩 패드가 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 재배선층 상에 적층되는 제 2 반도체 칩과,
    상기 제 1 반도체 칩의 각 칩 패드와 상기 관통 실리콘 비아 및 관통 비아의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 다른 재배선층과,
    상기 제 2 의 각 접속 범프에 부착된 다수의 솔더볼
    을 포함하는 TSV를 이용한 반도체 패키지.
  4. 제 1 반도체 칩이 몰딩되는 몰드부재를 준비하는 과정과,
    상기 제 1 반도체 칩과 몰드 부재의 상하부를 각각 관통하는 적어도 하나 이상의 관통 실리콘 비아 홀 및 관통 비아 홀을 각각 형성하는 과정과,
    상기 관통 실리콘 비아 홀과 관통 비아 홀에 도전성 물질을 충전시켜 관통 실리콘 비아 및 관통 비아를 각각 형성하는 과정과,
    상기 관통 실리콘 비아 및 관통 비아의 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과 상기 관통 실리콘 비아 및 관통 비아의 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 제 2 재배선층을 형성하는 과정과,
    각 칩 패드가 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 제 2 반도체 칩을 상기 제 1 재배선층 상에 적층하는 과정
    을 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 관통 실리콘 비아 홀 및 관통 비아 홀은,
    드릴링 공정 또는 레이저 공정을 통해 형성되는
    TSV를 이용한 반도체 패키지 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 2 반도체 칩의 각 칩 패드와 상기 제 1 의 각 접속 범프 간은, 솔더볼을 이용하는 리플로우 공정을 통해 접속되는
    TSV를 이용한 반도체 패키지 제조 방법.
  7. 제 4 항에 있어서,
    상기 제조 방법은,
    상기 제 2 반도체 칩을 적층한 후, 상기 제 2 의 각 접속 범프에 솔더볼을 부착하는 과정
    을 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
  8. 제 4 항에 있어서,
    상기 제조 방법은,
    상기 제 2 반도체 칩을 적층한 후 매립 몰딩하는 과정
    을 더 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
  9. 삭제
  10. 제 1 반도체 칩이 몰딩되는 몰드부재와,
    상기 제 1 반도체 칩 및 몰드 부재의 상하부를 관통하는 형태로 각각 형성된 적어도 하나 이상의 제 1 관통 실리콘 비아 및 관통 비아와,
    상기 제 1 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과,
    상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되며, 상기 제 2 관통 실리콘 비아의 일단이 솔더볼을 통해 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층되는 제 2 반도체 칩과,
    각 칩 패드가 대응하는 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩
    을 포함하는 TSV를 이용한 반도체 패키지.
  11. 제 1 반도체 칩이 몰딩되는 몰드부재와,
    상기 제 1 반도체 칩 및 몰드 부재의 상하부를 관통하는 형태로 각각 형성된 적어도 하나 이상의 제 1 관통 실리콘 비아 및 관통 비아와,
    상기 제 1 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과,
    상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되며, 상기 제 2 관통 실리콘 비아의 일단이 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층되는 제 2 반도체 칩과,
    각 칩 패드가 대응하는 솔더볼을 통해 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩
    을 포함하는 TSV를 이용한 반도체 패키지.
  12. 제 1 반도체 칩이 몰딩되는 몰드부재와,
    상기 제 1 반도체 칩 및 몰드 부재의 상하부를 관통하는 형태로 각각 형성된 적어도 하나 이상의 제 1 관통 실리콘 비아 및 관통 비아와,
    상기 제 1 관통 실리콘 비아 및 관통 비아의 각 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과,
    상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되며, 상기 제 2 관통 실리콘 비아의 일단이 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층되는 제 2 반도체 칩과,
    각 칩 패드가 대응하는 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩과,
    상기 제 1 반도체 칩의 각 칩 패드, 상기 제 1 관통 실리콘 비아 및 관통 비아의 각 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 제 2 재배선층과,
    상기 제 2 의 각 접속 범프에 부착된 다수의 솔더볼
    을 포함하는 TSV를 이용한 반도체 패키지.
  13. 제 1 반도체 칩이 몰딩되는 몰드부재를 준비하는 과정과,
    상기 제 1 반도체 칩과 몰드 부재의 상하부를 각각 관통하는 적어도 하나 이상의 제 1 관통 실리콘 비아 홀 및 관통 비아 홀을 각각 형성하는 과정과,
    상기 제 1 관통 실리콘 비아 홀과 관통 비아 홀에 도전성 물질을 충전시켜 제 1 관통 실리콘 비아 및 관통 비아를 각각 형성하는 과정과,
    상기 제 1 관통 실리콘 비아 및 관통 비아의 일단으로부터 신장되어 종단에 제 1 의 각 접속 범프를 갖는 제 1 재배선층과 상기 제 1 관통 실리콘 비아 및 관통 비아의 타단으로부터 신장되어 종단에 제 2 의 각 접속 범프를 갖는 제 2 재배선층을 형성하는 과정과,
    상하부를 관통하는 형태로 형성된 적어도 하나 이상의 제 2 관통 실리콘 비아가 형성되는 제 2 반도체 칩을 상기 제 2 관통 실리콘 비아의 일단이 대응하는 상기 제 1 의 각 접속 범프에 접착되도록 하여 상기 제 1 재배선층 상에 적층하는 과정과,
    제 3 반도체 칩의 각 칩 패드가 대응하는 상기 제 2 관통 실리콘 비아의 타단에 접착되도록 하여 상기 제 2 반도체 칩 상에 제 3 반도체 칩을 적층하는 과정
    을 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 관통 실리콘 비아 홀, 관통 비아 홀 및 제 2 관통 실리콘 비아 홀 각각은,
    드릴링 공정 또는 레이저 공정을 통해 형성되는
    TSV를 이용한 반도체 패키지 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 2 반도체 칩의 각 칩 패드와 상기 제 1 의 각 접속 범프 간은 솔더볼을 이용하는 리플로우 공정을 통해 접속되고, 상기 제 3 반도체 칩의 각 칩 패드와 상기 제 2 관통 실리콘 비아의 타단 간은 솔더볼을 이용하는 리플로우 공정을 통해 접속되는
    TSV를 이용한 반도체 패키지 제조 방법.
  16. 제 13 항에 있어서,
    상기 제조 방법은,
    상기 제 3 반도체 칩을 적층한 후, 상기 제 2 의 각 접속 범프에 솔더볼을 부착하는 과정
    을 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
  17. 제 13 항에 있어서,
    상기 제조 방법은,
    상기 제 3 반도체 칩을 적층한 후 상기 제 3 반도체 칩과 제 2 반도체 칩을 매립 몰딩하는 과정
    을 더 포함하는 TSV를 이용한 반도체 패키지 제조 방법.
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