KR100986175B1 - 반도체 장치 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 두 개의 웨이퍼를 미리 적층 부착시킨 상태에서, 각 웨이퍼에 관통 실리콘 비아를 동시에 형성하여, 공정수 단축과 함께 칩 적층을 위한 생산성을 크게 향상시킬 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

이를 위해, 본 발명은 서로 적층 부착되는 상부 웨이퍼 및 하부 웨이퍼와; 상기 상부 웨이퍼 및 하부 웨이퍼의 적층 경계면에 배치된 절연물질과; 상기 상부 웨이퍼의 각 반도체 칩에 형성된 상부 관통 실리콘 비아와; 상기 하부 웨이퍼의 각 반도체 칩에 형성되되, 상기 상부 관통 실리콘 비아의 아래쪽에 일치되는 위치에 형성된 하부 관통 실리콘 비아; 로 구성되며, 상기 절연물질의 일부를 제거하여 상기 상부 관통 실리콘 비아와 하부 관통 실리콘 비아내에 매립된 전도성 금속이 서로 전기적으로 접촉되도록 한 것을 특징으로 하는 반도체 장치 및 그 제조 방법을 제공한다.

반도체 장치, 반도체 칩, 웨이퍼, 관통 실리콘 비아, 적층

Description

반도체 장치 제조 방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 두 개의 웨이퍼를 미리 적층 부착시킨 상태에서, 각 웨이퍼에 관통 실리콘 비아를 동시에 형성하여, 공정수 단축과 함께 칩 적층을 위한 생산성을 크게 향상시킬 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.

적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있는 바, 이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via)를 이용한 구조가 제안되고 있다.

상기 관통 실리콘 비아를 이용한 3차원 반도체 패키지를 제조하기 위해서, 웨이퍼를 이면 연마하는 공정과, 웨이퍼에 관통 실리콘 비아(TSV: Through Hole Via)를 관통 형성하는 공정이 필수적으로 포함되는 바, 이러한 공정시 웨이퍼가 얇기 때문에 웨이퍼를 이를 지지할 수 있는 글래스 또는 실리콘 블럭와 같은 웨이퍼 지지수단(WSS: Wafer Support System)이 이용된다.

상기 관통 실리콘 비아를 이용한 3차원 반도체 패키지의 일례로서, MEMS(Micro Electro Mechanical Systems)용 칩, 바이오 칩(Biochip), 이미지 센서용 칩 등이 여러가지 기능을 갖는 통합형 패키지를 들 수 있으며, 3차원 통합형 반도체 패키지에 대한 보다 효율적인 구조 및 그 제조 방법이 지속적으로 개발되고 있다.

여기서, 종래의 관통 실리콘 비아 및 이를 이용한 칩 적층 방법을 살펴보면 다음과 같다.

첨부한 도 3은 종래의 관통 실리콘 비아 형성 방법 및 칩 적층 방법을 설명하는 단면도이다.

먼저, 웨이퍼 레벨에서 각 칩(100)의 본딩패드(110) 인접부분에 수직홀(102)을 형성하고, 이 수직홀(102)의 표면에 절연막(미도시됨)을 형성한다.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(102) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(104)을 매립해서 관통 실리콘 비 아(106)를 형성한다.

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(106)에 매립된 전도성 금속(104)을 노출시킨다.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.

보다 상세하게는, 서로 적층된 상부칩(100a)과 하부칩(100b)간의 전기적 연결 구조를 보면, 상부칩(100a)의 관통 실리콘 비아(106)를 통해 저부로 노출된 전도성 금속(104)과, 하부칩(100b)의 관통 실리콘 비아(106)를 통해 상부로 노출된 전도성 금속(104)간이 전도성 범프(108)에 의하여 서로 전기적으로 연결된다.

이후, 스택된 상부 및 하부칩들을 기판에 실장하여, 기판과 상부칩간의 와이어 본딩을 실시한 후, 몰딩 컴파운드 수지로 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.

그러나, 종래의 관통홀 비아를 이용한 칩 적층 방법은 다음과 같은 단점이 있었다.

첫째, 웨이퍼의 각 반도체 칩에 대한 관통 실리콘 비아를 일일이 형성해주기 때문에 관통 실리콘 비아의 형성 시간이 오래 걸려 수율이 떨어지는 단점이 있다.

둘째, 웨이퍼 상태에서 개개의 칩으로 싱귤레이션 한 다음, 관통 실리콘 비아를 서로 전기적으로 연결하면서 개개의 칩을 서로 적층하는 공정이 별도로 진행됨에 따라, 칩 적층을 위한 공정 시간이 오래 걸려 생산성이 떨어지는 단점이 있 다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 두 개의 웨이퍼를 미리 적층 부착시킨 상태에서, 각 웨이퍼에 관통 실리콘 비아를 동시에 형성하여 칩 적층을 위한 생산성을 향상시킬 수 있고, 위쪽의 웨이퍼에 형성되는 관통 실리콘 비아에 비하여 아래쪽의 웨이퍼에 형성되는 관통 실리콘 비아의 크기를 보다 작게 형성하여 관통 실리콘 비아간의 전기적인 접속력에 대한 신뢰성을 보장할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은: 서로 적층 부착되는 상부 웨이퍼 및 하부 웨이퍼와; 상기 상부 웨이퍼 및 하부 웨이퍼의 적층 경계면에 배치된 절연물질과; 상기 상부 웨이퍼의 각 반도체 칩에 형성된 상부 관통 실리콘 비아와; 상기 하부 웨이퍼의 각 반도체 칩에 형성되되, 상기 상부 관통 실리콘 비아의 아래쪽에 일치되는 위치에 형성된 하부 관통 실리콘 비아; 로 구성되며, 상기 절연물질의 일부를 제거하여 상기 상부 관통 실리콘 비아와 하부 관통 실리콘 비아내에 매립된 전도성 금속이 서로 전기적으로 접촉되도록 한 것을 특징으로 하는 반도체 장치를 제공한다.

바람직하게는, 상기 상부 관통 실리콘 비아의 직경은 상기 하부 관통 실리콘 비아의 직경보다 크게 형성된 것을 특징으로 한다.

특히, 상기 하부 관통 실리콘 비아의 외주부에는 상기 상부 관통 실리콘 비아내의 전도성 금속과 접촉되도록 전도성 도금층이 형성된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명은: 상부 및 하부 웨이퍼의 각 반도체 칩에 각각 상부 및 하부 수직홀을 형성하는 제1단계와; 상기 상부 및 하부 수직홀이 서로 마주보도록 상부 및 하부 웨이퍼를 적층 부착하되, 그 경계면에 절연물질을 배치하여 적층 부착하는 제2단계와; 상기 상부 수직홀이 외부로 노출될 때까지, 상기 상부 웨이퍼의 배면을 백그라인딩하는 제3단계와; 상기 상부 수직홀을 통하여 노출된 절연물질을 상부 수직홀의 크기만큼 제거하여, 상부 수직홀과 하부 수직홀이 서로 연통되게 하는 제4단계와; 상기 상부 수직홀로부터 하부 수직홀까지 전도성 금속을 한 번에 매립하여 상부 관통 실리콘 비아 및 하부 관통 실리콘 비아를 동시에 형성하는 제5단계와; 상기 하부 수직홀 및 그 내부의 전도성 금속이 외부로 노출될 때까지, 상기 하부 웨이퍼의 배면을 백그라인딩하는 제6단계; 의 순서로 진행되는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.

또한, 상기한 목적을 달성하기 위한 본 발명은: 상부 및 하부 웨이퍼의 각 반도체 칩에 각각 상부 및 하부 수직홀을 형성하는 제1단계와; 상기 상부 및 하부 수직홀이 서로 마주보도록 상부 및 하부 웨이퍼를 적층 부착하되, 그 경계면에 절연물질을 배치하여 적층 부착하는 제2단계와; 상기 상부 수직홀이 외부로 노출될 때까지, 상기 상부 웨이퍼의 배면을 백그라인딩하는 제3단계와; 상기 상부 수직홀 을 통하여 노출된 절연물질을 상부 수직홀의 크기만큼 제거하는 제4단계와; 상기 하부 수직홀이 외부로 노출될 때까지, 상기 하부 웨이퍼의 배면을 백그라인딩하는 제5단계와; 서로 연통된 상부 및 하부 수직홀의 내부에 전도성 금속을 한 번에 매립하여 상부 및 하부 관통 실리콘 비아를 동시에 형성하는 제6단계; 의 순서로 진행되는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.

바람직하게는, 상기 상부 관통 실리콘 비아의 직경은 상기 하부 관통 실리콘 비아의 직경보다 크게 형성되도록 한 것을 특징으로 한다.

특히, 상기 상부 및 하부 웨이퍼를 적층 부착하는 제2단계 전에, 상기 하부 웨이퍼의 하부 수직홀 외주부에 전도성 도금층을 형성하는 단계가 더 진행되는 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.

1) 두 개의 웨이퍼를 미리 적층 부착시킨 상태에서, 각 웨이퍼에 관통 실리콘 비아를 동시에 형성하여 칩 적층을 함으로써, 기존의 칩 적층 방법에 비하여 생산성을 향상시킬 수 있다.

2) 위쪽의 웨이퍼에 형성되는 관통 실리콘 비아와, 아래쪽의 웨이퍼에 형성되는 관통 실리콘 비아내에 전도성 금속을 한 번에 매립하여, 관통 실리콘 비아를 형성하는 공정수 및 시간을 단축시킬 수 있다.

3) 위쪽의 웨이퍼에 형성되는 관통 실리콘 비아에 비하여 아래쪽의 웨이퍼에 형성되는 관통 실리콘 비아의 크기를 보다 작게 형성하여 관통 실리콘 비아간의 전기적인 접속력에 대한 신뢰성을 보장할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

본 발명에 따른 반도체 장치는 칩 적층형 패키지에 적용할 수 있는 칩 적층 구조 및 방법에 관한 것으로서, 두 개의 웨이퍼를 미리 적층 부착한 후, 각 웨이퍼의 반도체 칩에 관통 실리콘 비아를 형성하는 점에 주안점이 있다.

여기서 본 발명의 반도체 장치 및 그 제조 방법에 대한 일 실시예를 상세하게 설명하면 다음과 같다.

첨부한 도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 일 실시예를 설명하는 단면도이다.

먼저, 백그라인딩되지 않은 두 개의 웨이퍼 즉, 상부 및 하부 웨이퍼(10,20)를 구비한다.

다음으로, 상기 상부 웨이퍼(10)의 각 반도체 칩(12)의 본딩패드(미도시됨)와 인접된 부위에 상부 수직홀(14)을 형성하고, 상기 하부 웨이퍼(20)의 각 반도체 칩(22)의 본딩패드와 인접된 부위에 하부 수직홀(24)을 형성한다.

이어서, 상기 상부 및 하부 수직홀(14,24)이 서로 마주보도록 상부 및 하부 웨이퍼(10,20)를 접착수단을 이용하여 적층 부착하되, 그 경계면에 절연물질(30)을 배치하여 적층 부착하는 단계가 진행된다.

상기 절연물질(30)은 BCB(Benzocyclobutane), SiO₂, PI(폴리이미드) 등과 같은 재료를 필름 형태로 만든 것으로서, 상기 상부 및 하부 웨이퍼(10,20)의 적층시 그 경계면에 삽입되도록 한다.

다음으로, 상기 상부 웨이퍼(10)의 배면을 갈아주는 백라그라인딩 공정이 진행되는 바, 상기 상부 수직홀(14)이 외부로 노출될 때까지 상부 웨이퍼(10)의 배면을 백그라인딩한다.

이에, 상기 상부 수직홀(14)을 통하여 상기 상부 및 하부 웨이퍼(10,20)의 적층 경계면에 삽입된 절연물질(30)이 노출되는 상태가 된다.

연이어, 상기 상부 수직홀(14)을 통하여 노출된 절연물질(30)을 상부 수직홀(14)의 크기만큼 제거해줌으로써, 상기 상부 수직홀(14)과 하부 수직홀(24)이 서로 연통되는 상태가 되며, 이때 상기 하부 웨이퍼(20)의 백그라인딩이 이루어지지 않은 상태이므로 상기 하부 수직홀(24)은 아직 막혀 있는 상태가 된다.

다음으로, 상기 상부 수직홀(14)로부터 하부 수직홀(24)까지 전도성 금속(32)을 한 번에 매립하여, 상부 관통 실리콘 비아(16) 및 하부 관통 실리콘 비아(26)가 동시에 형성된다.

이어서, 상기 하부 수직홀(24) 및 그 내부에 매립된 전도성 금속(32)이 외부로 노출될 때까지, 상기 하부 웨이퍼(20)의 배면을 백그라인딩한다.

한편, 상기 상부 웨이퍼(10)의 각 반도체 칩(12)의 본딩패드와 상부 관통 실리콘 비아(16)내의 전도성 금속(32)이 전도성 라인(미도시됨)을 통해 서로 전기적으로 연결되며, 마찬가지로 상기 하부 웨이퍼(20)의 각 반도체 칩(22)의 본딩패드(미도시됨)와 하부 관통 실리콘 비아(26)내의 전도성 금속(32)이 전도성 라인(미도시됨)을 통해 서로 전기적으로 연결된다.

이와 같이, 두 개의 웨이퍼(10,20)를 미리 적층 부착한 상태에서 상부 웨이퍼(10)의 각 반도체 칩(12)에 상부 관통 실리콘 비아(16)를, 하부 웨이퍼(20)의 각 반도체 칩(22)에 하부 관통 실리콘 비아(26)를 동시에 형성해준 다음, 개개의 칩 단위로 분리해줌으로써, 칩 적층형 패키지에 용이하게 적용할 수 있는 적층 칩을 제공할 수 있다.

한편, 상기 상부 관통 실리콘 비아(16)의 직경을 상기 하부 관통 실리콘 비아(26)의 직경보다 크게 형성하는 바, 그 이유는 서로 적층 부착된 상부 및 하부 웨이퍼(10,20)에 외부력이 작용하는 경우 상기 상부 관통 실리콘 비아(16)와 하부 관통 실리콘 비아(26)간의 전기적 연결 상태에 대한 신뢰성을 제공하기 위함에 있다.

즉, 상기 상부 및 하부 웨이퍼(10,20)에 외부력이 작용하는 경우, 상기 상부 관통 실리콘 비아(16)와 하부 관통 실리콘 비아(26)가 서로 어긋나게 되더라도, 하부 관통 실리콘 비아(26)는 그 직경이 작기 때문에 상부 관통 실리콘 비아(16)의 직경내에 위치하게 되어 서로간의 전기적 연결이 보장될 수 있다.

예를 들어, 상기 상부 관통 실리콘 비아(16)의 중심 위치에 하부 관통 실리 콘 비아(26)가 놓인 후, 상부 또는 하부 웨이퍼(10,20)에 외부력이 작용하더라도 상기 하부 관통 실리콘 비아(26)는 상부 관통 실리콘 비아(16)의 직경내에서 바깥쪽으로 이동될 뿐 서로간의 전기적 연결이 단락되지 않는다.

특히, 상기 상부 관통 실리콘 비아(16) 및 하부 관통 실리콘 비아(26)간의 전기적인 접촉 면적을 증대시키기 위하여, 하부 웨이퍼(20)에 전도성 도금층(34)을 형성할 수 있다.

즉, 상기 상부 및 하부 웨이퍼(10,20)를 적층 부착하기 전에, 상기 하부 웨이퍼(20)의 하부 관통 실리콘 비아(26)의 외주부에 전도성 재료가 도금된 전도성 도금층(34)을 형성하는 단계가 더 진행될 수 있으며, 이때 상기 전도성 도금층(34)은 위쪽으로는 상부 관통 실리콘 비아(16)의 테두리 부분과 접촉하게 되고, 아래쪽으로는 상기 하부 관통 실리콘 비아(26)내의 전도성 금속(32)과 서로 전기적으로 연결되는 상태가 된다.

이에, 상기 상부 및 하부 관통 실리콘 비아(16,26)는 서로 직접 접촉하여 전기적 연결이 이루어지지만, 상기 전도성 도금층(34)에 의해서도 서로 전기적 연결이 이루어지므로, 결국 상부 및 하부 관통 실리콘 비아(10,20)간의 전기적인 연결 상태에 대한 신뢰성을 더욱 보장할 수 있다.

여기서, 본 발명의 반도체 장치 및 그 제조 방법에 대한 다른 실시예를 설명하면 다음과 같다.

첨부한 도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 다른 실시예를 설명하는 단면도이다.

본 발명에 따른 다른 실시예는 상술한 일 실시예와 동일하고, 다만 그 제조 방법에서 상부 및 하부 웨이퍼(10,20)에 대한 백그라인딩을 종료한 후, 상부 웨이퍼(10)의 상부 수직홀(14) 및 하부 웨이퍼(20)의 하부 수직홀(24)에 전도성 금속(32)을 마지막에 매립하는 점에 주안점이 있다.

즉, 일 실시예와 같이 상기 상부 및 하부 수직홀(14,24)이 서로 마주보도록 상부 및 하부 웨이퍼(10,20)를 적층 부착한 후, 상기 상부 수직홀(14)이 외부로 노출될 때까지 상기 상부 웨이퍼(10)의 배면을 백그라인딩하고, 연이어 상기 하부 수직홀(24)이 외부로 노출될 때까지, 상기 하부 웨이퍼(20)의 배면을 백그라인딩 한다.

이어서, 서로 연통된 상부 및 하부 수직홀(14,24)의 내부에 전도성 금속(32)을 한 번에 매립하여 상부 및 하부 관통 실리콘 비아(16,26)를 동시에 형성하게 된다.

또한, 일 실시예와 마찬가지로 상기 상부 관통 실리콘 비아(16)의 직경은 상기 하부 관통 실리콘 비아(26)의 직경보다 크게 형성되고, 상기 하부 웨이퍼(20)의 하부 관통 실리콘 비아(26)의 외주부에 전도성 도금층(34)이 형성된다.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 일 실시예를 설명하는 단면도,

도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 다른 실시예를 설명하는 단면도,

도 3은 종래의 반도체 장치 및 그 제조 방법을 순서대로 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 상부 웨이퍼 12 : 반도체 칩

14 : 상부 수직홀 16 : 상부 관통 실리콘 비아

20 : 하부 웨이퍼 22 : 반도체 칩

24 : 하부 수직홀 26 : 하부 관통 실리콘 비아

30 : 절연물질 32 : 전도성 금속

34 : 전도성 도금층

Claims (7)

1. 삭제
2. 삭제
3. 삭제
4. 상부 및 하부 웨이퍼의 각 반도체 칩에 각각 상부 및 하부 수직홀을 형성하되, 상부 수직홀의 직경을 하부 수직홀의 직경보다 크게 형성하는 단계와;

   상기 하부 웨이퍼의 하부 수직홀 외주부에 전도성 도금층을 형성하는 단계와;

   상기 상부 및 하부 수직홀이 서로 마주보도록 상부 및 하부 웨이퍼를 적층 부착하되, 그 경계면에 절연물질을 배치하여 적층 부착하는 단계와;

   상기 상부 수직홀이 외부로 노출될 때까지, 상기 상부 웨이퍼의 배면을 백그라인딩하는 단계와;

   상기 상부 수직홀을 통하여 노출된 절연물질을 상부 수직홀의 크기만큼 제거하여, 상부 수직홀과 하부 수직홀이 서로 연통되게 하는 단계와;

   상기 상부 수직홀로부터 하부 수직홀까지 전도성 금속을 한 번에 매립하여 상부 관통 실리콘 비아 및 하부 관통 실리콘 비아를 동시에 형성하는 단계와;

   상기 하부 수직홀 및 그 내부의 전도성 금속이 외부로 노출될 때까지, 상기 하부 웨이퍼의 배면을 백그라인딩하는 단계;

   의 순서로 진행되는 것을 특징으로 하는 반도체 장치 제조 방법.
5. 상부 및 하부 웨이퍼의 각 반도체 칩에 각각 상부 및 하부 수직홀을 형성하되, 상부 수직홀의 직경을 하부 수직홀의 직경보다 크게 형성하는 단계와;

   상기 하부 웨이퍼의 하부 수직홀 외주부에 전도성 도금층을 형성하는 단계와;

   상기 상부 및 하부 수직홀이 서로 마주보도록 상부 및 하부 웨이퍼를 적층 부착하되, 그 경계면에 절연물질을 배치하여 적층 부착하는 단계와;

   상기 상부 수직홀이 외부로 노출될 때까지, 상기 상부 웨이퍼의 배면을 백그라인딩하는 단계와;

   상기 상부 수직홀을 통하여 노출된 절연물질을 상부 수직홀의 크기만큼 제거하는 단계와;

   상기 하부 수직홀이 외부로 노출될 때까지, 상기 하부 웨이퍼의 배면을 백그라인딩하는 단계와;

   서로 연통된 상부 및 하부 수직홀의 내부에 전도성 금속을 한 번에 매립하여 상부 및 하부 관통 실리콘 비아를 동시에 형성하는 단계;

   의 순서로 진행되는 것을 특징으로 하는 반도체 장치 제조 방법.
6. 삭제
7. 삭제

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