KR20080098336A - 쏘우 스티리트상의 관통-홀 비어 다이를 사용하는패키지-인-패키지 장치 및 제조 방법 - Google Patents

쏘우 스티리트상의 관통-홀 비어 다이를 사용하는패키지-인-패키지 장치 및 제조 방법 Download PDF

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

반도체 장치는 상면, 저면 및 주연면을 갖는 제 1다이를 포함한다. 본드 패드가 상면상에 형성된다. 유기 재료가 제 1다이에 연결되고 주연면 주위에 위치된다. 비어 홀이 유기 재료에 형성된다. 금속 트레이스(metal trace)가 상기 비어 홀을 본드 패드에 연결시킨다. 리디스트리뷰션층(redistributiona layer, RDL)은 제 1다이 상면상에 위치된 상호 접속 패드를 갖는다.
반도체 장치, 금속 트레이스, 와이어 본드, 본드 패드, 범프, 비어 홀, 반도체 장치 다이

Description

쏘우 스티리트상의 관통-홀 비어 다이를 사용하는 패키지-인-패키지 장치 및 제조 방법{pakage-in-pakage device using through-hole via die on saw streets and manufacturing method}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 관통 홀 비어(THV) 적층 반도체 장치에 관한 것이다.
추세적으로, 반도체 제조자들은 반도체 장치용 3차원(3D) 상호접속부 및 패킹을 점진적으로 채용하고 있다. 3차원 상호 접속부는 소형의 짧은 상호 접속 길이 와 각 패키지 안에서 상이한 기능을 갖는 장치들의 집적과 같은 장점을 갖는다.
3차원 상호 접속부를 구현하는 다양한 방법 중의 하나는 THV 기술 사용을 포함한다. THV의 위치는 반도체 칩, "다이" 또는 쏘우 스트리트 안내부를 따라 다이 외부 중의 하나에 위치될 수 있다.
그러나, 현재의 THV 기술은 여러가지 제한이 존재한다. 반도체 장치 내에 위치되는 비어는 반도체 장치에서 추가 회로를 갖는 것에 대한 자유도를 제한한다. 고려할 수 있는 것으로서, THV의 각 위치는 그 위치에 회로 배열을 방해한다. 그 결과, 반도체 장치의 기능과 반도체 장치을 사용하는 장치가 제한된다.
반도체 장치 외부(즉, 쏘우 스트리트 안내부를 따르는)에 위치된 비어는 관통-홀의 생성물을 수용하기 위해서 보다 넓은 쏘우 스트리트를 필요로 한다. 그 결과, 웨이퍼 마다 반도체 장치의 수율이 감소된다.
상기와 같은 문제를 해결하기 위한 것으로, 본 발명의 목적은 전술한 제한을 수반하는 부분이 없는 THV 적층 반도체 장치(through-hole via stackable semiconductor device)를 제공하는 것에 관한 것이다.
따라서, 하나의 실시예에서, 본 발명은 상면, 저면 및 주연면을 갖는 제 1다이를 포함하는 반도체 장치이다. 상기 상면상에 하나의 본드 패드가 형성된다. 유기 재료가 상기 제 1다이에 연결되고 상기 주연면 주위에 위치된다. 하나의 비어 홀이 상기 유기 재료에 형성된다. 금속 트레이스가 상기 비어 홀을 본드 패드에 연결시킨다. 도전성 재료가 상기 비어 홀에 융착된다. 리디스트리뷰션층(RDL)은 상기 제 1다이의 상면상에 위치된 상호 접속 패드들을 갖는다.
다른 하나의 실시예에서, 본 발명은, 제 1다이 주연면을 따라 위치된 하나의 THV(THV)를 포함하고, 기판 또는 리드프래임 상에 위치된 제 1다이를 포함하는 반도체 패키지-인-패키지(PiP) 장치이다. 상기 제 다이는 기판 또는 리드프래임 구조체상에 위치된다. 제 2다이는 제 1다이의 THV에 전기적으로 연결되거나 또는 기판 또는 리드프래임 구조체에 전기적으로 연결된다. 캡슐화체가 상기 제 1다이 및 제 2다이상에 형성된다.
다른 하나의 실시예에서, 본 발명은, 상면, 저면 및 주연면을 갖는 제 1다이를 제공하는 단계, 상기 상면상에 형성된 본드 패드를 제공하는 단계, 상기 제 1다 이에 연결되고 상기 주연면 주위에 위치된 유기 재료를 제공하는 단계, 상기 유기 재료에 형성된 비어 홀을 제공하는 단계, 상기 비어 홀을 본드 패드에 연결하는 금속 트레이스를 제공하는 단계, 상기 비어 홀에 융착된 도전성 재료를 제공하는 단계, 그리고 상기 제 1다이의 상면상에 위치된 상호 접속 패드들을 갖는 리디스트리뷰션층(RDL)을 제공하는 단계를 포함하는 반도체 장치 제조 방법이다.
다른 하나의 실시예에서, 본 발명은, 제 1다이 주연면을 따라 위치된 하나의 THV(THV)를 포함하고, 기판 또는 리드프래임 상에 위치된 제 1다이를 제공하는 단계, 제 1다이의 THV에 전기적으로 연결되거나 또는 상기 기판 또는 리드프래임 구조체에 전기적으로 연결된 제 2다이를 제공하는 단계, 그리고 상기 제 1다이 및 제 2다이상에 형성된 켑슐화체를 제공하는 단계를 포함하는 반도체 패키지-인-패키지 장치 제조 방법이다.
본 발명의 하나 이상의 실시예가 기술되었지만, 당업자는 다음의 첨부된 청구범위에 기술된 바와 같이 본 발명의 범위를 이탈하지 않는 한 그 실시예들의 변형과 변화가 가능함을 이해할 수 있을 것이다.
본 발명이 동일한 번호가 동일 또는 유사 요소를 나타내는 도면을 참조하는 다음의 설명을 통해서 하나 또는 그 이상의 실시예로 기술된다. 본 발명의 목적을 달성하기 위한 최적의 방안에 의해 본 발명이 설명되면서, 후술하는 명세서와 도면에 의해 뒷받침되면서 첨부된 특허청구범위와 특허청구범위의 균등물에 의해 정의 되는 발명의 범위와 정신의 안에서 내포 가능한 대안물, 변형물과 균등물을 포함하는 것으로 의도되는 본 발명의 구성요소들의 기능에 의해 본 발명은 해석될 것이다.
다음의 설명과 청구범위에서, 용어 "comprise(포함하는)" 와 "include(포함하는)"은 그 파생어들과 함께 서로 각각에 대해서 동의어로서 사용되고 의도될 수 있다. 또한, 다음의 설명 청구범위에서, 용어 "coupled(연결된)" 및 "connected(연결된)"은 그들의 파생어와 함께 사용될 수 있다. "Connected(연결된)"는 두 개 이상의 요소들이 서로 각각 물리적 또는 전기적 접촉을 하고 있음을 표시하는데 사용될 수 있다. "Coupled(연결된)"는 두 개 이상 요소들의 직접적인 물리적 또는 전기적 접촉을 의미할 수 있다. 그러나, "coupled(연결된)"는 또한 두 개이상의 요소들이 서로 각각 직접적인 접촉은 아니지만, 서로 각각 협동하거나 상호작용하는 것을 의미할 수 있다. 예를 들면, "coupled(연결된)"는 두 개 이상의 요소들이 서로 각각 접촉하지는 않지만, 간접적으로 다른 요소 또는 중간 요소들을 통해서 함께 결합되는 것을 의미할 수 있다. 마지막으로, 용어 "On(상에), "Overlying(상에)" 및 "Over(상에)"가 다음의 설명 또는 청구범위에 사용될 수 있다. "On(상에)", "Overlying(상에)" 및 "Over(상에)"는 두 개 이상의 요소들이 서로 각각 직접적인 물리적 접촉이 이루어진다는 것을 표시하기 위해 사용될 수 있다. 그러나, "Over(상에)"는 또한 직접적인 접촉이 없다는 것을 의미할 수 있다. 예를 들면, "over(상에)"는 하나의 요소가 다른 하나의 요소 위에 있으나 서로 각각 접촉하지 않고, 그 둘 요소들 사이에 다른 하나의 요소 또는 요소들을 가질 수 있음을 의미한다.
도 1은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)의 종래 제조 방법의 예(100)를 나타내는 도면이다. 다수의 반도체 장치(102)가 웨이퍼로부터 절삭된다. 각 반도체 장치(102)는 상기 장치(102)의 활성 면에 위치한 돌출 본딩 패드(bonding pad)(104)를 갖는다.
다수의 반도체 장치(102)은 신축성 필름(106)의 상면 상에 위치된다. 신축성 필름(106)은 프래임(108)에 의해 고정된다. 프래임(108)은 고정부(fixture)(110)에 의해 고정되고 신축성 필름(106)은 워크 플랫폼(work platform)(112) 상에 위치되고 일정 거리까지 신장된다.
플랫폼(112)은 고정부(110)에 대응하여 상승 이동할 수 있다. 상기 웨이퍼는 컷터(cutter)에 의해 도시된 바와 같은 다수의 반도체 장치(102)으로 절삭되고, 상기 반도체 장치들은 반도체 패키지 내로 캡슐화(encapsulte)된 후에 컷터(118)에 의해 쏘우(saw)된다. 축(114)은 고정부(110)에 대응하여 플랫폼(112)을 들어올리기 위해 상승한다.
본 발명은, 일부 실시예에서, 특수한 용용 및 실시를 위해서 함께 적층되는 THV 반도체 장치에 대한 종래 제조 방법의 예(100)를 개선하고 있다.
도 2a 및 도 2b는 각각 THV 적층 반도체 장치(through-hole via stackable semiconductor device)(200)에 따른 제 1실시예를 나타내는 측면도 및 평면도이다. 장치(200)는 구체화된 다이(die)(202)를 구비한다. 장치(200)는 반도체 다이(202)의 활성면 상에 용착(deposited)된 다수의 본드 패드(bond pad)(204)를 포함한다. 본드 패드(204)는 도금 공정 또는 다른 공정에 의해 다이(202)의 전극 단자 상에 용착될 수 있다. 본드 패드(204)의 재료는 알루미늄(Al)과 같은 도전성(conductive) 금속으로 제조될 수 있다. 본드 패드(204)는 솔더링(soldering) 공정에 의해서 기판에 조인될 수 있다.
일련의 금속 트레이스(metal trace)(206)가 본드 패드(204)를 비어(via)(226)에 전기적으로 접속시킨다. 도 2b에 도시된 바와 같이, 비어(226)는, 다이(202)의 활성 상면(212)과 써라운딩(surroundig) 재료(210)에서 THV 구성과 일치하는 써라운딩 재료(210)와 상기 다이의 저면으로 수직 연장된다.
본 발명의 목적으로서, 써라운딩 재료(210)는 도시된 바와 같이 다이(202)의 주위면(214) 주위에 용착되는 "유기 재료(organic material)"로서 참조 된다. 유기 재료(210)는 아래에 더 기술되는 바와 같이, 종래 기술에 대한 개선이고 그것으로부터 기초한다. 상기 유기 재료는 벤조싸이클로뷰텐(benzocyclobutene)(BCB), 폴리이미드(polyimide)(PI) 재료 또는 유사한 재료와 같은 재료를 포함한다. 도시된 바와 같이, 비어스(vias)(226)는 유기 재료(210)에서 형성되고, 로우(row)에 따라 조직화된다. 본 실시예(200)에서, 비어스(226)는 유기 재료(210)의 각 사이드 즉, 사이드(216, 218))에 다이(202)의 주변을 완전히 감싸도록 형성된다. 다수의 본드 패드(204)는 다수 바이어스(226) 각각에 전기적으로 접속된다.
도시된 바와 같이, THV(226)는, 예를 들면, 멀티플(multiple) 로우를 따라서 다양한 구조로 형성될 수 있다. 또한, 하프-컷(half-cut) 비어스(예시적인 도면으로서 도시됨) 또는 완성형 언컷(uncut) 비어스가 개개의 구현에 맞추기 위해 다양 한 실시예에 형성될 수 있다. 반도체 장치(200)는 다양한 구조에서 추가 다이(202) 상에 적층되거나 연결될 수 있다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 1단계를 나타내는 측면도 및 평면도이다. 일련의 본드 패드(204)가 도시된 바와 같이 상기 웨이퍼(300)의 활성면 상에 형성된다. 상기 웨이퍼는 쏘우 스트리드 안내부(saw street guide)(302)를 구비한다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 2단계를 나타내는 측면도 및 평면도이다. 웨이퍼(300)는 컷팅 쏘스(cutting source)(402)에 의해 표시된 피스(piece)(400)로 싱귤레이트(singulated)된다. 컷팅 쏘스(402)는 쏘우 또는 레이저 컷팅 공구를 포함할 수 있다.
싱귤레이션(singulation) 전에, 웨이퍼(300)는 다이싱 테이프(dicing tape)(404) 상에 놓이는데, 상기 다이싱 테이프는 싱귤레이션 공정 동안에 다양한 세그먼트(segments)(400)를 정위치에 유지시킨다. 싱귤레이션 공정 후에 일련의 갭(406)이 도시된 바와 같은 각각의 세그먼트 사이에 형성된다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 3 단계를 나타내는 측면도 및 평면도이다. 도시된 각각의 세그먼트에서, 웨이퍼(300)는 팽창 공정을 격는다. 다이싱 테이프(404)는 , 팽창 테이블을 사용함에 의해 신장 되어, 소정 거리(504)를 갖는 일련의 갭(502)을 형성한다. 도시된 애로우(arrows)(506)는 웨이퍼 팽창 공정에 의해 거치는 다양한 팽창 방향을 나타낸다.
다음 단계로서, 도 6a 및 도 6b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 4 단계를 나타내는 측면도 및 평면도이다. 도 5a 및 도 5b에 도시된 바와 같은 다양한 갭(gap)(502)은 전술된 유기 재료(602)로 충진(fill)된다. 충진된 세그먼트(600)의 상면에 일치하는 플래인(604)은 유기 재료(602)의 상면과 일치하는 플래인(606)과 같은 평면이다.
유기 재료(602) 도포(application)는 스핀 코팅, 니들 분배 또는 유사한 응용과 같은 방법에 의해 수행될 수 있다.
도 7a 및 도 7b는 각각 도 2a 및 도 2b에 도시된 바와 같은 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 5 단계를 나타내는 측면도 및 평면도이다. 세그먼트(700)는 도시된 유기 재료(602)에 다수의 비어 홀(via hole)(702)을 형성하기 위한 공정을 거친다. 상기 비어 홀은, 레이저 비어 드릴링(laser via drilling) 공정 또는 에칭(ething) 공정을 포함하는, 다양항 공정에서 형성될 수 있다. 도시된 바와 같이, 각각의 비어 홀은 비어 홀이 관련되는 각각의 펌프 패드(204)와 일치하도록 유기 재료(602)에서 모양이 형성된다.
다음으로, 도 8a 및 도 8b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 6 단계를 나타내는 측면도 및 평면도이다. 도 8a 및 도 8b는 본드 패드(204)에서 비어 홀(702)까지 일련의 금속 트레이스(metal trace)(206)를 연결시키는 금속 패터닝(metal patterning) 공정을 도시하고 있다. 또한, 금속 트레이스(206)는 도시된 바와 같이 비어 홀(702)의 각각에 상 기 본드 패드들을 전기적으로 연결한다.
도 9a 및 도 9b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 7 단계를 나타내는 도면이다. 비어 홀 금속 용착 공정은, 일련의 금속 비어(902)를 형성하면서, 도전성 재료를 각 비어 홀(702)에 용착하기 위해 어셈블리(assembly)(900)에서 수행된다. 도전성 재료는 Al, 구리(Cu), 텅스텐(W), 또는 다른 도전성 재료 또는 그들의 어떤 조합(alloy)과 같은 재료일 수 있다. 다시, 금속 비어스(902)가 유기 재료(602)에 형성된다. 도금 또는 플러깅(plugging) 공정과 같은, 금속 비어스 형성을 위한 다양한 방법과 기술이 사용될 수 있다.
도 10a 및 도 10b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 8 단계를 나타내는 도면이다. 웨이퍼 어셈블리(300, 900)는 갭(904)을 형성하기 위해 컷팅 소스(402)에 의하는 제 2단계 동안 싱귤레이트된다. 도 10a 및 도 10b에 도시된 다양한 다이(202)와, 전술한 예시 형상들은 개개의 웨이퍼(300)에서 산출되는 전체 반도체 장치의 작은 부분을 나타낸다. 제 2 싱귤레이션 단계 종료에 이어서, 대부분의 다이(202)는 도 2a 및 도 2b에 도시된 실시예와 같이 되는데, 도 2a 및 도 2b에서는 유기 재료(210)가 다이(202)의 주연면을 완전히 감싸고, THV(902)가 전술한 바와 같이 다이 각 측면을 따라서 로우로 배열된다.
제 1실시예에서, 도 10a 및 도 10b에 도시된 싱귤레이션 단계 후에, 개개의 다이(202)는 다이싱 테이프(404)로부터 각각의 다이(202)를 제거하기 위한 다이 픽 앤 플래이스(die pick and place) 공정에 의해 제거된다.
도 11a 및 도 11b는 각각 다수의 완성형(complete) THV를 포함하는 THV 적층 반도체 장치(906)에 따른 제 2실시예를 나타내는 평면도 및 측면도이다. 여기서 다시, 다이(202), 본드 패드(204), 다이(202)의 활성면(212) 상에 형성된 금속 트레이싱을 포함하는 전술한 도면에 도시된 요소들이 도시된다. 본 실시예(906)에서, 각각의 THV(908)은 전술한 실시예에 도시된 하프-컷 대신에 "완성형(complete)"이다. 도시된 완성형 THV스(908)은 도 3a 및 도 3b에 도시된 쏘우 스트리트 안내부(302)의 개개의 형상에 의해 형성될 수 있다. 보다 넓은 쏘우 스트리트 안내부(302)는 유기 재료(602)를 도시된 바와 같이 컷트하고, 완성형 비어스 홀(908)을 유지시킨다.
도 12a 및 도 12b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 3 단계를 나타내는 평면도 및 측면도이다.기술된 상기 제 2제조 방법은 전술한 제 1실시예의 제 1 두 단계,즉 웨이퍼를 제공하고 다이싱 테이프(404) 상에 각각 세그먼트로 싱귤레이션하는 단계,를 포함한다. 또한, 본드 패드 (204)와 같은 다양한 요소가 구현된다.
다음 단계로서, 웨이퍼 세그먼트(550)가 다이싱 테이프(404)로부터 픽킹(picking)되고 도시된 소위 "웨이퍼 지지 시스템" 상에 위치된다. 상기 웨이퍼 지지 시스템은 제 2 다이싱 테이프(405)를 필연적으로 포함한다. 그러나, 상기 웨이퍼 지지 시스템은 또한, 유리, 세라믹, 라미네이트(laminate) 또는 실리콘(Si) 기판과 같은 일시적 웨이퍼 지지 시스템일 수 있다. 일 실시예에서, 절삭된(sawn) 다이(202)는 다이싱 테이프(404)로부터 피크(picked)되고 픽 앤 플래이스 장치를 이용하여 웨이퍼 지지 시스템(405) 상에 위치된다. 픽 앤 플래이스 공정은 각각의 세그먼트(550) 사이에 소정 폭 또는 거리(412)를 갖는 갭(406)을 형성한다.
도 13a 및 도 13b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예 제 4 단계를 나타내는 평면도 및 측면도이다. 유기 재료(602)가 다시 전술한 유사 스핀 코팅, 니들 분배 또는 다른 방법으로 세그먼트(650)에 도포(applied)된다. 세그먼트(650)의 플래인(plane)(642)은 유기 재료(602)의 플래인(642)와 실질적으로 같은 평면이다.
다음으로, 도 14a 및 도 14b은 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 5 단계를 나타내는 평면도 및 측면도이다. 리코트된(recoated) 웨이퍼(300)가 제 2 웨이퍼 지지 시스템(408) 상에 운송된다. 상기 제 2 웨이퍼 지지 시스템은 다시 유리, 실리콘(Si) 기판 재료, 세라믹 및 라미네이트 재료를 포함할 수 있다.
도 15a 및 도 15b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 6 단계를 나타내는 평면도 및 측면도이다. 도 7a 및 도 7b에 도시된 것과 유사한 단계(750)에서, 다수 비어 홀(702)이 본드 패드(204)와 부합하기 위해 유기 재료(602)에 형성된다.
도 16a 및 도 16b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 7 단계(850)를 나타내는 평면도 및 측면도이다. 상기 단계(850)는 다시 본드 패드(204) 위치를 비어(702) 위치에 전기적으로 연결 시키는 금속 트레이스(206)의 금속 패터닝에 대해 도 8A 및 도 8B에 도시된 것과 유사하다.
도 17a 및 도 17b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 8 단계(950)를 나타내는 평면도 및 측면도이다. 비어스(702)는 도시된 바와 같이 비어 홀(702)를 충진하고 금속 비어스(902)를 형성하기 위해 플러그(plugged)되거나, 도금되거나, 만약 그렇지 않으면 전동성 재료로 용착된다.
금속 비어(902) 형성 공정 후에, 비어 홀 웨이퍼(960)가 도시된 제 9 단계를 나타내는 도 18a 및 도 18b에 도시된 추가 다이싱 테이프(410) 상으로 운송된다.
도 19a 및 도 19b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 10 단계를 나타내는 평면도 및 측면도이다. 컷 팅 쏘스(402)는 다시 비어 홀 웨이퍼(960)을 도시된 세그먼트(970)에 싱귤레이트하기 위해 사용되고, 그 결과 갭(904)이 형성된다. 마지막 단계로서, 제 2 싱귤레이션 공정 후에, 다이 픽 앤 플래이스 장치가 사용되어 다이싱 테이프(410)으로부터 각 장치(200)을 제거할 수 있다.
도 20은 다이 대 다이 적층 구성을 이용하는 THV 적층 반도체 장치(910)의 제조 방법에 따른 제 3실시예의 제 8 단계를 나타내는 측면도이다. 일련의 장치(200)가 도시된 바와 같이 적층되어 특수한 응용을 이룰 수 있다. 금속 비어스(902)의 각각은 직접 비어 금속 본딩 공정을 이용해서 도시된 바와 같이 연결체(912)에 의해 결합될 수 있다. 당업자는 원하는 구현을 실현하기 위해서 도시된 바와 같이 적층될 수 있는 다수의 장치(200)를 가상할 수 있다.
도 21은 솔더 페이스트(916)를 포함하는 다이 대 다이 적층 구성을 이용하는 THV 적층 반도체 장치(910)의 제조 방법에 따른 제 4실시예를 나타내는 측면도이다. 솔더 페이스트(solder paste)(916)는 작은 솔더 입자와 유제(flux)의 혼합물을 포함한다. 다양한 재료의 다양한 솔더 페이스트가 포함될 수 있다. 솔더 페이스트(916)는 재유동(reflow)) 솔더링 방법을 이용해서 도포되어 적층된 장치(914) 각각 사이에서 강한 금속적 본드(metallurical bond)를 이룰 수 있다.
THV 적층 반도체 장치에 따른 제 5실시예가 도 22에 도시되었다. 본 실시예는 평면도에 도시된 바와 같이 금속 트레이싱(206)과 적절하게 연결된 본드 패드(204)의 멀티플 로우와, 비어 홀(902)의 멀티플 로우를 포함한다. 각 비어 홀(902)은 도시된 바와 같이, 유기 재료(602)에 용착된다. 본드 패드(204)의 멀티플 로우와 비어 홀(902)의 멀티플 로우를 갖는 다수의 다이(202) 구성의 구현될 수 있다. 본 실시예(918)에 추가하여, 다른 실시예가 실현될 수 있는데, 그것은 도시된 하프-컷 외측(outer) 비어스(902)를 다이(202)의 활성면 상에 위치되지 않지만, 추가 다이(202) 또는 특별한 구현이 요구되는 다른 곳과 같은, 추가적인 표면에 위치되는 본드 패드(204)에 연결한다.
THV 적층 반도체 장치(920)에 따른 제 6실시예가 도 23에 도시되었다. 상기 장치(920)는 본드 패드(204), 트레이스(206), 및 다이(202)의 대향 측에 위치된 일련의 하프-컷 비어스(902)를 도시하고 있다. 다이(902)는 도시된 다이(202) 각 주연면에 위치한 유기 재료(602)에 형성된다. 도시된 실시예(902)의 변형에서, 한 구 성은 완성형 비어스(902)를 포함할 수 있다.
THV 적층 반도체 장치(922)에 따른 제 7실시예가 도 24에 도시되었다. 상기 장치(922)는 도시된 다이(202)의 대향측 상에 위치한 일련의 더미 비어 홀(924)을 포함한다. 비어스(902)는 도시된 좌우 핸드(hand) 사이드 상에 위치된다. 더미 비어 홀(924)은 특수한 적용을 위해서 장치(924)를 통해서 전기적 접속을 제공한다. 더미 비어 홀(924)은 와이어(wire) 본딩 공정을 사용해서 다른 장치(922) 또는 패키지를 연결하는데 사용될 수 있다. 또한, 홀(924)은 입력/출력(I/O) 신호용 그라운드 또는 회로로서 작용할 수 있다.
더미 홀(924)은 다양한 구현에서 비어스(902)와 같은 구성일 수 있다. 예를 들면, 멀티플 로우 또는 완성형 전 또는 하프-컷 홀(924)이 구현될 수 있다. 도 25는 장치(926)의 그러한 실시예를 도시하고 있는데, 다이(202)의 좌측 상에 하프-컷 비어스(924)의 로우와, 다이(202)의 우측상에 THV(902)의 로우를 포함하고, 다시 유기 재료(602)에 위치된다.
도 26은 상부 다이(203)를 와이어 본딩 공정으로 연결하기 위한 도 24 및 도 25에 도시된 더미 비어 홀(902)을 이용하는 두 개의 적층 다이(202, 203)를 도시하는, THV 적층 반도체 장치(928)에 따른 제 9실시예를 도시하고 있다. 일련의 본드 패드(205)가 다이(203)의 활성면 상에 위치된다. 와이어 본드(207)는 본드 패드(204)를 비어스(902)에 연결시킨다. 유전체, 절연체 또는 본딩 재료가 다이(202, 203) 사이에 위치되어 장치/패키지(928)에 대한 구조적 지지를 제공한다.
일련의 THV(226, 902)을 포함하는 장치(200)와 같은 반도체 장치는 다양한 적용에서 다양한 기능성과 신축성을 제공할 수 있다. 유기 재료(210)의 사용은 비어스(226)를 다이(202) 외측에 위치되게 하고, 다이(202) 내에 추가 회로를 가능하게 하여 장치(200)의 기능성을 향상시킬 수 있다. 또한, 웨이퍼(300) 재료 대신에 유기 재료(210)를 사용함으로써, 웨이퍼당 각 수율이 증가된다. 유기 재료는 어떤 수의 응용에서 다양한 비어스(226)을 수용하는데 필요한 두께 정도로 구성될 수 있다.
THV(226)를 사용하는 장치(200)는 다양한 PoP(Package-on-Package) 구성내에 포함될 수 있다. 그러한 장치는 일체형 THV(226)을 갖는 반도체 다이를 포함할 수 있다. 그러한 반도체 다이는 THV 다이로서 참조될 수 있다. 현재의 패키지-인-패키지(Package-in-Package)(PiP) 패캐이징 기술들은 와이어 및/또는 범프 상호 접속들을 이용하여 다이들, 인터포저들(interposers) 및 패키지들 사이에 전기 신호들을 제공한다. 보다 강하고, 효율적인 공간 절약형 상호 접속부 제공에 대한 욕구가 점증하고 있다. 그러한 상호 접속부를 제공하는 226과 같은 THV 구조체, 따라서 THV 다이의 사용은 보다 강하고, 효율적인 공간 절약형 상호 접속부를 제공할 수 있다.
도 27a를 참조하면, THV 적층 반도체 장치(220)의 제 10의 예시적인 실시예가 도시되었다. 장치(220)는 다이(202)를 포함한다. 유기 재료(210)가 다이(202)의 주연면(214) 주위에 위치된다. 상기 유기 재료는 다이(202)의 측면(216,218)를 따라서 위치된다. 본드 패드(204)가 다이(202)의 상면상에 형성되거나 상면내로 일체화된다. 도전성 재료가 위치된 본드 패드(204)는 금속 트레이스(206)를 경유 하여 THV(226)에 연결된다. 일련의 RDL과 상호 접속 패드들이 앞서 도시된 구조체에 위치되거나 또는 다이(202)의 상면내에 일체화된다. 상기 RDL 및 상호 접속 패드들은 다이(202) 상에 적층되는 추가적인 다이용의 전기 접촉 단자를 제공한다.
도 27b는 THV 다이(202) 상에 적층되는 제 2 반도체 다이(224)를 포함하는 THV 다이 구조체(220)의 측면도를 나타낸다. RDL/패드들은 다이(224)를 전기적으로 연결시키기 위한 일련의 범프들(222)에 접속된다. THV 다이(202)는 전술한 THV 구조체(226)을 포함하는데, 그것은 도시된 봐와 같이 다이(202)의 주연면을 중심으로 위치된 유기 재료(210)내로 일체화된다. 일련의 본드 패드(204) 및 금속 트레이스(206)가 신호들을 비어(226)를 관통하여 다이(202)의 상면에 보내기 위한 전기적 통로를 제공한다.
도 28은 THV 구조체를 이용하는 일련의 패키지-인-패키지(PiP) 구조체에 대한 제 1의 예시적인 실시예를 도시하고 있다. 도시된 예에서와 같은 일부 경우에, 그 패키지-인-패키지 구조체들은 회로 캐리어 기판(230) 상에 형성된다. 또한, 그러나, 언더라잉(underlying) 베이스(base) 재료는 리드프래임(leadframe)으로서 그러한 구조체를 포함할 수 있다. 상기 구조체(226)는 와이어 및/또는 범프(wire and/or bump) 상호 접속부를 이용하여 상면 일체형 회로 또는 상면 일체형 패키지를 연결하기 위해 사용될 수 있다. 비어(226)는 전술된 바와 같이. 그라운드(ground)로서 또는 입력/출력(I/O) 신호를 통과시키기 위해 작용할 수 있다.
도시된 패키지(228)는 다이(202)를 포함한다. 다이 어태치(die attach)(D/A) 부착체(209)와 같은 부착 재료가 다이(202)를 와어어 본드 다이(224)에 연결시킨 다. 와이어 본드 다이(224) 상의 본드 패드(205)는 와이어(207)를 사용하여 다이(224)를 단자 위치(213)의 비어(226)에 연결시킨다. 와이어 본드 다이(224) 및 THV 다이(202)는 일련의 범프(bump)(232)를 갖는 기판(230) 상에 위치된다. 캡슐체(encapsulant)(211)가 THV 다이(202) 및 와어어 본드 다이(224) 상에 형성된다.
도 29는 패키지(234)의 추가적인 와이어 본드 실시예를 도시하고 있는데, 여기서 와어이 본드 다이(224)는 다이(202)의 상면에 일체화된 본드 패드(204)에 와이어 결합된다. 상기 본드 패드(204)는 금속 트레이싱(metal trace)(206)을 이용 비어(226)에 연결된다.
유사한 실시예에서, 도 30은 패키지(236)의 와이어 본드 실시예를 도시하고 있는데, 여기서 일련의 본드 패드(205)는 다이(224)가 단자 위치(213)의 비어(226)와 단자 위치(238)의 기판(230) 양자에 본드 결합되도록 한다.
도 31은 하나의 예시적인 패키지(238)를 도시하는데, 여기서 와이어 본드 다이(224)는 거리 화살표(240)로 표시한 바와 같이, THV 다이(202)를 오버행(overhang)시킨다. 본드 패드(205)는 다이(224)를 직접 기판(230)과 연결시킨다.
도 32는 하나의 PiP(Package-in-Package)(242)를 도시하는데, 여기서 플립 칩 다이(flip chip die)(244)가 THV 다이(202) 상부에 위치되고 범프들(248)을 이용하여 RDL/상호 접속 패드들에 전기적으로 연결된다. 선택적인 언더필 재료(underfill material)(246)가 플립 칩 다이(244)와 THV 다이(202) 사이에 위치된다.
오버행된 제 3 와이어 본드 다이(245)가 도 33에 도시된 예시적인 PiP(250)의 플립 칩 다이(244) 상부에 위치된다. 오버행 와이어 본드 다이(245)는 본드 패드(252)로부터 단자 위치(213)의 비어(226)에 와이어 본드된다. 다시. D/A(209)가 오버행 다이(245)를 플립 칩 다이(244)에 부착시킨다.
PiP(254)에서, 리드프래임(leadframe) 패키지(256)가 도 34에 도시된 바와 같이, THV 다이(202)에 부착된다. 패키지(256)는 D/A(209)를 이용하여 부착되는 통합된 다이(258) 및 다이 패들(die paddle)(260)를 포함한다. 리드 단자(262)는 와이어(207)가 본드 패드(204) 및 비어(226) 양자에 연결되도록 한다. 패키지(256)는 D/A(209)를 이용하여 THV 다이(202)에 부착된다. 패키지(256)는 쿼드 플랫 넌리드(quad flat nonlead)(QFN) 패키지, 스몰 아웃라인 넌리드(small outline nonlead)(SON) 및 쿼드 플랫 패키지(quad flat package)(QFP)와 같은 장치들, 또는 유사한 패키지 구성을 포함할 수 있다.
상기 리드프래임 패키지(256)는 예시적인 PiP(264)을 도시하는 도 35에서, 어래이 패키지(array package)(266)로 대체되었다. 패키지(266)는 또한 그것의 범프(270)가 어래이 패키지(266)를 THV 다이(202) 및 RDL/패드들에 연결시키는, 기판상에 위치된 다이(268)를 포함한다. 상기 패키지(266)는 랜드 그리드 어래이(land grid arrary)(LGA), 볼 그리드 어래이(ball grid arrary)(BGA)와 같은 장치, 또는 유사한 패키지 구성을 포함할 수 있다. 다시, 선택적인 언더필 재료(208)가 패키지(266)를 다이(202)에 연결시킨다.
도 36은 인버트된(inverted) 상부 패키지(274)를 포함하는 PiP(272)를 도시 하고 있다. 상기 인버트된 패키지(274)는 또한 다이(276)와 다이 패들(278)를 포함한다. 리드 단자(282)가 패키지(274)를 비어(226)에 연결시킨다. 상기 인버트된 상부 패키지(274)는 QFN, SON, QFP, LGA, BGA와 같은 장치, 또는 유사한 패키지 구성을 포함할 수 있다.
도 37은 패키지(274)와 유사한 인버트된 상부 패키지(286)를 포함하는 다른 하나의 패키지(284)를 도시하고 있다. 패키지(286)는 D/A 재료(288)를 이용하여 THV 다이(202)에 부착된다. 플립 칩 다이(244)가 범프들(248)과 선택적인 언더필(246)을 이용하여 도시된 바와 같이, 패키지(286) 상부에 위치된다. 상기 플립 칩 다이(244)는 와이어 본드 다이들 또는 추가적인 반도체 일체형 회로 패키지들을 포함할 수 있다.
도 38은 PiP(290)의 구성을 도시하고 있는데, 여기서 THV 다이(202)는 다수의 범프들을 이용하여 패키지(286)의 상면을 비어(226)의 저면에 연결시키도록 인버트된 패키지(286) 상에 위치된다. 다시, 상기 인버트된 하부 패키지(286)는 QFN, SON, QFP, LGA, BGA, 플립 칩 베어 다이(flip chip bare die) 및 웨이퍼 레벨 패키지(wafer level package)(WLPs)(286)와 같은 장치를 포함할 수 있다. 패키지(286)는 도시된 바와 같이, D/A(288)로 기판(230)에 부착되고 와이어-본디드(wire-bonded)된다.
도 39는 도 38에 도시된 구성이나 추가적인 적층을 구비한 구성을 도시하고 있다. 패키지(292)는 추가적인 플립 칩 다이(244)를 포함하는데, 그 다이는 도 32에 도시된 방법과 유하게 범프들(248) 및 언더필(246)을 사용하여 THV 다이(202) 상면상에 위치된다. 와이어 본드 다이와 같은 다른 반도체 장치가 또한 플립 칩 다이(244)의 위치에 사용될 수 있다.
도 40을 참조하면, 예시적인 PiP(296)은 인버트된 저부 패키지(286)를 포함한다. 도시된 실시예에서, 일련의 THV 다이들(202)이 도시된 바와 같이 하나 위에 다른 하나가 나란하게 적층된다. 상면 THV 다이 비어(226)의 저면은 저면 THV 다이 비어(226)의 상면에 연결된다. 상면 THV 다이(202)는 비어 위치(283)로부터 인접한 THV 다이 비어상의 위치에 와이어 본드된다.
유사한 실시예에서, THV 다이들(202)은 도 41에 도시된 바와 같이, 패키지(286) 상에 서로 각각에 인접하여 적층된다. PiP(298)은 다시 도시된 바와 같이 기판(230)에 부착된 인버트된 저부 패키지(286)를 포함한다. 도시된 실시예에서, 추가적인 플립 칩 다이(304), 또는 유사한 다이(304) 또는 일체화된 회로 패키지(304)가 범프들(306)를 이용하여 THV 다이(202) 상에 위치된다.
도 42는 인버트된 저면 패키지(286)를 포함하는 패키지(308)를 도시하고 있다. 쏠더 페이스트(solder paste)(310)가 비어(226) 저면에 연결된다. 인덕터, 필터, 캐패시터, 레지스터와 같은 패시브(passive) 장치(312) 또는 유사한 패시브 장치(312)가 쏠더 페이스트(310)에 연결되어 패키지(308)에 추가적인 기능성을 제공한다. 도시되 실시예에서, THV 다이(202)는 패키지(286)를 오버행하여, 패시브 장치(312)용 룸(room)을 허용한다. 캡슐화체(211)가 도시된 바와 같이 패키지(308)의 모든 요소들의 일부를 커버하여 구조적 지지를 제공한다. 본드 패드(314)는 THV 다이(202)를 단자 위치(294)의 기판(230)에 연결시킨다.
도 43에 도시된 추가적인 실시예에서, PiP(316)는 다시 쏠더 페이스트 재료(310)를 사용하여 부착된 패시브 장치(312)를 구비한 THV 다이(202)를 포함하는데, 상기 장치(312)는 비어(226)의 상면에 부착된다. 인버트된 저면 패키지(318)는 다시 QFN, SON, QFP, LGA, BGA, 플립 칩 베어 다이(flip chip bare die) 및 WLP 구성(318)과 같은 장치를 포함할 수 있다. 본드 패드(314)는 THV 다이(202)를 패시브 장치(312)를 통해서 와이어(209)를 사용하여 기판에 연결시킨다. 다시 캡슐화체(211)가 이어서 패키지(316)의 구조적 지지를 위해 제공된다.
다양한 PiP 실시예들이 도시된 바와 같이, 다양한 혁신적이고 강하며 신축성이 있고 그리고 효율적인 PiP 구성이 THV 다이(202)의 THV(226)를 이용하여 구현될 수 있다.
본 발명의 하나 이상의 실시예가 기술되었지만, 당업자는 다음의 첨부된 청구범위에 기술된 바와 같이 본 발명의 범위를 이탈하지 않는 한 그 실시예들의 변형과 변화가 가능함을 이해할 수 있을 것이다.
도 1은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)의 종래 제조 방법의 예(100)를 나타내는 도면이다.
도 2a 및 도 2b는 각각 THV 적층 반도체 장치(through-hole via stackable semiconductor device)(200)에 따른 제 1실시예를 나타내는 측면도 및 평면도이다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 1단계를 나타내는 측면도 및 평면도이다. 웨이퍼(300)가 제공된다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 2단계를 나타내는 측면도 및 평면도이다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 3 단계를 나타내는 측면도 및 평면도이다.
도 6a 및 도 6b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 4 단계를 나타내는 측면도 및 평면도이다.
도 7a 및 도 7b는 각각 도 2a 및 도 2b에 도시된 바와 같은 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 5 단계를 나타내는 측면도 및 평면도이다.
도 8a 및 도 8b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 6 단계를 나타내는측면도 및 평면도이다.
도 9a 및 도 9b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 7 단계를 나타내는 도면이다.
도 10a 및 도 10b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 8 단계를 나타내는 도면이다.
도 11a 및 도 11b는 각각 다수의 완성형(complete) THV를 포함하는 관통-홀 적층 반도체 장치(906)에 따른 제 2실시예를 나타내는 평면도 및 측면도이다.
도 12a 및 도 12b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 3 단계를 나타내는 평면도 및 측면도이다.
도 13a 및 도 13b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예 제 4 단계를 나타내는 평면도 및 측면도이다.
도 14a 및 도 14b은 도 2a 및 도 2b에 도시된 THV 적c층 반도체 장치 제조 방법에 따른 제 2실시예의 제 5 단계를 나타내는 평면도 및 측면도이다.
도 15a 및 도 15b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 6 단계를 나타내는 평면도 및 측면도이다.
도 16a 및 도 16b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 7 단계(850)를 나타내는 평면도 및 측면도이다.
도 17a 및 도 17b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 8 단계(950)를 나타내는 평면도 및 측면도이다.
도 18a 및 도 18b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 9 단계를 나타내는 평면도 및 측면도이다.
도 19a 및 도 19b는 각각 도 2a 및 도 2b에 도시된 THV 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 10 단계를 나타내는 평면도 및 측면도이다.
도 20은 다이 대 다이 적층 구성을 이용하는 THV 적층 반도체 장치(910)의 제조 방법에 따른 제 3실시예의 제 8 단계를 나타내는 측면도이다.
도 21은 솔더 페이스트(916)를 포함하는 다이 대 다이 적층 구성을 이용하는 THV 적층 반도체 장치(910)의 제조 방법에 따른 제 4실시예를 나타내는 측면도이다.
도 22는 본드 패드의 멀티플 열과 비아 홀의 멀티플 열을 갖는 THV 적층 반도체 장치의 제조 방법에 따른 제 5실시예를 나타내는 평면도이다.
도 23은 다이 반대측 상의 본드 패드 로우에 접속된 하프-컷 비어 홀의 로우를 포함하는 THV 적층 반도체 장치의 제 6의 예시적 제조 방법을 도시하는 평면도이다.
도 24는 반대측 상의 더미 비어 홀을 포함하는 THV 적층 반도체 장치의 제 7의 예시적 제조 방법을 도시하는 평면도이다.
도 25는 싱글측 상의 더미 비어 홀을 포함하는 THV 적층 반도체 장치의 제 8의 예시적 제조 방법을 도시하는 평면도이다.
도 26은 상부 다이를 와이어 본딩 공정으로 연결하기 위한 도 24 및 도 25에 도시된 더미 비어 홀을 포함하는 두 적층 다이를 도시하는, THV 적층 반도체 장치의 제 9의 예시적 제조 방법을 도시하는 평면도이다.
도 27a는 일련의 RDL과 상호 접속 패드가 다이상에 위치되는 THV 다이를 포함하는 하나의 다이를 도시하는 도면이다.
27b는 THV 다이를 제 2다이에 연결하는 일련의 리디스트리뷰션 층과 상호 접 속 패드를 도시하는 도면이다.
도 28은 와이어 본드 다이가 다이의 THV에 와이어 본디드(wire-bonded) 되는 THV 다이상에 위치된 하나의 와이어 본드를 도시하는 도면이다.
도 29는 와이어 본드 다이가 THV 다이상의 본드 패드에 와이어-본디드되는 THV 다이상에 위치된 하나의 와이어 본드를 도시하는 도면이다.
도 30은 와이어 본드 다이가 다이의 THV 및 회로 캐리어(carrier) 기판에 와이어 본디드되는 THV 다이상에 위치된 하나의 와이어 본드를 도시하는 도면이다.
도 31은 THV 다이상에 위치된 오버행잉(overhaning) 와이어 본드 다이를 도시하는 도면이다.
도 32는 THV 다이상에 위치된 플립 칩(flip chip)을 도시하는 도면이다.
도 33은 플립 칩 다이가 THV 다이에 접속되는 플립 칩 다이상에 위치된 제 3다이를 도시하는 도면이다.
도 34는 THV 다이상에 위치된 리드프래임(leadframe)패키지를 도시하는 도면이다.
도 35는 THV 다이상에 위치된 어래이(array) 패키지를 도시하는 도면이다.
도 36은 THV 다이상에 위치된 인버티드(inverted) 패키지를 도시하는 도면이다.
도 37은 제 3다이가 일체형 패키지상에 위치되는 곳의 THV 다이상에 위치된 인버티드 패키지를 도시하는 도면이다.
도 38은 인버티드 패키지상에 위치된 THV 다이를 도시하는 도면이다.
도 39는 제 3다이가 THV 다이상에 위치되는 곳의 인버티드 패키지상에 위치된 THV 다이를 도시하는 도면이다.
도 40은 인버티드 패키지상에 위치된 멀티-THV 다이 구성을 도시하는 도면이다.
도 41은 추가 다이가 THV 다이상에 위치되는 곳의 인버티드 패키지상에 위치된 멀티-THV 다이 구성을 도시하는 도면이다.
도 42는 언더행 패시브(underhang passive) 장치를 포함하는 THV 다이를 도시하는 도면이다.
도 43은 오버행 패시브 장치를 포함하는 THV 다이를 도시하는 도면이다.
<도면의 주요부호에 대한 간단한 설명>
202 : 다이 204 : 본드 패드
206 : 금속 트레이스 224 : 와이어 본드 다이
226 : 비어 232 : 범프

Claims (45)

  1. 반도체 장치에 있어서,
    상면, 저면 및 주연 면을 갖는 제 1다이와;
    상기 상면 상에 형성된 본드 패드와;
    상기 제 1다이에 연결되고 상기 주연면 주위에 위치된 유기 재료와;
    상기 유기 재료에 형성된 비어 홀과;
    상기 비어 홀을 상기 본드 패드에 연결하는 금속 트레이스와;
    상기 비어 홀에 용착된 도전성 재료와;
    상기 제 1다이의 상면상에 위치된 상호 접속 패드들을 갖는 재배선층(RDL)을; 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1다이에 부착된 제 2와이어 본드 다이를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 2다이가 상기 도전성 재료에 와이어 본디드되는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제 2다이가 기판 또는 리드프래임 구조체에 와이어 본디드되는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 제 2다이가 상기 본드 패드에 와이어 본디드되는 것을 특징으로 하는 반도체 장치.
  6. 제 2항에 있어서,
    상기 제 2다이가 상기 제 1다이를 오버행하는 것을 특징으로 하는 반도체 장치.
  7. 제 2항에 있어서,
    상기 제 2다이가 다이 어태치(D/A) 부착 재료를 이용하여 상기 제 1다이에 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    쏠더 범프를 이용하여 상기 제 1다이에 전기적으로 연결되는 제 2다이를 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제 1다이 및 상기 제 2다이 사이에 위치된 언더필 재료를 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제 2다이에 부착되고 상기 도전성 재료에 와이어 본디드된 제 3다이를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 패키지-인-패키지(PiP) 장치에 있어서,
    제 1다이의 주연면을 따라 위치된 관통-홀 비어(THV)를 포함하고, 기판 또는 리드프래임 상에 위치된 상기 제 1다이와;
    상기 제 1다이의 상기 THV에 전기적으로 연결되거나, 상기 기판 또는 리드프래임 구조체에 전기적으로 연결된 제 2다이와;
    상기 제 1다이 및 상기 제 2다이상에 형성된 켑슐화체를; 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  12. 제 11항에 있어서,
    상기 제 2다이가 상기 THV에 와이어 본디드된 와이어-본드 다이인 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  13. 제 11항에 있어서,
    상기 제 2다이가 상기 THV에 연결된 상기 본드 패드에 와이어 본디드되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  14. 제 11항에 있어서,
    상기 제 2다이가 상기 제 1다이를 오버행하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  15. 제 11항에 있어서,
    상기 제 1다이 상면상에 형성된 상호 접속 패드를 결합하고, 상기 제 1다이 및 상기 제 2다이가 상기 상호 접속 패드에 연결된 쏠더 범프를 통해서 전기적으로 연결되는 재배선 층(RDL)을 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  16. 제 15항에 있어서,
    상기 제 1다이 및 상기 제 2다이 사이에 위치된 언더필 재료를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  17. 제 11항에 있어서,
    상기 제 2다이에 연결되고 상기 THV에 와이어 본디드된 제 3다이를 더 포함 하는 것을 특징으로 하는 반도체 패키지-인 패키지 장치.
  18. 제 11항에 있어서,
    상기 제 2다이가 제 1다이에 장착된 하나의 리드프래임 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  19. 제 11항에 있어서,
    상기 제 2다이가 상기 제 1다이에 장착된 하나의 어래이 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  20. 제 11항에 있어서,
    상기 제 2다이가 상기 제 1다이에 장착된 인버티드된 상면 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  21. 제 20항에 있어서,
    상기 인버티드된 상면 패키지에 장착된 제 3다이를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  22. 제 11항에 있어서,
    상기 제 2다이가, 상기 제 1다이와 상기 기판 또는 상기 리드프래임 구조체 사이에 위치된 인버티드 저면 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  23. 제 22항에 있어서,
    제 3다이의 주연면을 따라 위치된 THV를 포함하고, 상기 제 1다이 상에 적층되거나 또는 상기 제 1다이에 인접하여 위치된 상기 제 3다이를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  24. 제 22항에 있어서,
    상기 THV에 연결된 일체형 패시브 장치를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치.
  25. 반도체 장치 제조 방법에 있어서,
    상면, 저면 및 주연면을 갖는 제 1다이를 제공하는 단계와;
    상기 상면상에 형성된 본드 패드를 제공하는 단계와;
    상기 제 1다이에 연결되고 상기 주연면 주위에 위치된 유기 재료를 제공하는 단계와;
    상기 유기 재료에 형성된 비어 홀을 제공하는 단계와;
    상기 비어 홀을 상기 본드 패드에 연결하는 금속 트레이스를 제공하는 단계와;
    상기 비어 홀에 용착된 도전성 재료를 제공하는 단계와;
    상기 제 1다이의 상면상에 위치된 상호 접속 패드들을 갖는 재배선층(RDL)을 제공하는 단계를; 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 제 25항에 있어서,
    쏠더 범프를 이용하여 상기 제 1다이에 전기적으로 연결된 제 2다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제 26항에 있어서,
    상기 제 1다이 및 상기 제 2다이 사이에 위치된 언더필 재료를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  28. 제 27항에 있어서,
    상기 제 2다이에 부착되고 상기 도전성 재료에 와이어 본디드된 제 3다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 반도체 패키기-인-패키지(PiP) 장치 제조 방법에 있어서,
    제 1다이 주연면을 따라 위치된 하나의 관통-홀 비어(THV)를 포함하고, 기판 또는 리드프래임 상에 위치된 상기 제 1다이를 제공하는 단계와;
    상기 제 1다이의 상기 THV에 전기적으로 연결되거나 또는 상기 기판 또는 상 기 리드프래임 구조체에 전기적으로 연결된 제 2다이를 제공하는 단계와;
    상기 제 1다이 및 상기 제 2다이상에 형성된 켑슐화체를 제공하는 단계를; 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  30. 제 29항에 있어서,
    상기 제 2다이가 상기 THV에 와이어 본디드된 와이어-본드 다이인 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  31. 제 29항에 있어서,
    상기 제 2다이가 상기 THV에 연결된 본드 패드에 와이어 본디드되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  32. 제 29항에 있어서,
    상기 제 1다이 상면상에 형성된 상호 접속 패드를 결합하고, 상기 제 1다이 및 상기 제 2다이가 상기 상호 접속 패드에 연결된 쏠더 범프를 통해서 전기적으로 연결되는 재배선 층(RDL)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  33. 제 29항에 있어서,
    상기 제 1다이 및 상기 제 2다이 사이에 위치된 언더필 재료를 제공하는 단 계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  34. 제 29항에 있어서,
    상기 제 2다이에 연결되고 상기 THV에 와이어 본디드된 제 3다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인 패키지 장치 제조 방법.
  35. 제 29항에 있어서,
    상기 제 2다이가 상기 제 1다이에 장착된 리드프래임 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  36. 제 29항에 있어서,
    상기 제 2다이가 상기 제 1다이에 장착된 하나의 어래이 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  37. 제 29항에 있어서,
    상기 제 2다이가 상기 제 1다이에 장착된 인버티드된 상면 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  38. 제 37항에 있어서,
    상기 인버티드된 상면 패키지에 장착된 제 3다이를 제공하는 단계를 더 포함 하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  39. 제 29항에 있어서,
    상기 제 2다이가, 상기 제 1다이와 상기 기판 또는 상기 리드프래임 구조체 사이에 위치된 인버티드 저면 패키지내로 일체화되는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  40. 제 39항에 있어서,
    제 3다이의 주연면을 따라 위치된 THV를 포함하고, 상기 제 1다이 상에 적층되거나 또는 상기 제 1다이에 인접하여 위치된 상기 제 3다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  41. 제 40항에 있어서,
    상기 THV에 연결된 일체형 패시브 장치를 제공하는 단계를 더 포함하는 반도체 패키지-인-패키지 장치 제조 방법.
  42. 제 29항에 있어서,
    상기 제 1다이에 대한 상면, 저면 및 주연면을 제공하는 단계와;
    상기 상면상에 형성된 본드 패드를 제공하는 단계와;
    상기 제 1다이에 연결되고 상기 주연면 주위에 위치된 유기 재료를 제공하는 단계와;
    상기 유기 재료에 형성된 비어 홀을 제공하는 단계와;
    상기 비어 홀을 상기 본드 패드에 연결하는 금속 트레이스를 제공하는 단계와;
    상기 비어 홀에 용착된 도전성 재료를 제공하는 단계와;
    상기 제 1다이의 상기 상면상에 위치된 상호 접속 패드들을 갖는 재배선층(RDL)을 제공하는 단계를; 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  43. 제 42항에 있어서,
    쏠더 범프를 이용하여 상기 제 2다이를 상기 제 1다이에 전기적으로 연결시키는 단계를 더 포함하는 반도체 패키지-인-패키지 장치 제조 방법.
  44. 제 43항에 있어서,
    상기 제 1다이 및 상기 제 2다이 사이에 위치된 언더필 재료를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
  45. 제 44항에 있어서,
    상기 제 2다이에 부착되고 상기 도전성 재료에 와이어 본디드된 제 3다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지-인-패키지 장치 제조 방법.
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