JP3795040B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3795040B2
JP3795040B2 JP2003404987A JP2003404987A JP3795040B2 JP 3795040 B2 JP3795040 B2 JP 3795040B2 JP 2003404987 A JP2003404987 A JP 2003404987A JP 2003404987 A JP2003404987 A JP 2003404987A JP 3795040 B2 JP3795040 B2 JP 3795040B2
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
manufacturing
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003404987A
Other languages
English (en)
Other versions
JP2005167024A (ja
Inventor
義則 閑野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003404987A priority Critical patent/JP3795040B2/ja
Priority to US10/849,385 priority patent/US6914327B2/en
Publication of JP2005167024A publication Critical patent/JP2005167024A/ja
Application granted granted Critical
Publication of JP3795040B2 publication Critical patent/JP3795040B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、パッケージ構造を有する半導体装置の製造方法に関する。
近年、携帯機器等の電子機器に搭載される半導体装置の外形サイズ(パッケージサイズ)の小型化及び薄型化に対する要求が高まっている。これに伴い、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージされた半導体装置であるCSP(Chip Size Package)が提案されている。
現在、製造コストの低減を図る点から、ウェハ状態で外部端子形成工程までを完了させた後、ダイシング等によって個片化して得られる、WCSP(WaferLevel Chip Size Package、又は、WaferLevel Chip Scale Package)が、CSPの一つの形態として注目されている(例えば、特許文献1参照)。
また、基板の表裏面間を貫通するスルーホールの内壁面に導電体が形成された貫通部を具える構成のベアチップがある(例えば、特許文献2参照)。この貫通部によってベアチップの表裏面間における信号の伝送が可能なため、ベアチップを厚み方向に複数積層させた積層型パッケージを構成可能となる。
通常、このような貫通部は、ブレードを用いたダイシングによって切り出されるチップの周縁部、すなわちダイシング領域に形成されている。なぜなら、ダイシング領域に囲まれた回路素子形成領域(アクティブ領域とも称する。)では回路素子の高密度配置が要求されるため、貫通部用のスペースが無く、また、アクティブ領域に貫通部を形成することによりチップサイズが拡大し、製造コストが増大する虞があるためである。尚、ここでのダイシング領域とは、ダイシングによって切断されるべき面、及びその近傍の領域をいう。
特開2002−110951号公報 特開2000−243900号公報
ところが、ダイシング領域では、ダイシング時におけるブレードの衝撃によって、クラックやカケが起こり易い。そのため、こうしたクラックやカケ等の発生によって、ダイシング領域に形成されている貫通部が損傷を受け、チップの信頼性が低下する虞があった。また、特に、ダイシング領域にマイクロクラックが発生した場合には、損傷を受けた貫通部を外観から判別することが困難なため、チップの品質管理がきわめて困難であった。
また、これまでのウェハのダイシングは、ダイシングシート上にウェハの裏面を固定した後、露出するウエハの表面側からブレードを用いて切断していた。そのため、特に、ウェハの裏面側では、ブレードによるウェハの震動によってクラックやカケの発生が著しく、貫通部の損傷が引き起こされていた。
そこで、こうしたクラックやカケによる貫通部の損傷を避けるために、隣り合うチップ間の貫通部の間隔を拡張し充分確保する方法が提案されている。しかし、ダイシング領域の幅を広げることにより、ウェハ1枚当たりから切り出すことのできるチップ数が減ってしまうため、製造コストが増大することになる。
また、これまでレーザ光を用いたダイシング方法として、レーザ光による熱溶融を利用した方法が提案されているが、熱歪みやコンタミネーション等の解決すべき課題も多い。
そこで、この発明の主たる目的は、従来よりもパッケージサイズを広げることなく、高信頼性かつ高生産性な半導体装置及びその製造方法を提供することにある。
第1の発明は、基板の主表面に複数のチップ領域とそれぞれのチップ領域を区画する区画領域とが定義され且つチップ領域に中央領域と中央領域を囲む周辺領域とが定義され、それぞれの中央領域に回路素子と回路素子に接続された電極パッドとが形成され、それぞれの周辺領域に主表面と主表面に対向する裏面との間を貫通する貫通孔が形成され、貫通孔の内壁上に絶縁膜が形成され、貫通孔内の絶縁膜上に、回路素子と電気的に接続された導電部材が設けられ、主表面上に外部端子が設けられ、外部端子と電極パッドとの間を電気的に接続する配線部が設けられ、外部端子と配線部との接触面を残して配線部及び主表面上を覆う、基板よりもレーザ光を透過させ難い封止層が形成された加工対象物を作製する第1工程と、加工対象物をチップ領域ごとに個片化する第2工程とを含む半導体装置の製造方法に関する。
そして、第2工程が、裏面側から区画領域にレーザ光を封止層を透過しないように非加熱方式で照射する照射工程と、照射工程よりも後で区画領域の封止層を主表面側から切削する切削工程とを含むことを特徴とする。
第2の発明は、半導体支持基板上に絶縁膜が形成され且つ絶縁膜上に半導体層が形成され、半導体層の主表面に複数のチップ領域とそれぞれのチップ領域を区画する区画領域とが定義され且つチップ領域に中央領域と中央領域を囲む周辺領域とが定義され、半導体層の主表面から半導体支持基板に達する溝部が形成され、それぞれの中央領域に回路素子及び回路素子に接続された電極パッドが形成され、溝部内に半導体層と電気的に絶縁され且つ回路素子及び半導体支持基板と電気的に接続された導電部材が設けられ、主表面上に外部端子が設けられ、外部端子と電極パッドとの間を電気的に接続する配線部が設けられ、外部端子と配線部との接触面を残して配線部及び主表面上を覆う、基板よりもレーザ光を透過させ難い封止層が形成された加工対象物を作製する第1工程と、加工対象物をチップ領域ごとに個片化する第2工程とを含む半導体装置の製造方法に関する。
そして、第2工程が、裏面側から区画領域にレーザ光を封止層を透過しないように非加熱方式で照射する照射工程と、照射工程よりも後で区画領域の封止層を主表面側から切削する切削工程とを含むことを特徴とする。
第1、第2の発明によれば、裏面側から区画領域にレーザ光を照射した後で、封止層を主表面側から切削する。ここで、封止層は基板よりもレーザ光を透過させ難い。したがって、レーザ光の強度(したがって照射深度)を高精度に制御しなくても、レーザ光で基板のみを切断することができる。
以下に、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
<第1の実施の形態>
図1〜図3を参照して、この発明の第1の実施の形態につき説明する。図1(A)は、この実施の形態に係る半導体装置にダイシングされる前のウェハの一部を概略的に示す平面図である。また、図2(A)は、図1(A)を一点鎖線II−II線に沿って切断して得られる切り口(すなわち、断面)を図中矢印方向から見た断面図である。図2(B)から図3(B)は、図2(A)に続く、この実施の形態の半導体装置及び半導体装置の製造方法の説明に供する断面図である。尚、図1(A)では、基板の裏面上に形成される、第2配線層36、ランド36及び表面保護膜39の図示を省略してある。
この実施の形態では、ダイシング工程を要する加工対象物として、積層型パッケージを構成可能なパッケージ構造を有するWCSP10が切り出される、パッケージ構造体50の場合を例に挙げて説明する。
先ず、図1(A)に示すように、加工対象物として、その表裏面に外部端子及びランド(不図示)の形成までをそれぞれ終了した、ウェハ状のパッケージ構造体50(説明後述)を用意する。パッケージ構造体50には、後の個片化工程を経て、パッケージ構造のWCSP10(以下、単に、WCSPと称する場合がある。図3(B)参照)として切り出される、サブ領域35が行列状に配列されている。
具体的には、各サブ領域35の表面領域のうち周縁部は、WCSP10毎に個片化する切断面aを含む所定幅を有する周辺領域(或いは、ダイシング領域とも称する。)45である。また、各サブ領域35のうちダイシング領域45によって包囲された領域は、回路素子を有する中央領域(或いは、回路素子形成領域とも称する。)40である。また、電極パッド14が回路素子形成領域40の外周に沿って所定間隔毎に配置されている。また、各電極パッド14は、回路素子形成領域40の内側に向かう専用の第1再配線層26を経て、半田ボール34と電気的に接続されている。また、ダイシング領域45における切断されるべき面a(あるいは、切断する面とも称する。)を挟む位置には、隣り合うサブ領域35が具える貫通部(あるいは、コンタクト部とも称する。)55(説明後述)が、対向配置されている。
続いて、図2(A)を参照して、パッケージ構造体50について説明する。
パッケージ構造体50を構成する基板12の主表面12aのうち、回路素子形成領域40には、回路素子と電気的に接続されたアルミニウムからなる電極パッド14が形成されている。ここでは、基板12をシリコン基板とする。そして、シリコン基板12の主表面12a上には、電極パッド14の頂面の一部を露出させるように、シリコン窒化膜からなるパッシベーション膜16とポリイミド膜からなる保護膜18とが順次に積層された第1絶縁層20が形成されている。また、シリコン基板12の主表面12aと対向する裏面12bには、シリコン酸化膜からなる第2絶縁層22が形成されている。
また、上述した貫通部55は、ダイシング領域45のシリコン基板12の主表面及び裏面(12a、12b)間を貫通する導電性の柱状部である。この貫通部55によってシリコン基板12の表裏面間が導通可能となる。その結果、積層型パッケージのWCSP10の表裏面間における入出力信号の伝送が可能となり、当該WCSPを厚み方向に積層し、積層型パッケージを構成することができる。この貫通部55は、例えば、シリコン基板の表裏面(12a、12b)に第1及び第2絶縁層(20、22)をそれぞれ形成した後、これらを貫通するスルーホール(すなわち、貫通孔)24をドリル等で形成する。その後、スルーホール24の内壁上(或いは、内側面上ともいう。)を、絶縁材料(不図示)によって絶縁膜56をコーティングした後、当該絶縁膜56上に銅等の導電部材57をめっき形成することにより得られる。
各電極パッド14は、第1絶縁層20上に形成された配線部32を構成する配線パターンとしての第1配線層26を経て、貫通部55の一端及び配線部32を構成するポスト部28の一端の双方またはいずれか一方と電気的に接続されている。すなわち、この構成例における配線部32は、シリコン基板12の主表面12aと平行な方向に延在する第1配線層26と、当該第1配線層26上に主表面12aに対して垂直な方向に突出したポスト部28とを具え、全体として主表面12aに対して垂直な方向に突出する凸部を構成している。そして、この配線部32の一端が電極パッド14に接続されており、他端の頂面が後述する封止層42に覆われずに露出されている。また、貫通部55の他端は、第2絶縁層22上に形成された第2配線層36を経て、ランド38と電気的に接続されている。ランド38は、シリコン基板12の裏面12b全面を覆う表面保護膜(又は、ソルダーレジスト膜とも称する。)39に形成された開口部から露出する、第2配線層36上に設けられている。尚、第1及び第2配線層(26、36)は銅(Cu)によって形成されており、ポスト部28及びランド38をそれぞれ所望位置に再配置可能な再配線層として機能している。従って、第1及び第2の配線層(26、36)は、それぞれ第1及び第2再配線層とも称される。また、シリコン基板12の主表面12a全面には、ポスト部28の頂面を露出させるような厚みで、上述した構成部材(14、20、32)を覆う封止層42が形成されている。封止層42から露出されるポスト部28の頂面上には、外部端子である半田ボール34が形成されている。
上述した構成により、表裏面間における入出力信号の伝送が可能となり、厚み方向に積層することにより積層型パッケージを構成可能なWCSPとなる。
具体的には、回路素子からの出力信号は、電極パッド14から配線部32を経て半田ボール34へ至る経路、及び、電極パッド14から第1配線層26、貫通部55及び第2配線層36を経てランド38へ至る経路に伝送される。また、半田ボール34やランド38からの入力信号は、上述とは逆の経路を経て伝送される。尚、伝送経路は上述した経路に限られず、目的や設計に応じて種々の配線経路として形成することができる。
続いて、上述したウェハ状のパッケージ構造体50が有する半田ボール34側を、ダイシングシート65上に固定する。ダイシングシート65には、例えば、ポリオレフィンからなる基材表面に、粘着材となる紫外線硬化型アクリル樹脂が塗布されたものを使用できる。
続いて、ウェハ状のパッケージ構造体50において隣り合うサブ領域35の貫通部55間を、以下の手順で切断して、各パッケージWCSP10毎に個片化する。
先ず、隣り合うサブ領域35の貫通部55間におけるシリコン基板12を、切断されるべき面aに沿って切断する。
この実施の形態では、シリコン基板12がレーザ光に対する透過性を有することから、シリコン基板12に対する切断を、レーザ光を用いた非溶融方式(あるいは、非加熱加工方式とも称する)を用いて行う。
この構成例では、非溶融方式のレーザーダイシングを、レーザ光の照射条件を、例えば、光源をYAGレーザとし、レーザ光波長を1064nmとし、及びレーザ光スポット断面積を3.14×10-8cm2として行う。また、レーザ光を照射する際の位置合わせは、シリコン基板12が赤外線を透過することから、赤外カメラで観察することによって行うことができる。尚、レーザ光の照射条件は上述のみに限定されず、目的や設計に応じて任意好適に設定可能である。
具体的には、シリコン基板12の内部の所定位置にレーザ光の集光点を合わせながら、切断されるべき面aに沿ってレーザ光を照射する。
このときのレーザ光の照射装置の一例は、図1(B)に示すように、レーザ光源70と対象物72との間の所定位置に集光レンズ74が設けられた構成である。このような構成によれば、集光レンズ74によってレーザ光を対象物72の深さ方向の任意の部分に選択的に集光(図中、集光点をPで示してある。)することができる。
シリコン基板12の内部に高精度で集光されたレーザ光によって、多光子吸収に起因する改質部80が形成される。またこのとき、改質部80の形成に伴う内部応力や歪みによって、改質部80を起点とするクラック82が発生する。すなわち、改質部80は、この発生に起因してクラック82が発生するのでクラック発生源とも称する。
こうして、ダイシング領域45では、切断されるべき面aに沿って発生するクラック82を利用して、シリコン基板12を切断することができる(図2(B))。尚、ここでのクラック82は、シリコン基板12の裏面12bから主表面12aに到達するスルーカットとしたが、シリコン基板の主表面12aに到達しないハーフカットの場合であっても良い。その場合には、その後、別途所定のダイシングを行うことにより、シリコン基板12を切断する。尚、シリコン基板12部分の切断後、レーザ光を透過させ難い難透過性を有する封止層42は、ダイシング領域45に切断されずに残存している。
その後、パッケージ構造体50のうちダイシングシート65と接する面と対向する裏面50bを真空吸引装置を用いて吸引するか、或いは、ダイシングシート65の裏面65bを真空吸引装置を用いて吸引するかによって、パッケージ構造体50からダイシングシート65を剥離する。そして、パッケージ構造体50のシリコン基板側の裏面50b側を、基材表面に接着材が塗布された新たなダイシングシート85上に固定する。
次に、隣り合うサブ領域35の貫通部55間における封止層42を、切断されるべき面aに沿って切断する。
この実施の形態では、封止層42がレーザ光を透過させ難い難透過性を有することから、封止層42の切断を、高速回転させたブレードを用いて行う。
ここでのブレードとして、例えば、金属製の円盤の外周部に20〜30μmの範囲内の粒径が多数を占めるダイヤモンド細粒が固着されたブレードを用いて行う。この構成例では、封止層42の切断と併せて、シリコン基板12上のパッシベーション膜16及び保護膜18の切断を行う。尚、ダイシング領域45におけるシリコン基板12上には種々の膜が形成され得るため、当該膜のレーザー光に対する透過性等を考慮してレーザ光によるダイシング又はブレードによるダイシングのいずれかを選択して行うことができる。
そこで、軸回りに高速回転させたブレード(不図示)を、ダイシング領域45の封止層42の表面に押し当て、切断されるべき面aに沿って所定の圧力を加えながらシリコン基板12の方向へ移動させる。このときブレードの切り込み深さは、シリコン基板12の主表面12aが露出される深さとなるように、序々に切り込みを深くしていく(図3(A))。尚、ブレードの位置合わせとして、例えば、封止層42が形成されていないウェハの縁部にマーク(不図示)を形成して行うことができる。
その後、ダイシングシート85の紫外線硬化型アクリル樹脂に紫外線を照射して硬化させた後、基材部分を所定方向に延ばして、切断された各WCSP10間に間隙を形成する(図3(B))。そして、この状態を維持しながら、ダイシングテープ85の裏面側から力を加えて個別にWCSP10を突き上げて、ダイシングシートから個々のWCSP10を剥がし取る。
また、剥がし取られたWCSP10は、封止層42の側面(或いは、側端面とも称する。)mが、シリコン基板12の側面nよりも内側に形成された構造を有している。このことは、封止層42の側面mが、ブレードによって形成された切断面であるのに対して、シリコン基板12の側面nが、レーザ光を照射して形成された改質部に基づいて形成されたクラックによって形成された切断面であることに起因している。この構成例で、例えば、切断によって形成される切断面の間隔が50〜200μmとなるブレードダイシング、及び切断によって形成される切断面の間隔が0.2〜40μmとなるレーザーダイシングを用いたとする。その場合には、側面mは側面nよりも5〜100μmの範囲内で内側に形成される。
上述した説明から明らかなように、この実施の形態では、ダイシング領域におけるシリコン基板の切断を非加熱方式(或いは、非溶融方式とも称する。)のレーザダイシングを用いて行っている。非加熱方式のレーザダイシングは、被切断部材にクラックやカケを殆ど発生させることなく切断可能な上に、これまでのブレードを用いたダイシング方法よりも高速ダイシングが可能である。
そのため、これまでのように、ダイシング領域におけるシリコン基板に、ダイシング時のブレードの衝撃によってクラックやカケが発生するのを抑制することができる。
よって、ダイシング領域のシリコン基板に設けられている貫通部の損傷を緩和することができるので、切り出されるWCSPの信頼性の向上を期待できる。
さらに、切断されるべき面aと貫通部との間の距離をより短くすることが可能なため、ダイシングによる貫通部の損傷を避けようとして、ウェハにおける隣り合うパッケージ間の貫通部の間隔、すなわちダイシング領域の幅をこれまでよりも広げる必要がない。
そのため、ウェハ1枚当たりから切り出すことのできるWCSPの数を減らすことなく、高い信頼性かつ高い生産性を有するWCSPを製造することができる。
また、この実施の形態のWCSPは、当該WCSPの厚み方向に積層することにより、積層型パッケージを構成可能である。
<第2の実施の形態>
図4を参照して、この発明の第2の実施の形態につき説明する。図4(A)及び図4(B)は、この実施の形態の半導体装置及びその製造方法の説明に供する断面図である。尚、第1の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する(以下の各実施の形態についても同様とする)。
この実施の形態では、封止層42を、露出する封止層42の表面42a側から当該封止層42の中途の深さまで切削した後、劈開させて切断する点が、第1の実施の形態との主な相違点である。
具体的には、第1の実施の形態と同様の方法で、シリコン基板12の切断まで行う(図2(B)参照)。
その後、封止層42を切断するに当たり、この実施の形態では、ブレードによる切り込み深さを封止層42の表面42aから当該封止層42の中途までとして、封止層42に溝88を切削する(図4(A))。尚、このときのブレードによる切り込み深さは、後工程において封止層42部分を劈開によって切断可能な深さに設定すれば良いが、より好ましくは、ブレードの切り込み深さを、第1配線層26の上方に位置するまでとするのが良い。このように、ブレードの切り込み深さを劈開によって切断可能な範囲内で浅く設定することにより、ダイシング時にウェハの震動が引き起こすクラックを、貫通部はもとより第1の配線層等の構成成分に発生させるのを効果的に抑制することができる。
その後、ダイシングシート85の紫外線硬化型アクリル樹脂に紫外線を照射して硬化させた後、基材部分を所定方向に延ばすことにより、切断されずに残存している封止層42部分を劈開させる。その後、第1の実施の形態と同様の方法で、ダイシングテープ85から各WCSP100を剥がし取る(図4(B))。
このとき、剥がし取られたWCSP100における封止層42側の側面mのうち、劈開によって形成された側面(或いは、側端面とも称する。)m1は、ブレードによって形成された側面m2よりも外側に張り出している。また、側面m1と側面m2との境界には、段差部60が形成されている。また、好ましくは、この段差部60は、上述したようにブレードの切り込み深さを第1配線層26の上方に位置するまでとし、当該第1配線層26の上方に形成されているのが良い。
上述した説明から明らかなように、この実施の形態では、第1の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、シリコン基板付近の封止層の切断を、ブレードによるダイシングではなく劈開によって行っている。
よって、ダイシング領域におけるシリコン基板に対するブレードの衝撃をさらに緩和でき、貫通部の損傷をより一層抑制することができる。
その結果、第1の実施の形態よりも、さらにダイシング領域の幅を狭めることができるとともに、より高信頼性なWCSPの製造を期待できる。
<第3の実施の形態>
図5〜図7を参照して、この発明の第3の実施の形態につき説明する。図5は、この実施の形態に係る半導体装置にダイシングされる前のウェハの一部を概略的に示す底面図である。また、図6(A)は、図5を一点鎖線VI−VI線に沿って切断して得られる切り口を図中矢印方向から見た断面図である。図6(B)から図7(B)は、図6(A)に続く、この実施の形態の半導体装置及び半導体装置の製造方法の説明に供する断面図である。
この実施の形態では、基板にSOI(Silicon on Insulator)基板を有するSOI構造の半導体装置に適用させた点が第1の実施の形態との主な相違点である。
SOI構造を有する半導体装置は、半導体支持基板上に、絶縁膜を介して回路素子が形成された半導体層(例えば、シリコン単結晶層)を具える3層構造のSOI基板を有し、高速動作及び低消費電力の点で優れている。また、SOI構造の半導体装置を製造するに当たり、従来製品の回路設計及びマスク設計をそのまま適用できることから、コスト面及び信頼性の面でも優れている。一方、SOI構造をとるに当たり、半導体支持基板の電位をグランド電位に固定する必要がある。なぜなら、当該支持基板は、絶縁膜によって分離されてはいるものの寄生容量及び抵抗成分となるため、半導体装置の電気的特性を不安定にする虞があるからである。そのため、SOI基板を具えるチップをBGA(Ball Grid Array)構造に適用する場合、例えば、当該チップの支持基板側を、グランド端子と導通可能な配線基板上の所定位置に搭載して固定している。
一方、上述したSOI構造のWCSPへの適用が期待されてはいるものの、支持基板の電位をグランド電位に固定するに当たり、以下に述べる問題点がある。
第一に、SOIチップの半導体層側を実装基板に実装した構成において、SOIチップの支持基板と実装基板とを電気的に接続する方法がある。しかし、この方法によれば、実装基板側に、SOIチップ側と電気的な接続をとるための新たなスペースの確保が必要となるため、高密度実装には不向きである。
第二に、SOIチップの半導体層上に設けられたグランドパッドと支持基板とを、チップの回路素子形成領域に形成したビアによって電気的に接続する方法がある。しかし、この方法によれば、新たなビアの形成に伴って回路設計やマスク設計等を変更する必要がある。その結果、新たなウェハプロセスが必要となるのはもとより、パッケージサイズの増大を招く虞があり、コスト面及び信頼性の面で満足のいくものではない。
また、上記特許文献1は、SOI構造をWCSPに適用した構成ではあるものの、ブレードを用いたダイシングによってパッケージ毎に個片化するため、上述したダイシング時におけるブレードの衝撃に起因する信頼性の低下を招く懸念がある。
そこで、この実施の形態では、パッケージサイズをこれまでよりも広げることなく、高信頼性なSOI構造を有するWCSPを以下に説明する。
この実施の形態では、ダイシング工程を要する加工対象物として、WCSP150が切り出されるパッケージ構造体95の場合を例に挙げて説明する。
先ず、図5に示すように、加工対象物として、その表裏面に外部端子34の形成までを終了した、ウェハ状のパッケージ構造体95(説明後述)を用意する。パッケージ構造体95には、後の個片化工程を経て、WCSP150(図6(C)参照)として切り出されるサブ領域35が行列状に形成されている。
具体的には、各サブ領域35の表面領域のうち周縁部は、WCSP150毎に個片化する切断面aを含む所定幅を有する周辺領域(或いは、ダイシング領域とも称する。)45である。また、各サブ領域35のうちダイシング領域45によって包囲された領域は、回路素子を具える中央領域(或いは、回路素子形成領域とも称する。)40である。また、電極パッド14が回路素子形成領域40の外周に沿って所定間隔毎に配置されている。ここで、この電極パッド14のなかには、埋め込み部(或いは、ビアとも称する。)98と電気的に接続されるグランドバッド141として機能するものも含まれる(説明後述)。また、各電極パッド14は、回路素子形成領域40の内側に向かう専用の第1配線層26を経て、半田ボール34と電気的に接続されている。また、ダイシング領域45における切断されるべき面aを挟む位置には、隣り合うサブ領域35が具える埋め込み部(或いは、ビアとも称する。)98(説明後述)が、対向配置されている。
続いて、図6(A)を参照して、パッケージ構造体95について説明する。
回路素子形成領域40におけるSOI基板108を構成する半導体層106の主表面106a上に、回路素子と電気的に接続されたアルミニウムからなる電極パッド14が形成されている。SOI基板108は、半導体支持基板102上に、絶縁膜104を介して、回路素子が形成されている半導体層106が順次形成された構成である。ここでは、支持基板102をシリコン基板とし、絶縁膜104をシリコン酸化膜とし、及び半導体層106を単結晶シリコン層とする。
また、上述した埋め込み部98は、ダイシング領域45における半導体層106の主表面106aから支持基板102の中途に至る深さ(すなわち、高さ)に形成された導電性の柱状部である。この埋め込み部98によって、支持基板102の電位をグランド電位に固定することができる。その結果、後の個片化工程を経て切り出される、WCSP150の電気的特性を安定させることができる。埋め込み部98は、例えば、先ず、半導体層106の表面106aから支持基板102の中途に至る深さに溝部(或いは、凹部とも称する。)99をドリル等で形成する。その後、凹部99の半導体層106との境界を絶縁材料(不図示)によって絶縁膜56をコーティングした後、当該絶縁膜56上に銅等の導電部材57をめっき形成することにより得られる。
ここでのグランドパッド141は、第1絶縁層20上に形成された配線部32を構成する配線パターンとしての第1配線層26を経て、埋め込み部98の一端及び配線部32を構成するポスト部28の一端と電気的に接続されている。すなわち、この構成例における配線部32は、半導体層106の主表面106aと平行な方向に延在する第1配線層26と、当該第1配線層26上に主表面106aに対して垂直な方向に突出したポスト部28とを具え、全体として主表面106aに対して垂直な方向に突出する凸部を構成している。そして、この配線部32の一端が電極パッド14またはグランドパッド141に接続されており、他端の頂面が後述する封止層42に覆われずに露出されている。尚、第1配線層26は銅(Cu)によって形成されており、既に説明したように、ポスト部28を所望位置に再配置可能な再配線層としても機能している。また、半導体層106の表面106a全面には、ポスト部28の頂面を露出させるような厚みで封止層42が形成されている。封止層42から露出されるポスト部28の頂面上には、半田ボール34が形成されている。
続いて、上述したウェハ状のパッケージ構造体95が有する半田ボール34側を、第1の実施の形態と同様に、ダイシングシート65上に固定する。
その後、SOI基板108がレーザ光に対する透過性を有することから、SOI基板に対する切断を、第1の実施の形態と同様に、レーザ光を用いた非溶融方式(あるいは、非加熱加工方式とも称する)を用いて行う(図6(B))。
このときも、第1の実施の形態と同様に、SOI基板108の内部に高精度で集光されたレーザ光によって、多光子吸収に起因する改質部110が形成される。またこのとき、改質部110の形成に伴う内部応力や歪みによって、改質部110を起点とするクラック112が発生する。こうして、ダイシング領域45では、切断されるべき面aに沿って発生するクラック112を利用して、SOI基板108を切断することができる。
その後、第1の実施の形態と同様に、パッケージ構造体95をダイシングシート65から剥がし取った後、パッケージ構造体95のSOI基板側の裏面95b側を、基材表面に接着材が塗布された新たなダイシングシート85上に固定する。
その後、第1の実施の形態と同様に、封止層42の切断を、高速回転させたブレードを用いて行った後(図7(A))、切断された各WCSP150間に間隙を形成して個々ののWCSP150を剥がし取る(図7(B))。尚、この構成例においても、第2の実施の形態のように、封止層42へのブレードによる切り込み深さを第1配線層26の上方に位置するまでとし、劈開を利用して封止層42を切断する構成であっても良い。
上述した説明から明らかなように、この実施の形態では、ダイシング領域におけるSOI基板の切断を非加熱方式のレーザダイシングによって行っている。
そのため、ダイシング時のブレードの衝撃によって、ダイシング領域のSOI基板にクラックやカケが発生するのを抑制することができる。
よって、ダイシング領域のSOI基板に設けられている埋め込み部の損傷を緩和することができるので、切り出されるWCSPの信頼性の向上を期待できる。
さらに、この実施の形態によれば、切り出されたWCSPを実装基板に実装することにより、実装基板側に形成された端子から対応する外部端子(半田ボール)に供給されたグランド電位を、SOI基板に伝送可能な構成となる。
具体的には、半田ボールから埋め込み部に、電極パッドと接続された共用の電極パッド及び再配線層を経て、基板電位が供給される伝送経路、または半田ボールから埋め込み部に、専用のポスト部及び再配線層を経て供給される伝送経路が形成された構成となる。これにより、支持基板における寄生容量及び抵抗成分に起因して、WCSPの電気的特性が不安定となるのを抑制することができる。
さらに、この実施の形態によれば、実際にSOIチップとして機能する領域外であるダイシング領域に、WCSPの構造に用いられる再配線層を介して、グランド電位が供給される半田ボール34に電気的に接続されるグランドパッドと接続可能な埋め込み部を形成することができる。よって、SOIチップ側に対する回路設計及びマスク設計の変更が不要なため、コスト面及び信頼性の面で優れている。
また、ダイシング領域に埋め込み部を設けることにより、パッケージサイズをこれまでよりも広げることなく、SOI構造を有するWCSPを実現することができる。
そのため、ウェハ1枚当たりから切り出すことのできるWCSPの数を減らすことなく、高い信頼性かつ高い生産性を有するSOI基板対応型のWCSPを製造することができる。
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を用することができる。
例えば、レーザ光による非加熱加工方式のダイシング方法は、上述した方法のみに限定されない。従って、目的や設計に応じて種々のレーザ光による非加熱加工方式(或いは、非溶融方式とも称する。)を適用することができる。
また、上述した実施の形態では、WCSPに個片化される前のウェハ状の加工対象物を例に挙げて説明したが、これに限定されるものではない。すなわち、周縁部に貫通部が形成されているパッケージ間の切断が必要な加工対象物に対して適用可能である。また、このときの加工対象物の形状は円形状のみに限定されず、例えば、矩形状であっても良い。
また、上述した各実施の形態では、加工対象物を固定する粘着材として、紫外線硬化型アクリル樹脂を用いたが、ワックス等を用いた構成であっても良い。また、ダイシングシートによる固定に限定されず、例えば、固定用の治具を用いた場合であっても良い。
また、上述した実施の形態では、半導体基板として、シリコン基板を用いた場合を例に挙げて説明したが、これに限定されず、例えば、サファイア層上にシリコン薄膜が形成されたSOS(Silicon On Sapphire)基板であっても良い。この場合には、高い硬度である難削材であるサファイア層に対するダイシング時間を、ブレードによってダイシングする場合に比べて大幅に短縮することができる。
また、上述した各実施の形態では、非加熱方式のレーザーダイシングを行った後、ブレードによるダイシングを行ったが、目的や条件等に応じて、ダイシングの順序を逆にして行っても良い。
(A)はこの発明の第1の実施の形態に係る半導体装置にダイシングされる前のウェハの一部分を示す概略的平面図、及び(B)はレーザダイシングの説明に供する図である。 (A)及び(B)は、この発明の第1の実施の形態の半導体装置の製造工程を説明する工程図(その1)である。 (A)及び(B)は、この発明の第1の実施の形態の半導体装置の製造工程を説明する工程図(その2)である。 (A)及び(B)は、この発明の第2の実施の形態の半導体装置の製造工程を説明する工程図である。 この発明の第3の実施の形態に係る半導体装置にダイシングされる前のウェハの一部分を示す概略的平面図である。 (A)及び(B)は、この発明の第3の実施の形態の半導体装置の製造工程を説明する工程図(その1)である。 (A)及び(B)は、この発明の第3の実施の形態の半導体装置の製造工程を説明する工程図(その2)である。
符号の説明
10、100、150:半導体装置(WCSP)
12:シリコン基板(基板)
12a:シリコン基板の主表面
12b:シリコン基板の裏面
14:電極パッド
16:パッシベーション膜
18:保護膜
20:第1絶縁層
22:第2絶縁層
24:スルーホール
26:第1配線層(配線層)
28:ポスト部(導体部)
32:配線部
34:半田ボール
35:サブ領域
36:第2配線層
38:ランド
39:表面保護膜
40:回路素子形成領域(アクティブ領域)(中央領域)
42:封止層
42a:封止層の表面
45:ダイシング領域(周辺領域)
50、95:パッケージ構造体
50b:積層体の裏面
55:貫通部
56:絶縁膜
57:導電部材
60:段差部
65、85:ダイシングシート
65b:ダイシングシートの裏面
70:レーザ光源
72:対象物
74:集光レンズ
80、110:改質部
82、112:クラック
88:溝
98:埋め込み部
99:凹部(溝部)
108:SOI基板(基板)
102:半導体支持基板
104:絶縁層
106:半導体層
106a:半導体層の主表面
141:グランドパッド

Claims (5)

  1. 基板の主表面に、回路素子と該回路素子に接続された電極パッドとが形成され、
    記主表面と該主表面に対向する裏面との間を貫通する貫通孔が形成され、
    前記貫通孔の内壁上に絶縁膜が形成され、
    前記貫通孔内の前記絶縁膜上に、前記回路素子と電気的に接続された導電部材が設けられ、
    前記主表面上に形成され前記電極パッドと電気的に接続された配線層と該配線層の表面に形成されたポスト部とからなる配線部が設けられ、
    前記ポスト部上に外部端子が設けられ、
    前記外部端子が露出するように前記配線部及び前記主表面上を覆う、前記基板よりもレーザ光を透過させ難い封止層が形成されるとともに
    前記回路素子及び前記電極パッドとを含む中央領域と該中央領域を囲み前記貫通孔を含む周辺領域とを有する複数のチップ領域と、該複数のチップ領域の各々を区画する区画領域とが定義された加工対象物を準備する第1工程と、
    該加工対象物を前記チップ領域ごとに個片化する第2工程と、
    を含む半導体装置の製造方法であって、
    前記第2工程が、
    前記裏面側から前記区画領域に、前記レーザ光を非加熱方式で照射する照射工程と、
    該照射工程よりも後で、前記区画領域の前記封止層を前記主表面側から切削する切削工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体支持基板上に絶縁膜が形成され、且つ、該絶縁膜上に半導体層が形成され、
    該半導体層の主表面に、回路素子及び該回路素子に接続された電極パッドが形成され、
    前記半導体層の前記主表面から前記半導体支持基板に達する溝部が形成され、
    記溝部内に、前記半導体層と電気的に絶縁され且つ前記回路素子及び前記半導体支持基板と電気的に接続された導電部材が設けられ、
    前記主表面上に形成され前記電極パッドと電気的に接続された配線層と該配線層の表面に形成されたポスト部とからなる配線部が設けられ、
    前記主表面上に外部端子が設けられ、
    記外部端子が露出するように前記配線部及び前記主表面上を覆う、前記半導体支持基板よりもレーザ光を透過させ難い封止層が形成されるとともに
    前記回路素子及び前記電極パッドとを含む中央領域と該中央領域を囲み前記貫通孔を含む周辺領域とを有する複数のチップ領域と、該複数のチップ領域の各々を区画する区画領域とが定義された加工対象物を準備する第1工程と、
    該加工対象物を前記チップ領域ごとに個片化する第2工程と、
    を含む半導体装置の製造方法であって、
    前記第2工程が、
    前記半導体支持基板の裏面側から前記区画領域に、前記レーザ光を非加熱方式で照射する照射工程と、
    該照射工程よりも後で、前記区画領域の前記封止層を前記主表面側から切削する切削工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法において、
    前記非加熱方式は、前記基板の内部に前記レーザ光を集光させて行うことを特徴とする半導体装置の製造方法。
  4. 請求項1〜3のいずれかに記載の半導体装置の製造方法において、
    前記切削工程は、前記封止層の中途の深さまで該封止層を切削する工程であり、且つ、
    前記第2工程が、該切削工程後に前記封止層を劈開する工程をさらに含む、
    ことを特徴とする半導体装置の製造方法。
  5. 請求項1〜4のいずれかに記載の半導体装置の製造方法において、
    前記レーザ光の光源がYAGレーザであることを特徴とする半導体装置の製造方法。
JP2003404987A 2003-12-03 2003-12-03 半導体装置の製造方法 Expired - Lifetime JP3795040B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003404987A JP3795040B2 (ja) 2003-12-03 2003-12-03 半導体装置の製造方法
US10/849,385 US6914327B2 (en) 2003-12-03 2004-05-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003404987A JP3795040B2 (ja) 2003-12-03 2003-12-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005167024A JP2005167024A (ja) 2005-06-23
JP3795040B2 true JP3795040B2 (ja) 2006-07-12

Family

ID=34727822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003404987A Expired - Lifetime JP3795040B2 (ja) 2003-12-03 2003-12-03 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6914327B2 (ja)
JP (1) JP3795040B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004109771A2 (en) * 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP4251054B2 (ja) * 2003-10-01 2009-04-08 株式会社デンソー 半導体装置の製造方法
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP4471852B2 (ja) * 2005-01-21 2010-06-02 パナソニック株式会社 半導体ウェハ及びそれを用いた製造方法ならびに半導体装置
JP2014146829A (ja) * 2005-11-10 2014-08-14 Renesas Electronics Corp 半導体チップおよび半導体装置
JP4923874B2 (ja) * 2005-11-16 2012-04-25 株式会社デンソー 半導体ウェハ
JP4736738B2 (ja) * 2005-11-17 2011-07-27 株式会社デンソー レーザダイシング方法およびレーザダイシング装置
US7829998B2 (en) 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US8445325B2 (en) 2007-05-04 2013-05-21 Stats Chippac, Ltd. Package-in-package using through-hole via die on saw streets
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
JP5067068B2 (ja) * 2007-08-17 2012-11-07 東京エレクトロン株式会社 半導体装置の製造方法及び記憶媒体
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
JP5217557B2 (ja) * 2008-03-27 2013-06-19 パナソニック株式会社 電子部品の製造方法
US9686673B2 (en) * 2010-05-18 2017-06-20 Electric Mirror, Llc Apparatuses and methods for streaming audio and video
US10462651B1 (en) * 2010-05-18 2019-10-29 Electric Mirror, Llc Apparatuses and methods for streaming audio and video
EP2812929B1 (en) 2012-02-10 2020-03-11 Lumileds Holding B.V. Molded lens forming a chip scale led package and method of manufacturing the same
JP2014033164A (ja) * 2012-08-06 2014-02-20 Disco Abrasive Syst Ltd ウエーハの加工方法及びレーザー加工装置
JP6013858B2 (ja) * 2012-10-01 2016-10-25 株式会社ディスコ ウェーハの加工方法
JP2014239123A (ja) * 2013-06-06 2014-12-18 株式会社ディスコ 加工方法
JP6545712B2 (ja) * 2014-12-25 2019-07-17 デンカ株式会社 レーザーダイシング用粘着シートおよび半導体装置の製造方法
JP2017088782A (ja) * 2015-11-13 2017-05-25 日東電工株式会社 積層体および合同体・組み合わせの回収方法・半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243900A (ja) 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP4183375B2 (ja) 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
JP2002243900A (ja) 2001-02-16 2002-08-28 Taiyo Material:Kk 大気中電子線集束照射装置

Also Published As

Publication number Publication date
JP2005167024A (ja) 2005-06-23
US6914327B2 (en) 2005-07-05
US20050121781A1 (en) 2005-06-09

Similar Documents

Publication Publication Date Title
JP3795040B2 (ja) 半導体装置の製造方法
JP5608521B2 (ja) 半導体ウエハの分割方法と半導体チップ及び半導体装置
KR100650538B1 (ko) 반도체 장치의 제조 방법
US8148240B2 (en) Method of manufacturing semiconductor chips
US8173488B2 (en) Electronic device and method of manufacturing same
JP2012221998A (ja) 半導体装置ならびにその製造方法
KR102340168B1 (ko) 인터포저의 제조 방법
KR20100066383A (ko) 반도체 기판의 저면 및 측면을 수지 보호막으로 덮은 반도체 장치의 제조방법
CN104465514A (zh) 用于制造半导体器件的方法
KR20190001919A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2018098296A (ja) ウェーハの加工方法
KR101893617B1 (ko) 칩의 제조 방법
TWI826692B (zh) 晶圓之製造方法以及層積元件晶片之製造方法
US11145515B2 (en) Manufacturing method of semiconductor device with attached film
JP6341554B2 (ja) 半導体装置の製造方法
JP2006261447A (ja) 半導体装置、及び、半導体装置の製造方法
JP6298720B2 (ja) 積層デバイスの製造方法
JP2008120947A (ja) 転写テープ及びこの転写テープを用いた半導体装置の製造方法
US11551973B2 (en) Semiconductor device manufacturing method and semiconductor device
JP2017069269A (ja) 半導体装置および半導体装置の製造方法
JP2006287271A (ja) 半導体装置の製造方法
JP7233225B2 (ja) ウェーハの割段方法
US12009319B2 (en) Integrated circuit with metal stop ring outside the scribe seal
JP2013185949A (ja) 半導体装置の解析方法および半導体装置
JP2005117066A (ja) 半導体装置、実装用基板、電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060411

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3795040

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090421

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100421

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100421

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110421

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120421

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120421

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130421

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140421

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term