JP5067068B2 - 半導体装置の製造方法及び記憶媒体 - Google Patents

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Description

本発明は、半導体装置に用いられる有機膜をプラズマによりエッチングする技術に関する。
半導体装置の製造工程において、例えばシリンダホールやコンタクトホールを形成する場合、これらのホールのアスペクト比が大きくかつ深さが大きいことから多層構造のマスクを用いることが行われている。このマスクの一例としては、被エッチング膜である絶縁膜例えばSiO2膜(シリコン酸化膜)の上に有機膜、SiO2膜を積層し、フォトレジストを用いてこれらの積層膜に対してドライ現像を行って形成したマスクが挙げられる。
このドライ現像の一例について図12を参照しながら説明する。図12(a)中1は、炭素を主成分とする有機膜12、SiO2膜13及びフォトレジスト(PR)膜14を下からこの順に積層してなる積層体であり、フォトレジスト膜14にはフォトリソグラフィが行われて、パターン15が形成されている。先ず例えばCF4などのエッチング用ガスをプラズマ化して、そのプラズマによりレジストパターン15に沿ってSiO2膜13をエッチングし、このSiO2膜13にマスクパターン16を形成した後(図12(b))、O2ガス単独あるいはO2ガスにH2ガス、N2ガスなどを加えた混合ガスをプラズマ化し、マスクパターン16を介して有機膜15をエッチング(アッシング)して、当該有機膜15にその下層のSiO2膜11をエッチングするためのマスクパターン17を形成する(図12(c))。
有機膜15は酸素ラジカルによりCO2やH2Oなどに分解されるが、酸素ラジカルは有機膜15を等方的にエッチングする、つまり深さ方向にエッチングする他に横方向にもエッチングする傾向が強く、図12(c)に示すように前記マスクパターン17は、ボーイング形状と呼ばれるパターンの縦断面が弓形に横方向に広がった形状になり、マスクパターン17の側壁18の垂直性が低くなってしまうことがある。その結果としてSiO2膜13及び有機膜12をマスクとして被エッチング膜であるSiO2膜11をエッチングすると、有機膜12の異方形状が被エッチング膜に転写されて、結局被エッチング膜(SiO2膜11)のホールのエッチング形状が悪化する。
マスクパターン17がボーイング形状となることを抑制するために、例えばO2ガスに加えてCF系またはCH系のガスをプラズマ化し、有機膜12のエッチングを行うと共にこれらのガスから生じた化合物をマスクパターン17の側壁18に付着させて酸素ラジカルに対する保護膜を形成する場合もあるが、その場合でも酸素ラジカルによる横方向のエッチングを十分に抑えることができず、ボーイング形状が発生することがあった。
ところで例えば有機膜12自体を被エッチング膜としてエッチングする場合、有機膜12上にSiO2膜13を設けず、直接フォトレジスト膜14を設けてレジストパターン15に沿って有機膜12をエッチングする場合がある。しかしフォトレジスト膜14は有機物により構成されるため、有機膜12をエッチングする際にフォトレジスト膜14もエッチングされてパターンの形状が崩れ、このことに起因してレジストパターン15の本来の形状が正常に有機膜12に転写されず、被エッチング膜である有機膜12のホール形状がボーイング形状になったり、底部が広がるアンダーエッチング形状になる場合がある。上記の積層体1ではフォトレジスト膜14と有機膜12との間に無機膜であるSiO2膜13が設けられることで、マスクパターン17の上部側が酸素プラズマに曝されることが抑えられるが、このように無機膜を設けていてもその膜厚が小さい場合は、無機膜が無い場合と同様にマスクパターン17の上部側が酸素プラズマに曝されやすくなるため、ボーイング形状が発生しやすくなるおそれがある。従ってマスクパターン17の形状を制御するためには無機膜の厚さについても適切な厚さを検討する必要がある。
なお特許文献1には、有機膜のエッチングを行うにあたり、パターンの側壁に保護膜を形成する技術に記載しているが、この保護膜はシリコンを含まないため、上記の問題を解決できるものではない。
特開2002−9058号公報
本発明はこのような問題を解決するためになされたものであって、その目的は、半導体装置を製造するために基板上に形成された有機膜をエッチングするにあたり、良好なエッチング形状を得ることができる半導体装置の製造方法及び記憶媒体を提供することである。
本発明の半導体装置の製造方法は、有機膜、シリコン含有膜及びパターンマスクが下からこの順に積層された基板に対してプラズマによりエッチングを行い、前記有機膜にホールまたは溝を形成する半導体装置の製造方法において、
前記シリコン含有膜をプラズマによりエッチングして前記パターンマスクのパターンを当該シリコン含有膜に転写する工程と、
次いで前記パターンマスクをプラズマにより除去して前記シリコン含有膜の表面を露出させる工程と、
プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して前記有機膜の表面をエッチングし、これにより当該有機膜の厚さよりもその深さが小さい凹部を形成する工程と、
前記酸素の活性種による有機膜のエッチングを停止した後、前記シリコン含有膜をスパッタして前記凹部の内壁面にシリコン含有物からなる保護膜を形成する工程と、
前記保護膜が形成された有機膜の凹部を、プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して更に深さ方向にエッチングして、ホールまたは溝を形成する工程と、を含むことを特徴とする。
前記パターンマスクは、例えばフォトレジスト膜からなり、パターンマスクのパターンをシリコン含有膜に転写する工程は、シリコン含有膜をオーバエッチングし、有機膜の表面をエッチングすることにより、前記凹部を形成すると共にパターンマスクの一部のみをエッチングして除去するように行ってもよい。また、パターンマスクを除去する工程及び凹部を深さ方向にエッチングしてホールまたは溝を形成する工程は、シリコン含有膜をスパッタするためのスパッタ用ガスが含まれたガスをプラズマ化したプラズマを用いて行ってもよい。前記スパッタ用ガスは例えばAr、Xe、Heを含む。
また他の発明の半導体装置の製造方法は、有機膜、シリコン含有膜及びパターンマスクが下からこの順に積層された基板に対してプラズマによりエッチングを行い、前記有機膜にホールまたは溝を形成する半導体装置の製造方法において、
基板上に設けられた有機膜にその厚さが当該有機膜の厚さの1/5以上となるようにシリコン含有膜を形成する工程と、
シリコン含有膜上に、シリコン含有膜をエッチングするためのパターンマスクを形成する工程と、
前記シリコン含有膜をプラズマによりエッチングして前記パターンマスクのパターンを当該シリコン含有膜に転写する工程と、
次いで前記パターンマスクをプラズマにより除去して前記シリコン含有膜の表面を露出させる工程と、
プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して前記有機膜の表面をエッチングし、これにより当該有機膜の厚さよりもその深さが小さい凹部を形成する工程と、
前記酸素の活性種による有機膜のエッチングを停止した後、前記シリコン含有膜をスパッタして前記凹部の内壁面にシリコン含有物からなる保護膜を形成する工程と、
前記保護膜が形成された有機膜の凹部を、プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して更に深さ方向にエッチングして、ホールまたは溝を形成する工程と、を含むことを特徴とする半導体装置の製造方法。

前記パターンマスクは、例えばフォトレジスト膜からなり、前記凹部を形成した後、前記保護膜を形成する工程と、凹部を深さ方向にエッチングする工程と、
をこの順に繰り返し行うことでホールまたは溝を形成してもよい。
本発明の記憶媒体は、基板に対してエッチングを行うプラズマ処理装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、前記コンピュータプログラムは上述の半導体装置の製造方法を実施するようにステップが組まれていることを特徴とする。
本発明によれば有機膜上に設けられたシリコン含有膜をスパッタして、有機膜に形成した凹部の側壁にシリコンを含む保護膜を形成し、この状態でその凹部をプラズマにより深さ方向にエッチングしているため、後述の実験結果から示されるように、酸素の活性種による等方性エッチングが抑えられ、従って有機膜に高い垂直性を持った凹部を形成することができる。
また他の発明によれば基板上に設けられた有機膜にその厚さが当該有機膜の厚さの1/5以上となるようにシリコン含有膜を形成し、当該シリコン含有膜をスパッタして有機膜に形成された凹部の側壁にシリコンを含む保護膜を形成している。従って後述の実験で示されるように、酸素の活性種による等方性エッチングが抑えられ、従って有機膜に高い垂直性を持った凹部を形成することができる。
先ず第1の実施の形態で用いられ、図1に示すプラズマ処理装置2により処理を受ける基板である半導体ウエハ(以下ウエハと呼ぶ)W表面に形成された膜構造について図2(a)を用いて説明する。ウエハWには絶縁膜であるSiO2膜51が設けられており、このSiO2膜51上には炭素を主成分とする有機膜52が形成されている。有機膜52上にはシリコン含有膜であるSiO2膜53が形成されている。なお、シリコン含有膜とはシリコンを主成分として含む無機膜であり、SiO2膜以外にもSiN膜(窒化シリコン)やSiON、Poly−Si(多結晶Si)などからなる膜が挙げられ、またシリコンのみからなる膜もこれに含まれるが、膜形成にあたり不可避的にシリコンが混入した膜を意味するものではない。SiO2膜53上にはパターンマスクを構成するフォトレジスト(PR)膜54が積層されている。フォトレジスト膜54はArFを光源として露光された後、現像されており、レジストパターン55が開口し、そのレジストパターン55の底部にはSiO2膜53が露出している。フォトレジスト膜54は、後述するようにSiO2膜53をオーバエッチングする途中で消失せず、かつオーバエッチング後できるだけ薄くなるような適切な厚さに形成される。
続いて本発明に係る半導体装置の製造方法を実施するプラズマ処理装置2について図1を参照しながら説明する。プラズマ処理装置2は、気密に形成された処理容器21を備え、当該処理容器21の底部には排気口22が設けられている。この排気口22は排気路22aを介して排気手段23と接続されており、制御部20Aにより排気量が制御され、処理容器21内が所定の圧力に保たれるようになっている。図中24は、ゲートルブ25により開閉自在な搬送口である。
前記処理容器21の内部には、ガスシャワーヘッドを兼ねた上部電極3が設けられている。当該上部電極3の下面側には多数のガス拡散孔31が穿設されており、処理ガスを下方側に位置するウエハWの表面全体に供給する。ガス拡散孔31に連通するガス導入管31は上流側において、例えば3本に分岐して分岐管32A〜32Cを形成し、夫々バルブ33A〜33Cと流量制御部34A〜34Cとを介してガス供給源35A〜35Cに接続されている。このバルブ33A〜33C、流量制御部34A〜34Cはガス供給系36を構成して後述の制御部20Aからの制御信号によって各ガス供給源35A〜35Cのガス流量及び給断の制御を行うことができる。この例ではガス供給源35A、ガス供給源35B、ガス供給源35Cは、夫々CFガス、Oガス、スパッタ用ガスであるArガスの供給源である。また図中30は、上部電極3を処理容器21から電気的に充分浮かせるように設けられた絶縁部材である。
更に処理容器21の内部には、前記上部電極3と対向するようにして載置台4が設けられており、載置台4は絶縁部材40により処理容器21に対して電気的に充分に浮いた状態にされている。また載置台4は例えばアルミニウムなどからなる円柱状の支持部41と、支持部41の上端面に設けられたウエハWが置かれる載置プレート42とを備えている。載置プレート42は、誘電体例えば窒化アルミニウムなどのセラミックスからなる誘電体プレートとして形成されており、その内部には上面側に箔状の電極(下部電極)43が設けられ、更に下面側にメッシュ状のヒータ44が設けられている。図中45は、ウエハWの周縁部から周方向に均一に処理ガスが排気されるようにするための、その表面に多数の通流孔が穿設された排気リングである。なお、図示は省略するが、ウエハWを裏面側から支持した状態で昇降可能な基板支持ピンが載置台4の表面から突没自在に設けられており、装置外部から進入してくるウエハ移載アームと当該基板支持ピンとの協働作用により載置台4へのウエハWの受け渡しが行われる。
前記下部電極43には給電棒46の一端が接続されており、この給電棒46の他端は整合回路47を介してプラズマ生成用の高周波電源48と接続されている。給電棒46は例えば整合回路47の手前で分岐し、この分岐路の先端はスイッチ48を介して静電チャック用の直流電源49と接続されている。即ち、前記下部電極43は高周波電圧印加用の電極と、静電チャック用の電極とを兼用しており、従って、下部電極43及びその上部の誘電体部分はウエハWを静電吸着するための静電チャックを構成する。更にまた、前記ヒータ44は導電棒37を介してヒータ電源部38と接続されている。また例えば下部電極43には不図示のバイアス用の高周波電源が整合回路を介して接続されており、後述のように高周波電源48がオンになりプラズマが生成する際にはバイアス用の高周波電源もオンになりバイアス用の高周波が下部電極43に印加されるようになっている。
また、前記載置プレート42の表面に吸着保持されたウエハWの全周を囲むようにプラズマ制御用のリング部であるフォーカスリング26が設けられている。フォーカスリング26は、例えば石英などの絶縁部材からなるリング部材27と、リング部材27上面に粘着層28を介して着脱自在に設けられたリング状のプラズマ制御用のシート29とが設けられている。シート29は、プラズマに曝されるとプラズマ活性種例えば塩素ラジカルと反応する成分例えば炭素ラジカルなどの炭素を解離する材質例えばポリイミドなどの有機系樹脂を含んでいる。プラズマ処理中に発生した炭素ラジカルは、ウエハWの周縁部近傍のフッ素ラジカルと反応してエッチング作用を有しない化合物例えばCFx(x=1,2,3,4)を生成させ、生成した化合物は処理中にウエハWの中央部から周縁部へ向かう排気流に乗って除去され、ウエハWの周縁部近傍とその内側領域との間でフッ素ラジカルの密度差が生じるのを抑えられ、ウエハWに対して面内均一性の高いエッチング速度でエッチングすることができるようになっている。
さらに、処理容器21の周囲には、搬送口24の上下に二つのリング状の磁石39a、39bが設けられており、上部電極3と載置台4との間の処理空間Sの周辺部に磁場を形成し、処理空間Sへプラズマを閉じこめることができるようになっている。
また、このプラズマ処理装置2には例えばコンピュータからなる制御部20Aが設けられており、この制御部20Aはプログラム、メモリ、CPUからなるデータ処理部などを備えており、前記プログラムには制御部20Aからプラズマ処理装置2の各部に制御信号を送り、後述の各ステップを進行させることでウエハWに対してプラズマ処理を施すように命令が組み込まれている。また、例えばメモリには処理圧力、処理時間、ガス流量、電力値などの処理パラメータの値が書き込まれる領域を備えており、CPUがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこのプラズマ処理装置2の各部位に送られることになる。このプログラム(処理パラメータの入力操作や表示に関するプログラムも含む)は、コンピュータ記憶媒体例えばフレキシブルディスク、コンパクトディスク、MO(光磁気ディスク)などの記憶部20Bに格納されて制御部20Aにインストールされる。
(第1の実施の形態)
前記プラズマ処理装置2を用いた本発明の半導体装置の製造方法の第1の実施の形態として、前記有機膜52をエッチングしてその下層のSiO2膜51をエッチングするためのマスクパターンを形成するプロセスについて説明する。先ずゲートバルブ25を開いて処理容器21内へ図示しない搬送機構によりウエハWを搬入する。そしてこのウエハWを載置台4上に水平に載置した後、ウエハWを載置台4に静電吸着させる。その後搬送機構を処理容器21から退去させてゲートバルブ25を閉じ、続けて不図示の温度制御機構によりウエハWの上部、高さ中央部、下部の温度が夫々60、60、20℃になるように温調する。その後例えば以下の各ステップを行う。
(ステップS1:SiO2膜53のエッチング)
排気手段23により排気口22を介して処理容器21内の排気を行う一方で、ガス供給系36から例えばCF(四フッ化炭素)ガスを流量150sccmで上部電極3を介して処理容器21内に供給し、処理容器21内を所定の真空度例えば10.7Pa(80mTorr)に維持する。その後、高周波電源48から整合回路47を介して下部電極43に所定の周波数の高周波電圧が1500Wで印加されて、CFガスがプラズマ化され、それによってフォトレジスト膜54表面がエッチングされると共にフォトレジスト膜54をマスクとしてレジストパターン55に沿ってSiO2膜53がエッチングされて、当該SiO2膜53にマスクパターン56が形成される。図2(b)に示すように、SiO2膜53がオーバエッチングされ、マスクパターン56の底部に有機膜52が露出し、さらにその有機膜52の表面がエッチングされて、当該有機膜52にマスクパターン56に対応した凹部57aが形成されるようなタイミングで、高周波電源48がオフになり、CFガスの供給が停止する。
このステップS1においては次のことを目的として行っている。ステップS2でフォトレジスト膜54の除去を行うにあたり、処理時間を抑えて露出した有機膜52が酸素ラジカルにより横方向にエッチングされないようにフォトレジスト膜54の厚さをなるべく小さくする。またこの時点で異方性を有するCF4ガスにより有機膜52をエッチングして、凹部57aを形成し、ステップS2及びステップS3において確実にその側壁を保護する保護膜が形成されるようにする。
(ステップS2:フォトレジスト膜の除去)
排気手段23により処理容器21内を排気して、処理空間Sに残留したCFガス及びその活性種を除去した後、所定の排気量で排気を行うと共にガス供給系36からO2(酸素)ガスを流量90sccmで、Ar(アルゴン)ガスを流量150sccmで夫々上部電極3を介して処理容器21内に供給し、処理容器21内を所定の真空度例えば2.0Pa(15mTorr)に維持する。その後、高周波電源48から整合回路47を介して下部電極43に所定の周波数の高周波電圧が500Wで印加され、エッチングガスであるO2ガス及びArガスがプラズマ化されて、酸素ラジカルやArイオンなどの活性種が生成する。
図4(a)に示すように生成した酸素の活性種である酸素ラジカル62により、残留したフォトレジスト膜54がエッチングされると共にフォトレジスト膜54をマスクとして凹部57a表面の有機膜52がエッチングされる。そしてフォトレジスト膜54が除去され、SiO2膜53が露出すると、SiO2膜53をマスクとして引き続き前記有機膜52がエッチングされると共に、Arイオン61によりSiO2膜53表面がスパッタされ、SiO2膜53から当該SiO2膜53を構成するシリコン酸化物63が放出されて(図4(b))、そのシリコン酸化物63が凹部57aの側壁58表面に堆積し(図4(c))、酸素ラジカル62のエッチング作用に対する保護膜64を形成する(図2(c)、図4(d))。ウエハWの面内全体でフォトレジスト膜54が除去され、高周波電源48がオンになってから所定の時間が経過すると、高周波電源48がオフになり、O2ガスの供給が停止する。なお図示の便宜上、この工程において保護膜64は側壁58の上部に形成されているように示しているが、このように一部のみに形成されることに限られるものではなく、例えば側壁58の下部や全体に亘って形成される場合もあり、これは後に示す他の実施形態の同様の工程でも同じである。
(ステップS3:保護膜の形成)
排気手段23により処理容器21内を排気して、処理空間Sに残留したO2ガスとO2ガス及びArガスの活性種を除去した後、所定の排気量で排気を行うと共にガス供給系36からArガスを流量240sccmで処理容器21内に供給し、処理容器21内を所定の真空度例えば2.0Pa(15mTorr)に維持する。その後、高周波電源48から整合回路47を介して下部電極43に所定の周波数の高周波電圧が500Wで印加されて、Arガスがプラズマ化され、Arイオン61などの活性種が生成する。
生成したArイオン61はステップS2と同様にSiO2膜53表面をスパッタし(図5(a))、SiO2膜53からスパッタされたシリコン酸化物63が、前記凹部57aの側壁58に堆積し(図5(b))、保護膜64が成長する(図2(d)、図5(c))。このステップS3のエッチングはO2ガスの活性種を用いず、Arガスの活性種のみによって行われており、Arガスの活性種は有機膜52をほとんどエッチングしないため、凹部57aの横方向への広がりが抑えられる。例えば高周波電源48がオンになってから所定の時間が経過し、凹部57aから形成されるマスクパターン57がボーイング形状となることを抑えるために有効な深さまで保護膜64の形成が進行したら、スループットを高めるために、高周波電源48がオフになり、次のステップS4に移行する。
(ステップS4:酸素プラズマを用いた有機膜のエッチング)
排気手段23により処理容器21内を排気して、処理空間Sに残留したArガスの活性種を除去した後、所定の排気量で排気を行うと共にガス供給系36からO2ガスを流量90sccm、Arガスを流量150sccmで処理容器21内に供給し、処理容器21内を所定の真空度例えば2.0Pa(15mTorr)に維持する。その後、高周波電源48から整合回路47を介して下部電極43に所定の周波数の高周波電圧が500Wで印加されて、Arガス、O2ガスがプラズマ化され、Arイオン61及び酸素ラジカル62などの活性種が生成する。O2ガスの活性種により、SiO2膜53をマスクとして有機膜52がエッチングされて凹部57aが深さ方向に伸びる一方で、ステップS2と同様にSiO2膜53がArイオン61によりスパッタされ、放出されたシリコン酸化物63が凹部57aの側壁58に堆積し、凹部57aの伸長に合わせて保護膜64が下方へと伸び、酸素ラジカル62に対して凹部57aの側壁58がエッチングされることが抑えられながら当該凹部57aの深さ方向へのエッチングが進み、マスクパターン57が形成される。図3(e)に示すようにマスクパターン57の底部にSiO2膜51が露出するタイミングで高周波電源48をオフにして、O2ガス及びArガスの供給を停止する。
この第1の実施形態によればフォトレジスト膜54を除去して露出したSiO2膜53をArイオンでスパッタし、有機膜52に形成した凹部57aの側壁58にスパッタされたSiO2を堆積させて保護膜64を形成した後、酸素ラジカルを用いてSiO2膜52が露出するまで有機膜52をエッチングしている。SiO2により構成される前記保護膜64により酸素ラジカルが凹部57aの側壁58を横方向にエッチングすることが抑えられるため、後述の実験において示されるように有機膜52に、その側壁58が高い垂直性を持つようにマスクパターン57を形成することができる。
また第1の実施形態では、ステップS2でArガス及びO2ガスを処理ガスとして用いてフォトレジスト膜54のエッチングに続けてSiO2膜53をスパッタしているため、フォトレジスト膜54を除去した直後に、凹部57aの側壁58に保護膜64を形成でき、このステップS2の段階で、凹部57aが横方向にエッチングされることが抑えられるため、最終的に形成されるマスクパターン57の垂直性が低下することをより抑えることができる。またステップS4においては、Arガス及びO2ガスをプラズマ化して、凹部57aを深さ方向に伸長させながら、当該凹部57aの下方へと保護膜64を伸長させているため、マスクパターン57の垂直性をより高めることができる。なお十分にマスクパターン57の側壁58の垂直性を高くすることができるのであれば、ステップS2及びステップS4はArガスとO2ガスとの混合ガスを用いる代わりにO2ガスのみを用いてプラズマ処理を行ってもよい。またシリコン含有膜をスパッタするにあたってはArガスに代わり例えばXe、Heなどの希ガスを用いてもよい。この第1の実施形態において有機膜52は上記のようにSiO2膜51をエッチングするためのマスクであってもよく、また有機膜が例えばSiCOH膜などの低誘電率の絶縁膜であり、この絶縁膜にコンタクトホールなどを形成する場合にも本実施形態を適用することができる。
なお本発明はArイオンによりSiO2膜53をスパッタする際に有機膜53に凹部57aの側壁58が形成されていれば、その側壁58が保護され、上述の効果が得られるため、上述の実施形態の手順に限られるものではない。図6は上記実施形態の変形例を示しており、図2(a)と同様の膜構造を有するウエハWについて、先ずステップS1に従って例えば有機膜53が露出するまでエッチングを行った後(図6(a))、ステップS2でArガス及びO2ガスを用いる代わりにO2ガスのみを用いてエッチングを行い、フォトレジスト膜54を除去すると共に、有機膜52の表面をエッチングして凹部57aを形成する(図6(b))。その後ステップS3に従ってSiO2膜53をスパッタして、凹部57aの側壁58に保護膜64を形成する(図6(c))。その後は上記の実施形態と同様にステップS4に従って凹部57aを深さ方向に伸長させてマスクパターン57を形成する(図6(d))。このような工程で処理を行う場合、フォトレジスト膜54が除去されるまでに、有機膜52が横方向にエッチングされることが抑えられるように、当該フォトレジスト膜54が適切な厚さを有するように形成する。
続いて第2の実施形態について説明する。この第2の実施形態は、被エッチング膜である有機膜をエッチングするためのプロセスについて説明したものである。
(各膜の形成工程)
先ずウエハWの表面に形成された例えばSiO2膜71上に例えばアモルファスカーボンからなる有機膜72を形成する(図7(a))。この有機膜72は例えば下地膜をエッチングするためマスクに用いられるものである。続いて夫々シリコン含有膜であるSiN膜73、SiO2膜74を下からこの順に形成する(図7(b))。このとき夫々有機膜72の厚さをH1、SiN膜73及びSiO2膜74の合計の厚さをH2とすると、H2/H1>1/5以上になるようにSiN膜73及びSiO2膜74が形成される。このような厚さになるようにSiN膜73及びSiO2膜74を形成するのは、後述の評価試験で説明するように有機膜を下層までエッチングしたときにパターンの側壁全体に保護膜を形成することを目的としている。次いでSiO2膜74上にレジスト膜75を積層し、その底部にSiO2膜74が露出するように、所定の形状にレジストパターン76が形成される。
(各膜のエッチング)
(ステップT1)
レジストパターン76形成後、上記のプラズマ処理装置2にウエハWを搬入し、第1の実施形態のステップS1と同様の手順で、CFガスを流量150sccmで供給し、処理容器21内を例えば10.7Pa(80mTorr)に維持する。そしてCFガスをプラズマ化することにより、フォトレジスト膜75表面をエッチングすると共にレジストパターン55に沿ってSiO2膜74、SiN膜75を続けてエッチングして、これらSiO2膜74及びSiN膜75に跨るマスクパターン77を形成する(図7(d))。例えば有機膜72が露出するタイミングでプラズマの発生を停止し、CFガスの供給を停止する。
(ステップT2)
続けて上記実施形態のステップS2と同様の手順で、O2ガスを流量90sccm、Arガスを流量150sccmで夫々処理容器21内に供給し、処理容器21内を例えば2.0Pa(15mTorr)に維持した後、各処理ガスをプラズマ化する。第1の実施形態のステップS2で説明したように、フォトレジスト膜75が除去され、続いてSiO2膜74がスパッタされると共にフォトレジスト膜75及びSiO2膜74をマスクとして有機膜72がエッチングされて、凹部78aが形成され、さらにその凹部78aの側壁79に保護膜64が形成される(図8(e))。プラズマの発生開始から例えば所定の時間が経過したらプラズマの発生及びO2ガスの供給を停止する。
(ステップT3)
続けて第1の実施形態のステップS3と同様の手順で、Arガスを流量240sccmで処理容器21内に供給し、処理容器21内を例えば2.0Pa(15mTorr)に維持した後、Arガスをプラズマ化し、前記ステップS3で説明したようにSiO2膜74またはSiN膜73をスパッタして保護膜64を成長させる(図8(f))。そしてプラズマ発生開始から例えば所定の時間が経過したらプラズマの発生を停止させる。
(ステップT4)
続けて上記実施形態のステップS4と同様の手順で、Arガスを流量150sccm、O2ガスを流量90sccmで処理容器21内に供給し、処理容器21内を例えば2.0Pa(15mTorr)に維持した後、これらの処理ガスをプラズマ化し、凹部78aを深さ方向にエッチングして伸長させると共に保護膜64を下方へ伸長させる(図8(g))。エッチング開始後、凹部78aの底部が有機膜72中に留まるようなタイミングでプラズマの発生及びO2ガスの供給を停止する。
(ステップT5)
続けて上記実施形態のステップT3と同じ手順を再び行い、Arガスをプラズマ化し、SiO2膜74またはSiN膜73をスパッタして保護膜64を成長させ(図8(h))、プラズマの発生を開始してから所定の時間経過後にプラズマの発生を停止する。処理容器21内の圧力及びArガスの流量は例えばステップT3と同じである。
(ステップT6)
続けて上記実施形態のステップT4と同じ手順を再び行い、Arガス及びO2ガスをプラズマ化し、凹部78aを深さ方向にエッチングして伸長させると共に上記実施形態で説明したようにSiO2膜74またはSiN膜73をスパッタして保護膜64をさらに下方へ伸長させて、マスクパターン78を形成し、パターン78の底部にSiO2膜が露出するタイミングでプラズマの発生及び各処理ガスの供給を停止する(図8(i))。処理容器21内の圧力及びArガスの流量は例えばステップT3と同じである。
このような第2の実施形態によれば、後述の評価試験でも説明するように凹部78aの側壁79の上部から下部に亘ってSiO2による保護膜64を形成することができ、凹部78aの側壁79が横方向にエッチングされ、その垂直性が低くなることが抑えられる。また、この第2の実施形態のシリコン含有膜の膜厚と有機膜の膜厚との関係を第1の実施形態に適用してもよく、第1の実施形態においてSiO2膜53の厚さが有機膜52の厚さの1/5以上になるように各膜を形成してもよい。
また第2の実施形態においてはArガスのみを用いてSiO2膜74及びSiN膜73をスパッタして保護膜64を成長させる工程と、Arガスに加えてO2ガスを用いて保護膜64を形成しながら、凹部78aをエッチングする工程と、を繰り返し行っているため、凹部78aの側壁79がより確実に保護膜64により保護され、パターン78の横方向の広がりが抑えられる。これは第1の実施形態にも適用してもよく、つまり第1の実施形態においてステップS3及びステップS4からなるサイクルを繰り返し行うことで凹部57aを深さ方向に伸長させてもよい。
また上記各ステップT1〜T6でSiO2膜74及びSiN膜73をスパッタする条件を制御し、形成される保護膜64の厚さを制御し、保護膜64を厚く形成することで、各工程において生成されるプラズマの活性種が凹部78a内に入り難くなるため、マスクパターン78の下方側の線幅を上方側の線幅に比べて小さくすることができる。図9は上記の各ステップTで図8に比べて厚い保護膜が形成された場合に形成されるパターンの模式図であり、図9(a)はステップT3終了後、図9(b)はステップT4終了後、図9(c)はステップT5終了後の凹部78aを夫々示しており、また図9(d)はステップT6終了後のマスクパターン78を示している。このようにパターン78の下方側の線幅が小さいと、例えばSiO2膜71をパターン78に沿ってエッチングする場合にSiO2膜71に形成するパターンを小さくすることができ、そのパターンに配線金属を埋め込むにあたり、配線の線幅の微細化が可能になるので好ましい。このように保護膜の厚さを制御してパターンの底部の線幅を制御することは、第1の実施形態に適用してもよい。
[評価試験]
(評価試験1−1)
評価試験1−1として、図2(a)で示した膜構造を有するウエハWについて上記の第1の実施形態の手順に従ってエッチングを行い、然る後ウエハWの縦断側面を観察した。エッチング時間はステップS1で50秒、ステップS2で30秒、ステップS3で40秒、ステップS4で255秒に夫々設定した。図10(a)、(b)はウエハWの中央部、周縁部において観察されたパターン形状を夫々模式的に示したものであり、これらの図に示されるように、ウエハWの中央部及び周縁部の有機膜に形成されたパターンの側壁は高い垂直性を有していた。
(評価試験1−2)
評価試験1−2として評価試験1−1と同じ膜構造を有するウエハWについてステップS1に従ってエッチングを行った後、ステップS2を実施した。ただしこのステップS2のエッチング時間は評価試験1−1のエッチング時間よりも長く設定し、ステップS3及びS4は行わなかった。図10(c)、(d)はウエハWの中央部、周縁部において観察されたパターン形状を夫々模式的に示したものであり、これらの図から各パターンの側壁はボーイング形状となっていることが分かる。これら評価試験1−1及び1−2の結果から、本発明のプロセスを実施することで、有機膜に形成されるパターンの垂直性が高く、ボーイング形状になることが抑えられるという本発明の効果が示された。
(評価試験2)
評価試験2としてウエハに図7(c)と同様の膜構造を形成した。ただし有機膜の厚さ(図中H3)は800nmであり、SiO2膜及びSiN膜の合計の厚さ(図中H4)は90nmである。このウエハWについて第2の実施形態のステップT1〜T6に示した手順に従ってエッチングを行った。ステップT1,T2,T3,T4,T5,T6のエッチング時間は夫々33秒、20秒、40秒,100秒、40秒、120秒に設定した。
図11(b)はエッチング終了後のウエハWの縦断側面の模式図である。保護膜64が有機膜72の凹部78a内に形成されていることが確認され、ボーイング形状は発生していなかった。保護膜64は有機膜72の表面(有機膜72とSiN膜73との境界)から凹部78aの下部に向けて形成されており、図中H5で示す、保護膜64の上端から下端までの大きさは450nmであった。そしてSiO2膜71は有機膜72をエッチングするためのマスクとなる機能を果たす限界まで削られていた。この実験結果から、有機膜の厚さと同じ800nmの深さを有するように保護膜を形成するためには(800nm/450nm)×90nm=160nmの厚さを有するようにSiO2膜74及びSiN膜73を形成することが必要であり、これは有機膜72の厚さの1/5であるため、シリコン含有膜は有機膜に対して1/5以上の厚さを有するように形成することでパターンの側壁全体を保護できることが推測される。
本発明の半導体装置の製造方法を実施するプラズマ処理装置の一例を示した縦断側面図である。 本発明において有機膜に保護膜を形成しながらパターンを形成するプロセスを示した工程図である。 レジスト及びシリコン含有膜が積層された有機膜に保護膜を形成しながらパターンを形成するプロセスを示した工程図である。 前記保護膜が形成される様子を示した工程図である。 前記保護膜が形成される様子を示した工程図である。 パターンを形成する他のプロセスを示した工程図である。 他の発明においてレジスト及びシリコン含有膜が積層された有機膜に保護膜を形成しながらパターンを形成するプロセスを示した工程図である。 他の発明においてレジスト及びシリコン含有膜が積層された有機膜に保護膜を形成しながらパターンを形成するプロセスを示した工程図である。 パターンが形成される他の例を示した説明図である。 評価試験で得られたパターンの縦断側面を示した模式図である。 評価試験で得られたパターンの縦断側面を示した模式図である。 従来のエッチング方法によって得られる有機膜のパターン形状を示した図である。
符号の説明
W 半導体ウエハ
2 プラズマ処理装置
51,53 SiO2膜
52 有機膜
54 フォトレジスト膜
57 マスクパターン
61 アルゴンイオン
62 酸素ラジカル
64 保護膜

Claims (10)

  1. 有機膜、シリコン含有膜及びパターンマスクが下からこの順に積層された基板に対してプラズマによりエッチングを行い、前記有機膜にホールまたは溝を形成する半導体装置の製造方法において、
    前記シリコン含有膜をプラズマによりエッチングして前記パターンマスクのパターンを当該シリコン含有膜に転写する工程と、
    次いで前記パターンマスクをプラズマにより除去して前記シリコン含有膜の表面を露出させる工程と、
    プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して前記有機膜の表面をエッチングし、これにより当該有機膜の厚さよりもその深さが小さい凹部を形成する工程と、
    前記酸素の活性種による有機膜のエッチングを停止した後、前記シリコン含有膜をスパッタして前記凹部の内壁面にシリコン含有物からなる保護膜を形成する工程と、
    前記保護膜が形成された有機膜の凹部を、プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して更に深さ方向にエッチングして、ホールまたは溝を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記パターンマスクは、フォトレジスト膜からなるものであることを特徴とする請求項1記載の半導体装置の製造方法。
  3. パターンマスクのパターンをシリコン含有膜に転写する工程は、シリコン含有膜をオーバエッチングし、有機膜の表面をエッチングすることにより、前記凹部を形成すると共にパターンマスクの一部のみをエッチングして除去することを特徴とする請求項1または2記載の半導体装置の製造方法。
  4. パターンマスクを除去する工程は、シリコン含有膜をスパッタするためのスパッタ用ガスが含まれたガスをプラズマ化したプラズマを用いて行うことを特徴とする請求項1ないし3のいずれか一に記載の半導体装置の製造方法。
  5. 凹部を深さ方向にエッチングしてホールまたは溝を形成する工程は、シリコン含有膜をスパッタするためのスパッタ用ガスが含まれたガスをプラズマ化したプラズマを用いて行うことを特徴とする請求項1ないし4のいずれか一に記載の半導体装置の製造方法。
  6. 前記スパッタ用ガスはAr、XeまたはHeからなるガスを含むことを特徴とする請求項4または5記載の半導体装置の製造方法。
  7. 有機膜、シリコン含有膜及びパターンマスクが下からこの順に積層された基板に対してプラズマによりエッチングを行い、前記有機膜にホールまたは溝を形成する半導体装置の製造方法において、
    基板上に設けられた有機膜にその厚さが当該有機膜の厚さの1/5以上となるようにシリコン含有膜を形成する工程と、
    シリコン含有膜上に、シリコン含有膜をエッチングするためのパターンマスクを形成する工程と、
    前記シリコン含有膜をプラズマによりエッチングして前記パターンマスクのパターンを当該シリコン含有膜に転写する工程と、
    次いで前記パターンマスクをプラズマにより除去して前記シリコン含有膜の表面を露出させる工程と、
    プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して前記有機膜の表面をエッチングし、これにより当該有機膜の厚さよりもその深さが小さい凹部を形成する工程と、
    前記酸素の活性種による有機膜のエッチングを停止した後、前記シリコン含有膜をスパッタして前記凹部の内壁面にシリコン含有物からなる保護膜を形成する工程と、
    前記保護膜が形成された有機膜の凹部を、プラズマ中の酸素の活性種により前記シリコン含有膜のパターンを介して更に深さ方向にエッチングして、ホールまたは溝を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  8. 前記パターンマスクは、フォトレジスト膜からなるものであることを特徴とする請求項記載の半導体装置の製造方法。
  9. 前記凹部を形成した後、
    前記保護膜を形成する工程と、
    凹部を深さ方向にエッチングする工程と、
    をこの順に繰り返し行うことでホールまたは溝を形成することを特徴とする請求項7または8記載の半導体装置の製造方法。
  10. 基板に対してエッチングを行うプラズマ処理装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
    前記コンピュータプログラムは請求項1ないし9のいずれか一に記載の半導体装置の製造方法を実施するようにステップが組まれていることを特徴とする記憶媒体。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076661A (ja) * 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
JP5642001B2 (ja) * 2011-03-25 2014-12-17 東京エレクトロン株式会社 プラズマエッチング方法
CN102208333A (zh) * 2011-05-27 2011-10-05 中微半导体设备(上海)有限公司 等离子体刻蚀方法
JP5810693B2 (ja) * 2011-07-08 2015-11-11 富士通株式会社 電子デバイス及びその製造方法
JP2013109920A (ja) * 2011-11-18 2013-06-06 Canon Inc 有機el装置の製造方法
US9324573B2 (en) 2013-01-24 2016-04-26 Ps5 Luxco S.A.R.L. Method for manufacturing semiconductor device
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6331452B2 (ja) * 2014-02-19 2018-05-30 愛知製鋼株式会社 有機膜のエッチング方法
JP2016096297A (ja) * 2014-11-17 2016-05-26 イビデン株式会社 金属塊内蔵配線板及びその製造方法
JP6514138B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体装置の製造方法
JP7399863B2 (ja) * 2018-02-05 2023-12-18 ラム リサーチ コーポレーション アモルファスカーボン層の開孔プロセス
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7022651B2 (ja) 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP2019212777A (ja) * 2018-06-05 2019-12-12 東京エレクトロン株式会社 成膜用組成物および成膜装置
JP2019212776A (ja) * 2018-06-05 2019-12-12 東京エレクトロン株式会社 成膜用組成物および成膜装置
JP7339032B2 (ja) 2019-06-28 2023-09-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7336365B2 (ja) * 2019-11-19 2023-08-31 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
US11443954B2 (en) 2019-12-10 2022-09-13 Tokyo Electron Limited Method and apparatus for controlling a shape of a pattern over a substrate
JP2022124908A (ja) * 2021-02-16 2022-08-26 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP2024509747A (ja) * 2021-02-24 2024-03-05 ラム リサーチ コーポレーション 高アスペクト比プラズマエッチングのための金属系ライナー保護
US20240112919A1 (en) * 2022-09-29 2024-04-04 Tokyo Electron Limited Low-Temperature Etch
CN116705596B (zh) * 2023-08-01 2023-11-10 通威微电子有限公司 一种半导体器件及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251141A (ja) * 1989-03-24 1990-10-08 Sony Corp 異方性エッチング方法
JP4173307B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
JP4477750B2 (ja) 2000-06-26 2010-06-09 東京エレクトロン株式会社 エッチング方法
JP2002203852A (ja) 2001-01-05 2002-07-19 Mitsubishi Electric Corp 絶縁膜の形成方法及び絶縁膜
JP4391127B2 (ja) 2003-05-16 2009-12-24 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR100780610B1 (ko) * 2003-11-28 2007-11-29 주식회사 하이닉스반도체 반도체소자 제조 방법
JP3795040B2 (ja) * 2003-12-03 2006-07-12 沖電気工業株式会社 半導体装置の製造方法
JP2005167081A (ja) * 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2006024811A (ja) * 2004-07-09 2006-01-26 Sony Corp 半導体装置の製造方法
US7285474B2 (en) * 2004-09-16 2007-10-23 International Business Machines Corporation Air-gap insulated interconnections
KR20060100092A (ko) * 2005-03-16 2006-09-20 삼성전자주식회사 반도체 장치의 제조 방법
JP5358165B2 (ja) * 2008-11-26 2013-12-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法

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