JP2002203852A - 絶縁膜の形成方法及び絶縁膜 - Google Patents
絶縁膜の形成方法及び絶縁膜Info
- Publication number
- JP2002203852A JP2002203852A JP2001000627A JP2001000627A JP2002203852A JP 2002203852 A JP2002203852 A JP 2002203852A JP 2001000627 A JP2001000627 A JP 2001000627A JP 2001000627 A JP2001000627 A JP 2001000627A JP 2002203852 A JP2002203852 A JP 2002203852A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- insulation film
- bond
- interlayer insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 64
- 238000009413 insulation Methods 0.000 title abstract 11
- 238000004380 ashing Methods 0.000 claims abstract description 36
- 229910008051 Si-OH Inorganic materials 0.000 claims abstract description 23
- 229910006358 Si—OH Inorganic materials 0.000 claims abstract description 23
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 22
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 19
- 229910018540 Si C Inorganic materials 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 abstract description 76
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 41
- 229910052802 copper Inorganic materials 0.000 abstract description 39
- 239000010949 copper Substances 0.000 abstract description 39
- 239000000758 substrate Substances 0.000 abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 19
- 238000005530 etching Methods 0.000 abstract description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 3
- 239000001301 oxygen Substances 0.000 abstract description 3
- 229910052760 oxygen Inorganic materials 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 125000000217 alkyl group Chemical group 0.000 abstract 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000000862 absorption spectrum Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 3
- -1 polytetrafluoroethylene Polymers 0.000 description 3
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 3
- 239000004810 polytetrafluoroethylene Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000004964 aerogel Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229920000090 poly(aryl ether) Polymers 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 101150016011 RR11 gene Proteins 0.000 description 1
- 101150110620 RR22 gene Proteins 0.000 description 1
- 101150048251 RR23 gene Proteins 0.000 description 1
- 101150116266 RR24 gene Proteins 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/312—Organic layers, e.g. photoresist
- H01L21/3121—Layers comprising organo-silicon compounds
- H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/312—Organic layers, e.g. photoresist
- H01L21/3121—Layers comprising organo-silicon compounds
- H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
- H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
合へと変化することに伴う層間絶縁膜の誘電率の上昇を
抑制し得る、絶縁膜の形成方法及び構造を得る。 【解決手段】 下地絶縁膜2上に低誘電率の第1の層間
絶縁膜3を形成し、第1の層間絶縁膜3上に第2の層間
絶縁膜4を形成する。次に、銅配線が形成される予定の
領域の上方が開口したパターンを有するフォトレジスト
5を、第2の層間絶縁膜4上に形成する。フォトレジス
ト5をエッチングマスクに用いて第2の層間絶縁膜4及
び第1の層間絶縁膜3をエッチングすることにより、凹
部6が形成される。次に、酸素ガスプラズマ7を用いた
アッシング処理によって、フォトレジスト5を除去す
る。かかるアッシング処理は、高周波電力が300W、
雰囲気圧力が30Pa、酸素流量が100sccm、基
板温度が25℃のプラズマ形成条件下で実施される。
Description
及び構造に関し、特に、埋め込み配線構造における層間
絶縁膜の形成方法及び構造に関するものである。
ムLSIにおいては、デバイスの高速化を実現するため
に、デバイスの信号遅延を低減することが重要である。
デバイスの信号遅延は、トランジスタにおける信号遅延
と、配線における信号遅延との和で与えられるが、配線
ピッチの縮小が急速に進むにつれて、トランジスタにお
ける信号遅延よりも、配線における信号遅延による影響
が大きくなってきている。配線における信号遅延はRC
積(配線抵抗×配線容量)に比例するため、配線におけ
る信号遅延を低減するためには、配線抵抗あるいは配線
容量を小さくすることが必要である。そのため、一般的
な絶縁膜であるシリコン酸化膜よりも比誘電率が低い絶
縁膜を層間絶縁膜に用いるとともに、一般的な金属配線
であるアルミニウム配線よりも配線抵抗が小さい銅配線
を埋め込み配線として用いることにより、配線における
信号遅延を低減することが行われている。
形成方法を工程順に示す断面図である。まず図13を参
照して、シリコン基板101上に、シリコン酸化膜から
成る下地絶縁膜102を形成する。図13には示されて
いないが、シリコン基板101及び下地絶縁膜102内
には、トランジスタ等の半導体素子が形成されている。
例えば、シリコン基板101の上面内には、ソース・ド
レイン領域が選択的に形成されており、シリコン基板1
01の上面上には、ゲート電極が選択的に形成されてい
る。また、下地絶縁膜102内には、ソース・ドレイン
領域に接続されたソース・ドレイン配線が選択的に形成
されている。
絶縁膜103を形成する。第1の層間絶縁膜103は、
シリコン酸化膜よりも比誘電率が低い材質から成る絶縁
膜である。例えば、回転塗布法によって、水素化シルセ
スキオキサン(Hydrogen Silsesquioxane)、メチルシ
ルセスキオキサン(Methyl Silsesquioxane:MS
Q)、ポリアリルエーテル(Poly arylether)、ベンゾ
シクロブテン(Benzocyclobutene)、ポリテトラフロロ
エチレン(Polytetrafluoroethylene)、キセロゲル(X
erogel)、エアロゲル(Aerogel)等の膜を形成した
り、CVD(Chemical Vapor Deposition)法によっ
て、フッ素化シリコン酸化膜(SiOF膜)、フッ素化
アモルファスカーボン(CF膜)、パレリン(Parylen
e)、炭化シリコン酸化膜(SiOC膜)等の膜を形成
する。これらの材質の比誘電率は、およそ1.8〜3.
7である。
の層間絶縁膜104を形成する。第2の層間絶縁膜10
4の材質は、シリコン窒化膜(比誘電率は7.4)、シ
リコン酸化膜(比誘電率は4.3〜4.5)、シリコン
炭化膜(比誘電率は4.3〜4.7)等である。
る予定の領域の上方が開口したパターンを有するフォト
レジスト105を、写真製版法によって第2の層間絶縁
膜104上に形成する。
05をエッチングマスクに用いて、シリコン基板101
の深さ方向にエッチングレートの高い異方性ドライエッ
チング法によって、第2の層間絶縁膜104及び第1の
層間絶縁膜103をこの順にエッチングすることによ
り、下地絶縁膜102の上面を露出する。これにより、
下地絶縁膜102の上面によって規定される底面と、第
1の層間絶縁膜103の側壁及び第2の層間絶縁膜10
4の側壁によって規定される側面とを有する凹部106
が形成される。
107を用いたアッシング処理によって、フォトレジス
ト105を除去する。かかるアッシング処理は、高周波
電力が900W、雰囲気圧力が133Pa、酸素流量が
2000sccm、基板温度が200℃のプラズマ形成
条件下で実施される。
(TaN)膜(図示しない)を全面に形成した後、スパ
ッタ法あるいはメッキ法によって、凹部106内を充填
し得る膜厚で銅膜を全面に形成する。次に、図17を参
照して、CMP(Chemical Mechanical Polishing)法
によって、第2の層間絶縁膜104の上面が露出するま
で、銅膜及び窒化タンタル膜を研磨除去する。これによ
り、図示されない窒化タンタル膜を介して凹部106内
を充填する銅配線109を形成する。なお、窒化タンタ
ル膜は、銅配線109中の銅原子が第1及び第2の層間
絶縁膜103,104内に拡散することを防止する目的
で形成されている。
み銅配線の従来の形成方法においては、フォトレジスト
105を除去する工程(図16)において、雰囲気圧力
が133Pa、基板温度が200℃のプラズマ形成条件
下で、酸素ガスプラズマ107を用いたアッシング処理
が実施されている。そのため、第1の層間絶縁膜103
として、膜中にSi−CnH2n+1結合(n:自然数)を
含む絶縁膜が採用された場合、例えば、Si−CH3結
合を含むMSQ膜やSiOC膜が採用された場合、下記
の化学反応式(1)で表されるように、膜中のSi−C
H3結合が酸素ガスプラズマ107によって分解され、
Si−OH結合へと変化する。
間絶縁膜103の側壁内部に、Si−OH結合を多く含
むダメージ層110が形成される。図18は、第1の層
間絶縁膜103としてMSQ膜を採用した場合に、第1
の層間絶縁膜103の側壁部に関して、MSQ膜の赤外
吸収スペクトルを示すグラフである。アッシング処理が
実施された後(ガスプラズマ照射後)には、アッシング
処理が実施される前(ガスプラズマ照射前)には見られ
なかった、Si−OH結合に起因するスペクトルが発生
していることが分かる。
め、ダメージ層110が存在する第1の層間絶縁膜10
3の比誘電率は、ダメージ層110が存在しない第1の
層間絶縁膜103の比誘電率よりも高い。また、Si−
OH結合は大気中の水分の吸着サイトとなるため、ダメ
ージ層110の中には吸湿された水分が多量に存在して
おり、第1の層間絶縁膜103の比誘電率はさらに高く
なっている。
るためのアッシング処理を実行する前後での、第1の層
間絶縁膜103の比誘電率の変化を示すグラフである。
アッシング処理を実行した後(ガスプラズマ照射後)の
比誘電率は、アッシング処理を実行する前(ガスプラズ
マ照射前)の比誘電率に比べて、48%も高くなってい
ることが分かる。
法によれば、Si−CnH2n+1結合を含む絶縁膜が第1
の層間絶縁膜103として採用された場合、フォトレジ
スト105を除去するためのアッシング処理によって、
膜中のSi−CnH2n+1結合がSi−OH結合へと多く
変化し、その結果、第1の層間絶縁膜103の比誘電率
が上昇して、配線容量の上昇を引き起こすという問題が
ある。
れたものであり、Si−CnH2n+1結合を含む絶縁膜が
層間絶縁膜として採用された埋め込み配線構造におい
て、膜中のSi−CnH2n+1結合がSi−OH結合へと
変化することに伴う層間絶縁膜の比誘電率の上昇を抑制
し得る、絶縁膜の形成方法及び構造を得ることを目的と
するものである。
に記載の絶縁膜の形成方法は、(a)Si−CnH2n+ 1
結合を含む絶縁膜を形成する工程と、(b)絶縁膜の主
面上に、レジストを選択的に形成する工程と、(c)レ
ジストで覆われていない部分の絶縁膜を除去することに
より、絶縁膜の主面内に凹部を形成する工程と、(d)
Si−CnH2n+ 1結合をSi−OH結合に変化させない
条件下で、ガスプラズマを用いたアッシング処理を行う
ことによって、レジストを除去する工程とを備えるもの
である。
縁膜の形成方法は、請求項1に記載の絶縁膜の形成方法
であって、工程(d)の条件下のアッシング処理におい
て、Si−CnH2n+1結合はSi−H結合に変化するこ
とを特徴とするものである。
縁膜の形成方法は、請求項1又は2に記載の絶縁膜の形
成方法であって、条件は、酸素ガスプラズマを用い、温
度が25℃以下、雰囲気圧力が4〜70Paであること
を特徴とするものである。
縁膜の形成方法は、請求項1又は2に記載の絶縁膜の形
成方法であって、条件は、酸素ガスプラズマを用い、温
度が100℃以下、雰囲気圧力が4〜13.3Paであ
ることを特徴とするものである。
縁膜の形成方法は、請求項1又は2に記載の絶縁膜の形
成方法であって、工程(d)では、水素ガスプラズマあ
るいはアンモニアガスプラズマを用いてアッシング処理
を行うことを特徴とするものである。
縁膜は、Si−CnH2n+1結合を含む絶縁膜と、絶縁膜
の主面内に選択的に形成された凹部と、凹部の内壁部分
における絶縁膜の表面内に形成された、Si−H結合を
含む表面保護層とを備えるものである。
明の実施の形態1に係る、埋め込み銅配線の形成方法を
工程順に示す断面図である。まず図1を参照して、シリ
コン基板1上に、シリコン酸化膜から成る下地絶縁膜2
を形成する。図1には示されていないが、シリコン基板
1及び下地絶縁膜2内には、トランジスタ等の半導体素
子が形成されている。例えば、シリコン基板1の上面内
には、ソース・ドレイン領域が選択的に形成されてお
り、シリコン基板1の上面上には、ゲート電極が選択的
に形成されている。また、下地絶縁膜2内には、ソース
・ドレイン領域に接続されたソース・ドレイン配線が選
択的に形成されている。
膜3を形成する。但し、第1の層間絶縁膜3は、下地絶
縁膜2上に形成するのではなく、半導体素子が形成され
たシリコン基板1上に直接形成してもよい。第1の層間
絶縁膜3は、一般的な絶縁膜であるシリコン酸化膜より
も比誘電率が低い材質から成る絶縁膜である。第1の層
間絶縁膜3としては、例えば、回転塗布法によって形成
された、水素化シルセスキオキサン、メチルシルセスキ
オキサン(MSQ)、ポリアリルエーテル、ベンゾシク
ロブテン、ポリテトラフロロエチレン、キセロゲル、エ
アロゲル等の絶縁膜や、CVD法によって形成された、
SiOF膜、CF膜、パレリン、SiOC膜等の絶縁膜
を採用することができる。本実施の形態1では、第1の
層間絶縁膜3として、膜中にSi−CnH2n+1結合を含
む絶縁膜(本実施の形態ではMSQ膜とする)が採用さ
れている。
間絶縁膜4を形成する。第2の層間絶縁膜4の材質は、
シリコン窒化膜、シリコン酸化膜、シリコン炭化膜等で
ある。但し、第2の層間絶縁膜4は必ずしも形成する必
要はない。
予定の領域の上方が開口したパターンを有するフォトレ
ジスト5を、写真製版法によって第2の層間絶縁膜4上
に形成する。第2の層間絶縁膜4が形成されていない場
合、フォトレジスト5は第1の層間絶縁膜3上に形成さ
れることになる。
エッチングマスクに用いて、シリコン基板1の深さ方向
にエッチングレートの高い異方性ドライエッチング法に
よって、第2の層間絶縁膜4及び第1の層間絶縁膜3を
この順にエッチングすることにより、下地絶縁膜2の上
面を露出する。これにより、下地絶縁膜2の上面によっ
て規定される底面と、第1の層間絶縁膜3の側壁及び第
2の層間絶縁膜4の側壁によって規定される内壁とを有
する凹部6が形成される。
を用いたアッシング処理によって、フォトレジスト5を
除去する。かかるアッシング処理は、高周波電力が30
0W、雰囲気圧力が30Pa、酸素流量が100scc
m、基板温度が25℃のプラズマ形成条件下で実施され
る。かかる条件下でアッシング処理を実施した場合、図
4に示すように、第1の層間絶縁膜3の側壁内部には、
表面保護層8が形成される。図6は、第1の層間絶縁膜
3の側壁部に関して、MSQ膜の赤外吸収スペクトルを
示すグラフである。アッシング処理が実施された後(即
ち、第1の層間絶縁膜3に酸素ガスプラズマ7が照射さ
れた後)には、アッシング処理が実施される前(即ち、
第1の層間絶縁膜3に酸素ガスプラズマ7が照射される
前)には見られなかった、Si−H結合に起因するスペ
クトルが発生していることが分かる。これは、下記の化
学反応式(2)で表されるように、MSQ膜中のSi−
CH3結合が酸素ガスプラズマ7によって分解され、S
i−H結合へと変化したためと考えられる。
は配向分極成分を持たず、また、大気中の水分の吸着サ
イトともならない。従って、Si−H結合を含む表面保
護層8が第1の層間絶縁膜3の側壁内部に形成されたと
しても、Si−H結合に起因して第1の層間絶縁膜3の
比誘電率が高くなることはない。
のアッシング処理を実施する前後で、第1の層間絶縁膜
3の比誘電率の変化を示すグラフである。アッシング処
理が実施される前の比誘電率と比較した場合の、アッシ
ング処理が実施された後の比誘電率の上昇は、14%
(従来技術に関する図19では48%)に抑制されてい
ることが分かる。
(図示しない)を全面に形成した後、スパッタ法あるい
はメッキ法によって、凹部6内を充填し得る膜厚で銅膜
を全面に形成する。次に、図5を参照して、CMP法に
よって、第2の層間絶縁膜4の上面が露出するまで、銅
膜及び窒化タンタル膜を研磨除去する。これにより、図
示されない窒化タンタル膜を介して凹部6内を充填する
銅配線9を形成する。なお、窒化タンタル膜は、銅配線
9中の銅原子が第1及び第2の層間絶縁膜3,4内に拡
散することを防止する目的で形成されている。
ング処理によってSi−OH結合ではなくSi−H結合
が得られる条件については、下記のように設定される。
酸素ガスプラズマ7を照射した後に第1の層間絶縁膜3
内に発生したSi−H結合の量を測定した結果を示すグ
ラフである。ここで、縦軸のSi−H量は、赤外吸収ス
ペクトルの、Si−H結合に起因する吸収の面積値で示
されている。図8のグラフから分かるように、雰囲気圧
力が上昇するほどSi−H量は減少し、例えば基板温度
が25℃の場合は、70Paを越えるとSi−H結合は
ほとんど発生しない。また、雰囲気圧力が低下するほど
Si−OH量は減少し、例えば基板温度が25℃の場合
は、70Pa以下になるとSi−OH結合はほとんど発
生しない。従って、酸素ガスプラズマ7を照射した後に
第1の層間絶縁膜3中にSi−OH結合ではなくSi−
H結合を発生させるためには、例えば基板温度が25℃
の場合、雰囲気圧力の上限値を70Paに設定すればよ
い。但し、雰囲気圧力が4Pa未満では安定な酸素ガス
プラズマ7を得ることが困難となるため、雰囲気圧力の
下限値は4Paに設定する必要がある。
度が100℃の場合は、雰囲気圧力が4Pa及び13.
3Paのいずれの場合も、層間絶縁膜3中にSi−OH
結合は検出されず、しかもSi−H結合が発生している
ことが確認された。従って、基板温度が100℃の場合
は、雰囲気圧力が少なくとも4〜13.3Paの範囲内
では、本発明の効果が得られると考えられる。
し、基板温度を様々に変化させて、酸素ガスプラズマ7
を照射した後に第1の層間絶縁膜3内に発生したSi−
OH結合の量を測定した結果を示すグラフである。ここ
で、縦軸のSi−OH量は、赤外吸収スペクトルの、S
i−OH結合に起因する吸収の面積値で示されている。
図9のグラフによると、基板温度が下がるほどSi−O
H結合の量が減少すること、即ち、雰囲気圧力の条件次
第ではSi−H結合が発生しやすいことが分かる。
トレジスト5を除去するためのアッシング処理によって
Si−H結合を得るための条件は、基板温度が25℃以
下の場合は雰囲気圧力が4〜70Pa、基板温度が10
0℃以下の場合は雰囲気圧力が4〜13.3Paであ
り、しかもこの条件下ではSi−OH結合が発生しない
ことが分かる。
み銅配線の形成方法によれば、フォトレジスト5を除去
するためのアッシング処理を、酸素ガスプラズマを用い
て、基板温度が25℃以下の場合は雰囲気圧力が4〜7
0Pa、基板温度が100℃以下の場合は雰囲気圧力が
4〜13.3Paの条件下で実施する。これにより、凹
部6の内壁部分における第1の層間絶縁膜3の表面内
に、Si−H結合を含むもののSi−OH結合を含まな
い表面保護層8を形成することができる。その結果、第
1の層間絶縁膜3の比誘電率の上昇を抑制することがで
きる。
実施の形態2に係る、埋め込み銅配線の形成方法の一工
程を示す断面図である。上記実施の形態1では、フォト
レジスト5を除去するためのアッシング処理において酸
素ガスプラズマを用いたが(図4)、酸素ガスの代わり
に、図10に示すように窒素と水素との混合ガス、ある
いは図11に示すようにアンモニアガスを用いてもよ
い。本実施の形態2に係る埋め込み銅配線の形成方法の
その他の工程は、上記実施の形態1における工程と同様
である。窒素と水素との混合ガスを用いた場合の化学反
応式は、下記の(3)式となる。
反応式は、下記の(4)式となる。
場合も、Si−CH3結合が分解されて、Si−H結合
が発生していることが分かる。従って、上記実施の形態
1と同様に、Si−OH結合を含まずにSi−H結合を
含む表面保護層8を形成することができる。なお、窒素
と水素との混合ガスを用いる場合において、窒素ガスは
安全面から窒素ガスに混合されているものであり、Si
−H結合を発生させるという観点からは、窒素ガスは必
ずしも必要ではない。
銅配線の形成方法によると、窒素と水素との混合ガス、
あるいはアンモニアガスを用いることにより、凹部6の
内壁部分における第1の層間絶縁膜3の表面内に、Si
−OH結合ではなくSi−H結合を含む表面保護層8を
形成することができる。従って、第1の層間絶縁膜3の
比誘電率が上昇することを回避することができる。
る埋め込み銅配線の形成方法によれば、図3に示したエ
ッチング工程において、下地絶縁膜2の上面によって規
定される底面を有する凹部6を形成した。このとき、下
地絶縁膜2の上面が露出する前にエッチングを停止する
ことにより、第1の層間絶縁膜3によって規定される底
面を有する凹部6を形成してもよい。
グ処理によって(実施の形態1)、あるいは、窒素と水
素との混合ガス又はアンモニアガスを用いたアッシング
処理によって(実施の形態2)、フォトレジスト5を除
去する。アッシング処理を実施する際の条件は、上記実
施の形態1,2と同様である。その後、上記実施の形態
1,2と同様に、窒化タンタル膜を形成した後、窒化タ
ンタル膜を介して凹部6内を充填する銅配線9を形成す
る。図12は、本実施の形態3に係る埋め込み銅配線の
形成方法によって形成された構造を示す断面図である。
銅配線の形成方法によれば、凹部6の内壁部分(即ち、
側面部分及び底面部分)における第1の層間絶縁膜3の
表面内に、Si−H結合を含むもののSi−OH結合を
含まない表面保護層8を形成することができる。その結
果、第1の層間絶縁膜3の比誘電率が上昇することを回
避することができる。
によれば、工程(d)におけるアッシング処理におい
て、凹部の内壁部分における絶縁膜の表面内に含まれて
いるSi−CnH2n+1結合はSi−OH結合に変化しな
いため、絶縁膜の比誘電率が上昇することを抑制するこ
とができる。
ものによれば、絶縁膜内に含まれているSi−CnH
2n+1結合を、適切にSi−H結合へと変化させることが
できる。
によれば、絶縁膜内に含まれているSi−CnH2n+1結
合がSi−OH結合へと変化することを回避でき、Si
−OH結合に起因して絶縁膜の比誘電率が上昇すること
を抑制することができる。
によれば、表面保護層内にはSi−H結合が存在する。
従って、Si−H結合を含む表面保護層ではなくSi−
OH結合を含む層が表面に形成されている絶縁膜と比較
すると、比誘電率が上昇することを抑制又は回避するこ
とができる。
線の形成方法を工程順に示す断面図である。
線の形成方法を工程順に示す断面図である。
線の形成方法を工程順に示す断面図である。
線の形成方法を工程順に示す断面図である。
線の形成方法を工程順に示す断面図である。
膜の赤外吸収スペクトルを示すグラフである。
間絶縁膜の誘電率の変化を示すグラフである。
ラズマを照射した後に第1の層間絶縁膜内に発生したS
i−H結合の量を測定した結果を示すグラフである。
ズマを照射した後に第1の層間絶縁膜内に発生したSi
−OH結合の量を測定した結果を示すグラフである。
配線の形成方法の一工程を示す断面図である。
配線の形成方法の一工程を示す断面図である。
線の形成方法によって形成された構造を示す断面図であ
る。
に示す断面図である。
に示す断面図である。
に示す断面図である。
に示す断面図である。
に示す断面図である。
Q膜の赤外吸収スペクトルを示すグラフである。
の層間絶縁膜の誘電率の変化を示すグラフである。
縁膜、4 第2の層間絶縁膜、5 フォトレジスト、6
凹部、7 酸素ガスプラズマ、8 表面保護層、9
銅配線。
Claims (6)
- 【請求項1】 (a)Si−CnH2n+1結合を含む絶縁
膜を形成する工程と、 (b)前記絶縁膜の主面上に、レジストを選択的に形成
する工程と、 (c)前記レジストで覆われていない部分の前記絶縁膜
を除去することにより、前記絶縁膜の前記主面内に凹部
を形成する工程と、 (d)前記Si−CnH2n+1結合をSi−OH結合に変
化させない条件下で、ガスプラズマを用いたアッシング
処理を行うことによって、前記レジストを除去する工程
とを備える、絶縁膜の形成方法。 - 【請求項2】 前記工程(d)の前記条件下の前記アッ
シング処理において、前記Si−CnH2n+1結合はSi
−H結合に変化する、請求項1に記載の絶縁膜の形成方
法。 - 【請求項3】 前記条件は、酸素ガスプラズマを用い、
温度が25℃以下、雰囲気圧力が4〜70Paである、
請求項1又は2に記載の絶縁膜の形成方法。 - 【請求項4】 前記条件は、酸素ガスプラズマを用い、
温度が100℃以下、雰囲気圧力が4〜13.3Paで
ある、請求項1又は2に記載の絶縁膜の形成方法。 - 【請求項5】 前記工程(d)では、水素ガスプラズマ
あるいはアンモニアガスプラズマを用いて前記アッシン
グ処理を行う、請求項1又は2に記載の絶縁膜の形成方
法。 - 【請求項6】 Si−CnH2n+1結合を含む絶縁膜と、 前記絶縁膜の主面内に選択的に形成された凹部と、 前記凹部の内壁部分における前記絶縁膜の表面内に形成
された、Si−H結合を含む表面保護層とを備える絶縁
膜。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001000627A JP2002203852A (ja) | 2001-01-05 | 2001-01-05 | 絶縁膜の形成方法及び絶縁膜 |
US09/963,648 US20020090833A1 (en) | 2001-01-05 | 2001-09-27 | Method of forming dielectric film and dielectric film |
US10/196,181 US6903027B2 (en) | 2001-01-05 | 2002-07-17 | Method of forming dielectric film and dielectric film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001000627A JP2002203852A (ja) | 2001-01-05 | 2001-01-05 | 絶縁膜の形成方法及び絶縁膜 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002203852A true JP2002203852A (ja) | 2002-07-19 |
JP2002203852A5 JP2002203852A5 (ja) | 2008-02-14 |
Family
ID=18869380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001000627A Pending JP2002203852A (ja) | 2001-01-05 | 2001-01-05 | 絶縁膜の形成方法及び絶縁膜 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20020090833A1 (ja) |
JP (1) | JP2002203852A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324837A (ja) * | 2001-04-25 | 2002-11-08 | Hitachi Ltd | 半導体装置の製造方法 |
KR100439844B1 (ko) * | 2002-07-24 | 2004-07-12 | 삼성전자주식회사 | 반도체 소자의 금속배선 형성 후의 감광막 제거방법 |
US7172965B2 (en) | 2003-05-21 | 2007-02-06 | Rohm Co., Ltd. | Method for manufacturing semiconductor device |
JP2008545253A (ja) * | 2005-05-10 | 2008-12-11 | ラム リサーチ コーポレーション | 通常の低k誘電性材料および/または多孔質の低k誘電性材料の存在下でのレジスト剥離のための方法 |
US7563705B2 (en) | 2002-02-14 | 2009-07-21 | Nec Electronics Corporation | Manufacturing method of semiconductor device |
KR100976882B1 (ko) | 2007-08-17 | 2010-08-18 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 및 기억 매체 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6759098B2 (en) * | 2000-03-20 | 2004-07-06 | Axcelis Technologies, Inc. | Plasma curing of MSQ-based porous low-k film materials |
US6908846B2 (en) * | 2002-10-24 | 2005-06-21 | Lam Research Corporation | Method and apparatus for detecting endpoint during plasma etching of thin films |
US7416990B2 (en) * | 2005-12-20 | 2008-08-26 | Dongbu Electronics Co., Ltd. | Method for patterning low dielectric layer of semiconductor device |
US7553736B2 (en) * | 2006-07-13 | 2009-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Increasing dielectric constant in local regions for the formation of capacitors |
WO2009039551A1 (en) * | 2007-09-26 | 2009-04-02 | Silverbrook Research Pty Ltd | Method of removing photoresist |
US20090078675A1 (en) * | 2007-09-26 | 2009-03-26 | Silverbrook Research Pty Ltd | Method of removing photoresist |
CN102509699B (zh) * | 2011-11-02 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 金属层光刻胶重涂方法以及光刻方法 |
US8871639B2 (en) * | 2013-01-04 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
US9685393B2 (en) * | 2013-03-04 | 2017-06-20 | The Hong Kong University Of Science And Technology | Phase-change chamber with patterned regions of high and low affinity to a phase-change medium for electronic device cooling |
US10381322B1 (en) | 2018-04-23 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same |
US10879260B2 (en) | 2019-02-28 | 2020-12-29 | Sandisk Technologies Llc | Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5177588A (en) | 1991-06-14 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including nitride layer |
JP3204041B2 (ja) | 1995-05-19 | 2001-09-04 | ソニー株式会社 | 絶縁膜の形成方法 |
JPH0992717A (ja) | 1995-09-21 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH11150101A (ja) * | 1997-11-18 | 1999-06-02 | Nec Corp | 半導体装置の製造方法 |
JP3193335B2 (ja) | 1997-12-12 | 2001-07-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP3248492B2 (ja) | 1998-08-14 | 2002-01-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2000077410A (ja) | 1998-08-27 | 2000-03-14 | Tokyo Ohka Kogyo Co Ltd | 多層配線構造の形成方法 |
US6207583B1 (en) * | 1998-09-04 | 2001-03-27 | Alliedsignal Inc. | Photoresist ashing process for organic and inorganic polymer dielectric materials |
US6117782A (en) * | 1999-04-22 | 2000-09-12 | Advanced Micro Devices, Inc. | Optimized trench/via profile for damascene filling |
US6457477B1 (en) * | 2000-07-24 | 2002-10-01 | Taiwan Semiconductor Manufacturing Company | Method of cleaning a copper/porous low-k dual damascene etch |
-
2001
- 2001-01-05 JP JP2001000627A patent/JP2002203852A/ja active Pending
- 2001-09-27 US US09/963,648 patent/US20020090833A1/en not_active Abandoned
-
2002
- 2002-07-17 US US10/196,181 patent/US6903027B2/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324837A (ja) * | 2001-04-25 | 2002-11-08 | Hitachi Ltd | 半導体装置の製造方法 |
US7563705B2 (en) | 2002-02-14 | 2009-07-21 | Nec Electronics Corporation | Manufacturing method of semiconductor device |
KR100439844B1 (ko) * | 2002-07-24 | 2004-07-12 | 삼성전자주식회사 | 반도체 소자의 금속배선 형성 후의 감광막 제거방법 |
US7172965B2 (en) | 2003-05-21 | 2007-02-06 | Rohm Co., Ltd. | Method for manufacturing semiconductor device |
JP2008545253A (ja) * | 2005-05-10 | 2008-12-11 | ラム リサーチ コーポレーション | 通常の低k誘電性材料および/または多孔質の低k誘電性材料の存在下でのレジスト剥離のための方法 |
KR100976882B1 (ko) | 2007-08-17 | 2010-08-18 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 및 기억 매체 |
Also Published As
Publication number | Publication date |
---|---|
US20020182891A1 (en) | 2002-12-05 |
US20020090833A1 (en) | 2002-07-11 |
US6903027B2 (en) | 2005-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6080526A (en) | Integration of low-k polymers into interlevel dielectrics using controlled electron-beam radiation | |
JP2002203852A (ja) | 絶縁膜の形成方法及び絶縁膜 | |
JP5482881B2 (ja) | 半導体装置、および半導体装置の製造方法 | |
TW543116B (en) | Mechanically reinforced highly porous low dielectric constant films | |
JP4090740B2 (ja) | 集積回路の作製方法および集積回路 | |
JP4812838B2 (ja) | 多孔質絶縁膜の形成方法 | |
KR100985613B1 (ko) | 금속간 유전체로서 사용된 낮은 k 및 극도로 낮은 k의 오가노실리케이트 필름의 소수성을 복원하는 방법 및 이로부터 제조된 물품 | |
JP2004241776A (ja) | 低k誘電体フイルムの化学的処理 | |
JP2001077196A (ja) | 半導体装置の製造方法 | |
JP2002110644A (ja) | エッチング方法 | |
JP2003152076A (ja) | 半導体装置およびその製造方法 | |
KR20080018809A (ko) | 반도체 디바이스의 제조 방법 | |
US7830012B2 (en) | Material for forming exposure light-blocking film, multilayer interconnection structure and manufacturing method thereof, and semiconductor device | |
JP2001223269A (ja) | 半導体装置およびその製造方法 | |
US20030134495A1 (en) | Integration scheme for advanced BEOL metallization including low-k cap layer and method thereof | |
US9236294B2 (en) | Method for forming semiconductor device structure | |
US20100301495A1 (en) | Semiconductor device and method for manufacturing same | |
JP2011082308A (ja) | 半導体装置の製造方法 | |
US6417118B1 (en) | Method for improving the moisture absorption of porous low dielectric film | |
JP2004296476A (ja) | 半導体装置の製造方法 | |
JP5396837B2 (ja) | 半導体装置の製造方法 | |
US7691736B2 (en) | Minimizing low-k dielectric damage during plasma processing | |
US20130056874A1 (en) | Protection of intermetal dielectric layers in multilevel wiring structures | |
JP2004260076A (ja) | 被膜形成用塗布液、絶縁膜及びその製造方法ならびに半導体装置 | |
KR101350020B1 (ko) | 반도체 장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071213 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071213 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090526 |