JP2002110644A - エッチング方法 - Google Patents

エッチング方法

Info

Publication number
JP2002110644A
JP2002110644A JP2000295905A JP2000295905A JP2002110644A JP 2002110644 A JP2002110644 A JP 2002110644A JP 2000295905 A JP2000295905 A JP 2000295905A JP 2000295905 A JP2000295905 A JP 2000295905A JP 2002110644 A JP2002110644 A JP 2002110644A
Authority
JP
Japan
Prior art keywords
film
etching
wiring
insulating film
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000295905A
Other languages
English (en)
Inventor
Atsushi Nishizawa
厚 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000295905A priority Critical patent/JP2002110644A/ja
Priority to US09/950,769 priority patent/US6617244B2/en
Priority to KR1020010058919A priority patent/KR20020025717A/ko
Priority to TW090123844A priority patent/TW507290B/zh
Publication of JP2002110644A publication Critical patent/JP2002110644A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】SiC膜のドライエッチングを容易にし、低誘
電率膜を効果的に層間絶縁膜に適用でき簡便な方法で溝
配線間の寄生容量の低減を可能にする。 【解決手段】多層配線構造の製造において、下層配線1
上にSiC層2、層間絶縁膜3を積層して形成し、層間
絶縁膜3の所定の領域のドライエッチングでSiC層2
表面に達するヴィアホール4と配線溝5とを形成する。
そして、ヴィアホール4領域で露出するSiC層2を層
間絶縁膜3をエッチングマスクにしたドライエッチング
で除去し、ヴィアホール4を下層配線1表面まで貫通さ
せ、貫通したヴィアホール4aおよび配線溝5に導電体
材を充填し下層配線に接続する溝配線7を形成する。こ
こで、SiC層2のドライエッチングでは、ハロゲン化
合物を含むエッチングガスに窒素を含有するガスを添加
して行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
において使用するエッチング方法あるいは半導体装置の
製造方法に関し、特に、SiC膜のドライエッチングの
方法とSiC膜を用いる多層配線構造の製造方法に関す
る。
【0002】
【従来の技術】半導体素子の微細化に伴い、半導体装置
には微細な多層配線が必須になる。また、半導体装置の
動作の低電圧化、高速化などに伴い、層間絶縁膜の低誘
電率化も必要になる。特に、ロジック系の半導体装置で
は、微細配線による抵抗上昇や配線間の寄生容量の増加
が半導体装置の動作速度の劣化につながるため、低誘電
率の膜を層間絶縁膜として用いた微細な多層配線が必須
である。このような比誘電率の小さな層間絶縁膜として
シルセスキオキサン類、例えば、ハイドロゲンシルセス
キオキサン(Hydrogen Silsesquioxane:以下HSQとい
う)のような絶縁膜が有望である。
【0003】配線幅の微細化および配線ピッチの縮小化
は、配線自身のアスペクト比を大きくするだけでなく、
配線間のスペースのアスペクト比をも大きくし、結果と
して、縦方向に細長い微細配線を形成する技術や微細な
配線間のスペースを層間絶縁膜で埋め込む技術などに負
担がかかり、半導体装置の製造プロセスを複雑にすると
同時に、プロセス数の増大をまねく。
【0004】そこで、層間絶縁膜に配線溝が形成され、
化学機械研磨(CMP)法でこの配線溝に銅(Cu)の
ような配線材料を埋設させる溝配線技術(ダマシン技
術)が注目されている。しかし、この技術での反応性イ
オンエッチング(RIE)による配線溝の形成あるいは
ヴィアホールの形成においては、エッチングストッパ層
の形成が必要になる。
【0005】このようなエッチングストッパ層として
は、配線溝あるいはヴィアホールの形成される層間絶縁
膜とはエッチング速度の異なる絶縁膜が用いられる。そ
こで、層間絶縁膜に低誘電率の絶縁膜が用いられ、エッ
チングストッパ層としてシリコン窒化膜(SiN膜)あ
るいはシリコンオキシナイトライド膜(SiON膜)の
使用される技術が種々に検討されている。このようなも
のとして、例えば、特開平10−116904号公報、
特開平10−229122号公報に開示されている技術
がある。
【0006】そこで、従来の技術として図6を参照して
説明する。ここで、図6は、デュアルダマシン構造の製
造工程の概略を説明する一般的な略断面図である。
【0007】図6(a)に示すように、半導体基板上に
絶縁膜を介して下層配線101を形成する。ここで、下
層配線101の配線材料はCuである。そして、この下
層配線101を被覆するようにSiN膜102を形成す
る。
【0008】次に、上記SiN膜102上に層間絶縁膜
103を堆積させ、その表面をCMP法で平坦化する。
ここで、層間絶縁膜103は、プラズマ中での化学気相
成長(CVD)法で成膜されたシリコン酸化膜である。
【0009】次に、公知のフォトリソグラフィ技術とド
ライエッチング技術で、上記SiN膜102表面に達す
るヴィアホール104を層間絶縁膜103に形成する。
更に、上記層間絶縁膜103に配線溝105を形成す
る。このようにして、ヴィアホール104と配線溝10
5を形成した後、エッチングマスクとして使用したレジ
ストマスクを公知のアッシング法で除去する。このアッ
シング法は、有機膜であるレジストマスクを酸素プラズ
マで灰化するものである。このレジストマスクのアッシ
ング工程では、図6(a)に示すようにCuで構成され
る下層配線はSiN膜102で保護されている。このた
めに、非常に酸化の生じ易い下層配線101が酸素プラ
ズマに曝されることはなくその酸化も完全に防止され
る。
【0010】次に、図6(b)に示すように、上記層間
絶縁膜103をエッチングマスクにしてSiN膜102
をRIEでドライエッチングし、下層配線101表面に
達するヴィアホール104aを形成する。ここで、Si
N膜102のドライエッチングは、平行平板型の電極間
にCH22 、O2 、Arの混合ガスが導入され、上記
電極間に印加する13.56MHzの高周波でこの混合
ガスがプラズマ励起されて行われる。上記のドライエッ
チングでは、SiN膜102のエッチング速度/層間絶
縁膜103のエッチング速度の比すなわち選択比は3〜
5程度になる。ここで、このSiN膜102の膜厚は5
0nm程度である。
【0011】次に、薄い窒化タンタル(TaN)膜とC
u膜とを積層して形成し、これらの積層膜のCMPを通
して、図6(c)に示すように、層間絶縁膜103の所
定の領域にバリア層106と溝配線107とを形成す
る。このバリア層106と溝配線107は下層配線10
1に電気接続する。以上のようにして、上述したデュア
ルダマシン配線構造が出来上がる。
【0012】
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、エッチングストッパ層の誘電
率が大きくなり、多層配線構造での下層配線と上層配線
との間の寄生容量が増大する。そして、同層の配線間で
のSiN膜102を介したフリンジ効果で同層配線層間
の寄生容量も増大する。
【0013】上記の例では、SiN膜の比誘電率は7〜
8であり、層間絶縁膜を比誘電率が3程度であるHSQ
膜で形成するとその値は2倍以上になる。この配線間の
寄生容量の増加のために、半導体装置、特にロジック系
の半導体装置の動作速度が低下する。あるいは、低誘電
率膜を層間絶縁膜とした溝配線の形成ができなくなり、
層間絶縁膜の低誘電率化に限界が生じてくる。
【0014】Cuを導電体材とする溝配線の形成では、
Cuが非常に酸化され易いことから、上述したエッチン
グストッパ層として酸素を含有しない絶縁膜が必要にな
る。また、配線間の寄生容量の低減から比誘電率の小さ
な絶縁膜が望ましい。そのような絶縁膜としてSiC膜
の存在は現在知られている。しかし、これまでRIEに
よるSiC膜のドライエッチングで有効なエッチングガ
スは知られていない。そこで、本発明者は、上述のSi
C膜のRIEによるドライエッチング方法について種々
に検討してきた。特に、層間絶縁膜とSiC膜とが同じ
ようなエッチングガスで行えることを念頭にし上述の課
題を解決すべく試行実験を行った。
【0015】本発明は、上記のような従来の技術での問
題に鑑み、SiC膜のドライエッチングを容易にするこ
とで、層間絶縁膜に低誘電率膜が効果的に使用でき、簡
便な方法でもって溝配線間の寄生容量の低減を可能にす
ることができるエッチング方法を提供することを目的と
する。そして、本発明の別の目的は、製造工程を短縮し
半導体装置の製造コストを低減することにある。
【0016】
【課題を解決するための手段】このために、本発明のエ
ッチング方法では、半導体装置の製造に使用するSiC
膜のドライエッチングにおいて、ハロゲン化合物を含む
エッチングガスに窒素を含有するガスを添加する。この
ようなハロゲン化合物はフッ素化合物であり、前記フッ
素化合物は、フロロカーボン、三フッ化窒素(NF3
あるいは六フッ化イオウ(SF6 )である。そして、前
記フロロカーボンは、CF4 、CHF3、CH22
CH3 FあるいはC48 である。ここで、前記フロロ
カーボンを含むエッチングガスに酸素ガスを混入させて
もよい。
【0017】あるいは、本発明のエッチング方法では、
半導体装置に使用するシリコン酸化膜、シルセスキオキ
サン類の絶縁膜、あるいは、Si−H結合、Si−CH
3 結合、Si−F結合のうち少なくとも1つの結合を含
むシリカ膜で構成され層間絶縁膜とSiC膜との積層膜
のドライエッチングにおいて、前記SiC膜のドライエ
ッチングでは、前記層間絶縁膜のドライエッチングで用
いるハロゲン化合物を含むエッチングガスに窒素を含有
するガスを添加する。
【0018】そして、前記窒素を含有するガスは窒素ガ
ス、アンモニアガスあるいは亜酸化窒素ガスである。こ
のSiC膜のドライエッチングでの終点検出は反応生成
物CNからの波長387nmの発光強度を計測して行
う。
【0019】本発明のSiC膜のエッチング方法では、
添加する窒素がプラズマ励起され、被エッチング材料で
あるSiC膜の炭素(C)と化学結合して揮発性の高い
反応性生物CNが形成される。このために、これまで困
難であったSiC膜のドライエッチングが非常に容易に
なる。
【0020】あるいは、本発明の半導体装置の製造方法
は、下層配線上に被着するSiC膜を形成する工程と、
前記SiC膜を被覆する層間絶縁膜を形成し、前記層間
絶縁膜の所定の領域のドライエッチングで前記SiC膜
表面に達するヴィアホールと前記ヴィアホールに連結す
る配線溝とを形成する工程と、前記ヴィアホール領域で
露出するSiC膜を前記層間絶縁膜をエッチングマスク
にしてエッチング除去し、前記ヴィアホールを前記下層
配線表面まで貫通させる工程と、前記貫通したヴィアホ
ールおよび前記配線溝に導電体材を充填し前記下層配線
に接続する溝配線を形成する工程とを含む多層配線構造
の製造方法であって、前記SiC膜のエッチング除去
を、前記ハロゲン化合物を含むエッチングガスに前記窒
素を含有するガスを添加して行う。
【0021】あるいは、本発明の半導体装置の製造方法
は、層配線構造の製造において、下層配線上に被着する
第1のSiC膜を形成する工程と、前記第1のSiC膜
上に第1の層間絶縁膜、第2のSiC膜、第2の層間絶
縁膜をこの順に積層して形成する工程と、前記第2の層
間絶縁膜、第2のSiC膜、第1の層間絶縁膜を順次に
ドライエッチングし前記第1のSiC膜表面に達するヴ
ィアホールを形成する工程と、前記第2のSiC膜をエ
ッチングストッパ層として前記第2の層間絶縁膜の所定
の領域をドライエッチングし前記ヴィアホールに連結す
る配線溝を形成する工程と、前記配線溝を形成後に、前
記第2の層間絶縁膜をエッチングマスクにして前記ヴィ
アホール領域で露出する前記第1のSiC膜を除去し前
記ヴィアホールを前記下層配線表面まで貫通させる工程
と、前記貫通したヴィアホールおよび前記配線溝に導電
体材を充填し前記下層配線に接続する溝配線を形成する
工程とを含む多層配線構造の製造方法であって、前記S
iC膜のエッチング除去を、前記ハロゲン化合物を含む
エッチングガスに前記窒素を含有するガスを添加して行
う。ここで、前記第2の層間絶縁膜は積層する2層の異
種絶縁膜で構成されてもよい。
【0022】そして、前記層間絶縁膜、第1の層間絶縁
膜および第2の層間絶縁膜は、シリコン酸化膜、シルセ
スキオキサン類の絶縁膜、あるいは、Si−H結合、S
i−CH3 結合、Si−F結合のうち少なくとも1つの
結合を含むシリカ膜で構成される。また、前記シルセス
キオキサン類の絶縁膜は、ハイドロゲンシルセスキオキ
サン、メチルシルセスキオキサン、メチレーテッドハイ
ドロゲンシルセスキオキサンあるいはフルオリネーテッ
ドシルセスキオキサンである。そして、前記下層配線あ
るいは溝配線は銅(Cu)等で構成される。
【0023】上述したように、本発明によりSiC膜の
ドライエッチングが容易になり、SiC膜が、デュアル
ダマシン構造のような多層配線構造の製造においてスト
ッパ層として容易に適用できる。このために、多層配線
構造での下層配線と上層配線との間の寄生容量は減少
し、同層の配線間でのフリンジ効果による同層配線層間
の寄生容量も大幅に低減する。更には、層間絶縁膜に低
誘電率膜が効果的に使用できるようになり、溝配線間の
寄生容量の低減が可能になる。
【0024】また、半導体装置を構成する層間絶縁膜と
SiC膜との積層膜が、簡便な方法でもってエッチング
加工できるようになる。そして、製造工程は短縮し半導
体装置の製造コストが低減する。
【0025】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図1に基づいて説明する。図1は、従来の技術と同様
にデュアルダマシン配線構造の製造工程順の略断面図で
ある。
【0026】図1(a)に示すように、半導体基板上に
絶縁膜を介してCuで下層配線1を形成する。そして、
この下層配線1を被覆するように膜厚が50nm程度の
SiC層2を形成する。ここで、SiC層2は、トリメ
チルシラン(SiH(CH3))を反応ガスとしたプラ
ズマCVD法で成膜される。このようにして形成するS
iC層は絶縁性を有しその比誘電率は4.6となり、シ
リコン酸化膜の比誘電率4.0と同程度になる。
【0027】次に、SiC層2上にシリコン酸化膜で層
間絶縁膜3を形成する。そして、公知のフォトリソグラ
フィ技術とドライエッチング技術で、上記SiC層2表
面に達するヴィアホール4を層間絶縁膜3に形成し、更
に、上記層間絶縁膜3に配線溝5を形成する。このよう
にした後、エッチングマスクとして使用したレジストマ
スクを、従来の技術で説明したのと同様にアッシング法
で除去する。このレジストマスクのアッシング工程で
は、図1(a)に示すようにCuで構成される下層配線
1はSiC層2で酸化から保護される。
【0028】次に、図1(b)に示すように、層間絶縁
膜3をエッチングマスクにしてSiC層2をドライエッ
チングし、下層配線1表面に達するヴィアホール4aを
形成する。ここで、SiC層2のドライエッチングは、
平行平板型の電極間に、例えばCH22 、O2 、Ar
の混合ガスに窒素(N2 )ガスを添加して導入し、上記
電極間に印加する13.56MHzの高周波でこの窒素
混合ガスをプラズマ励起して行う。上記のドライエッチ
ングでは、SiC層2のエッチング速度/層間絶縁膜3
のエッチング速度の比すなわち選択比は5以上になる。
このSiC層のエッチングについては図2に基づいて後
で詳述する。
【0029】このエッチング工程において、層間絶縁膜
3表面部のエッチング量は僅かであり全く問題とならな
い。また、SiC層2がエッチングされ下層配線1表面
が露出しても、その表面が酸化されることは無い。
【0030】上記のSiC層2のドライエッチングで
は、プラズマ中の反応生成物であるCNからの波長38
7nmの発光強度の変化を計測してエッチングの終点判
定を行うとよい。ここで、反応生成物CNは、主に被エ
ッチング物であるSiCと上記添加の窒素との化合物で
ある。あるいは、上記のエッチングガスの場合には、反
応生成物COからの波長451nmあるいは483nm
の発光強度の変化を計測してエッチングの終点判定を行
ってもよい。
【0031】後は、従来の技術で説明したのと同様であ
る。すなわち、薄い窒化タンタルとCu膜とを積層して
形成し、これらの積層膜のCMPを通して、図1(c)
に示すように、層間絶縁膜3の所定の領域にバリア層6
と溝配線7とを形成する。以上のようにして、デュアル
ダマシン配線構造が出来上がる。
【0032】次に、図2に基づいてRIEによる上記S
iC層のドライエッチングについて説明する。図2は、
上述したCH22 、O2 、Arの混合ガスに窒素ガス
を添加する場合の、シリコン酸化膜(SiO2 膜)とS
iC膜のエッチング速度の変化を示すグラフである。こ
の図2においては、CH22 ガス量は20sccm、
2 ガス流量は5sccm、Arガス流量は200sc
cmと固定し、N2 ガス流量を横軸に示している。そし
て、SiC膜とSiO2 膜のエッチング速度を縦軸に示
す。
【0033】図2から判るように、CH22 、O2
Arの混合ガスに窒素ガスを全く添加しないと、SiC
膜のエッチングはほとんど進まない。この場合には、S
iO 2 膜のエッチング速度の方がSiC膜のそれよりも
大きくなる。
【0034】そして、窒素ガスの添加量が増加すると共
にSiC膜のエッチング速度は急激に増大する。これに
対して、SiO2 膜のエッチング速度は、ほとんど変化
しない。このために、窒素ガスの添加量が増加するに従
い、SiC膜のエッチング速度/SiO2 膜のエッチン
グ速度の比すなわちエッチング選択比は増大する。この
ような効果は、SiO2 膜の代わりにSi−Oベースの
比誘電率の小さな絶縁膜、例えば、上述したシルセスキ
オキサン類の絶縁膜、Si−H結合、Si−CH3
合、Si−F結合のうち少なくとも1つの結合を含むシ
リカ膜を用いても同様に現れる。
【0035】発明者は、SiC膜のRIEで効果的とな
るエッチングガスについて詳細に検討した。その結果、
上記のCH22 ガスの代わりにCF4 、CHF3 、C
4 8 、CH3 Fのようなフロロカーボン・ガスでも同
様に窒素ガス添加の効果が生じることが判明した。
【0036】また、NF3 、SF6 のようなフッ素化合
物のガスに窒素ガスを添加しても上述の効果は生じる。
このようなフッ素化合物のガスの場合には、O2 ガスの
混合は不要である。これは、この酸素ガスのガスの混入
は上述のプラズマ励起でフッ素ラジカル量を増大させる
ものであり、NF3 、SF6 のようなフッ素化合物のガ
スでは十分なフッ素ラジカルが形成できるからである。
また、上記のフッ素化合物のガスではエッチング中に過
剰な有機ポリマーの生成がなく、O2 ガスの添加は不要
となるからである。
【0037】また、上述した窒素ガスの添加の代わり
に、亜酸化窒素(N2 O)、アンモニア(NH3 )ガス
を添加しても同様な効果の生じることが判った。以上の
ように窒素含有のガス添加により、SiC膜のドライエ
ッチングが非常に容易に行えるようになる。
【0038】また、発明者は、上述した高周波によるプ
ラズマ励起の方法以外に、公知のICP(Induct
ive Coupled Plasma)、マイクロ波
によるプラズマ励起、2周波によるプラズマ励起の方法
によるドライエッチングについても検討した。その結
果、上述した窒素の含有ガス添加の効果は、これらの場
合にも同様に生じるものである。
【0039】本発明では、層間絶縁膜のエッチングガス
とSiC膜エッチングガスはほとんど同じようなガスで
ある。このために、溝配線のような多層配線構造の製造
が簡便に行えるようになり、半導体装置の製造工程は短
縮し製造コストが低減するようになる。
【0040】次に、本発明の第2の実施の形態を図3乃
至図5に基づいて説明する。図3乃至図5は、デュアル
ダマシン配線構造の製造工程を詳細に説明する工程順の
断面図である。この実施の形態では、層間絶縁膜として
比誘電率の小さなシルセスキオキサン類、例えば、HS
Q膜を使用する場合について説明する。
【0041】図3(a)に示すように、下層配線8をC
u膜で形成する。続いて、膜厚50nm程度の第1Si
C層9、膜厚500nm程度の第1のHSQ膜10、更
に、膜厚50nm程度の第2SiC層11、膜厚500
nm程度の第2のHSQ膜12を積層して形成する。こ
こで、上記のHSQ膜は、HSQ膜となる塗布溶液が全
面に塗布され150℃程度の温度で焼成され、更に拡散
炉の中で400℃程度の熱処理が施されて形成される。
そして、第2のHSQ膜上に膜厚15nm程度のシリコ
ン酸化膜でCMPストッパ層13を形成する。
【0042】次に、図3(b)に示すように、第1レジ
ストマスク14を公知のフォトリソグラフィ技術で形成
し、この第1レジストマスク14をエッチングマスクに
して、CMPストッパ層13、第2のHSQ膜12、第
2SiC層11、第1のHSQ膜10を順次にドライエ
ッチングする。このようにして、第1SiC層9表面に
達するヴィアホール15が形成される。ここで、CMP
ストッパ層13、第2(第1)のHSQ膜12(9)の
ドライエッチングでは、エッチングガスとしてCH2
2 、O2 、Arの混合ガスが用いられる。そして、第2
SiC層11のドライエッチングでは、第1の実施の形
態で説明したように、上記混合ガスに窒素ガスを所定の
量だけ添加する。
【0043】このようにした後、図3(c)に示すよう
に、エッチングマスクとして使用した第1レジストマス
ク14を、第1の実施の形態で説明したのと同様にアッ
シング法で除去する。この第1レジストマスク14のア
ッシング工程では、図3(c)に示すようにCuで構成
される下層配線8はSiC層9で保護される。
【0044】次に、図4(a)に示すように、配線溝パ
ターンを有する第2レジストマスク16をエッチングマ
スクにし、CMPストッパ層13、第2のHSQ膜12
をドライエッチングし配線溝17を形成する。ここで、
CMPストッパ層13および第2のHSQ膜5のドライ
エッチングは、C48 とO2 とArの混合ガスをプラ
ズマ励起して行う。このようなエッチングガスである
と、第2Si層11のエッチング速度が低下し、エッチ
ングストッパ層として機能する。このようにして、上記
の配線溝17の形成工程で、第1のHSQ膜10は、第
2SiC層11によりドライエッチングから保護され
る。
【0045】次に、エッチングマスクとして使用した第
2レジストマスク16をアッシング法で除去する。この
アッシング工程で、Cuで構成される下層配線8はSi
C層9で酸化から保護される。
【0046】次に、図4(b)に示すように、CMPス
トッパ層13をエッチングマスクにして配線溝17内の
第2SiC層11と第1SiC層9をドライエッチング
し、下層配線8表面に達するヴィアホール15aを形成
する。この工程で、配線溝17は配線溝17aのように
なる。
【0047】ここで、上記第2SiC層11と第1Si
C層9のドライエッチングでは、反応ガスとしてNF3
とArの混合ガスに窒素ガスあるいは亜酸化窒素ガスを
添加しプラズマ励起して行う。上記のドライエッチング
では、SiC層のエッチング速度/CMPストッパ層の
エッチング速度の比すなわち選択比は10程度になる。
このために、上記エッチング後においてCMPストッパ
層13の膜厚は10nmで十分な膜厚が残る。
【0048】上記のSiC層のドライエッチングでは、
プラズマ中の反応生成物であるCNからの波長387n
mの発光強度の変化を計測してエッチングの終点判定を
行う。ここで、反応生成物CNは、被エッチング物であ
るSiC層と上記添加の窒素との化合物である。
【0049】続いて、図5(a)に示すように、ヴィア
ホール15aおよび配線溝17aの内壁ならびにCMP
ストッパ層13表面に下層配線8に電気接続するバリア
層18を形成する。そして、膜厚が1000nm程度の
Cu膜19をメッキ法等で成膜する。
【0050】そして、Cu膜19とバリア層18にCM
Pを施す。このCMPの工程で、CMPストッパ層13
がCMPストッパ膜として機能し、第2のHSQ膜12
をCMPから保護する。
【0051】以上のようにして、図5(b)に示すよう
に、下層配線8上に層間絶縁膜である第1SiC層9と
第1のHSQ膜10とを介して溝配線20,20aが形
成される。ここで、溝配線20,20aは、第2のHS
Q膜12に設けた配線溝17a内にバリア層18を挟ん
で形成される。そして、溝配線20は、第1SiC層9
と第1のHSQ膜10とに設けたヴィアホール15aを
通して下層配線8に接続される。このようにして、デュ
アルダマシン配線構造が出来上がる。
【0052】この第2の実施の形態では、多層配線構造
の層間絶縁膜としてHSQ膜以外にシルセスキオキサン
類であるメチルシルセスキオキサン(Methyl Silsesqui
oxane:MSQ膜という)のようなSi−Oベースの低
誘電率膜も有効に使用できる。そして、ダマシン配線構
造等の配線間の寄生容量の低減が非常に容易になる。特
に、下層配線8と溝配線20a間の寄生容量、および、
溝配線20と20a間のフリンジ効果で生じる寄生容量
が大幅に低減するようになる。
【0053】また、上記のシルセスキオキサン類は、H
SQ膜、MSQ膜以外にメチレーテッドハイドロゲンシ
ルセスキオキサン、フルオリネーテッドシルセスキオキ
サンであっても、本発明は同様に適用できるものであ
る。更には、本発明は、シルセスキオキサン類以外に、
Si−H結合、Si−CH3 結合、Si−F結合のうち
少なくとも1つの結合を含むシリカ膜を層間絶縁膜とし
て用いる場合にも、同様に適用できる。あるいは、本発
明は有機絶縁膜を層間絶縁膜として用いる場合にも同様
に適用できる。
【0054】上述した本発明の特徴の1つは、フッ素を
含む化合物をエッチングガスとしてSiC膜をドライエ
ッチングする場合に、窒素を含むガスを添加してSiC
膜を効果的にエッチングできるようにするところにあ
る。本発明は、フッ素を含む化合物ガスに限定されるも
のではなく、塩素のようなハロゲンの化合物をエッチン
グガスとする場合でも、窒素を含むガスを添加してSi
C膜を効果的にエッチングできるものである。
【0055】本発明の実施の形態では、デュアルダマシ
ン配線構造の形成の場合について説明した。本発明は、
これらに限定されるものでなく、通常の配線構造あるい
はダマシン配線構造の形成にも同様に適用できるもので
ある。更に、本発明は、配線構造の形成に限定されるも
のではなく、半導体装置の製造に使用するSiC膜を加
工する場合にも同様に適用できるものである。
【0056】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
【0057】
【発明の効果】以上に説明したように、本発明では、半
導体装置の製造に使用するSiC膜のドライエッチング
において、ハロゲン化合物を含むエッチングガスに窒素
を含有するガスを添加する。そして、このSiC膜のド
ライエッチング方法を溝配線のような多層配線構造の製
造に適用する。
【0058】本発明により、上述したSiC膜のドライ
エッチングが非常に容易になり、SiC膜が、デュアル
ダマシン構造のような多層配線構造の製造においてスト
ッパ層として効果的に適用できるようになる。
【0059】このために、多層配線構造での下層配線と
上層配線との間の寄生容量が減少し、同層の配線間での
フリンジ効果による同層配線層間の寄生容量も低減す
る。そして、層間絶縁膜に低誘電率膜が効果的に使用で
き、簡便な方法でもって溝配線間の寄生容量の低減を可
能にすることができる。また、製造工程は短縮し半導体
装置の製造コストが低減するようになる。
【0060】そして、本発明は、半導体素子の微細化に
伴う半導体装置の高集積化、高速化および多機能化を更
に促進するようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を説明するための配
線構造の製造工程順の略断面図である。
【図2】本発明のSiC膜エッチングでの窒素添加効果
を示すグラフである。
【図3】本発明の第2の実施の形態を説明するための配
線構造の製造工程順の断面図である。
【図4】上記配線構造の製造工程で続きの製造工程順の
断面図である。
【図5】上記配線構造の製造工程で続きの製造工程順の
断面図である。
【図6】従来の技術を説明するための配線構造の製造工
程順の略断面図である。
【符号の説明】
1,8,101 下層配線 2,102 SiC層 3,103 層間絶縁膜 4,4a,15,15a,104,104a ヴィア
ホール 5,17,17a,105 配線溝 6,18,106 バリア層 7,20,20a,107 溝配線 9 第1SiC層 10 第1のHSQ膜 11 第2SiC層 12 第2のHSQ膜 13 CMPストッパ層 14 第1レジストマスク 16 第2レジストマスク 19 Cu膜
フロントページの続き Fターム(参考) 5F004 AA05 BA04 BB13 CB02 DA00 DA01 DA16 DA17 DA18 DA25 DB00 EA03 EA23 EB01 EB02 EB03 5F033 HH11 HH32 JJ11 JJ32 KK11 MM02 MM12 MM13 NN06 NN07 PP27 PP28 QQ09 QQ11 QQ12 QQ13 QQ15 QQ24 QQ25 QQ28 QQ48 QQ49 RR01 RR04 RR09 RR21 SS03 SS15 XX20 XX24

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の製造に使用する炭化珪素
    (SiC)膜のドライエッチングにおいて、ハロゲン化
    合物を含むエッチングガスに窒素を含有するガスを添加
    することを特徴とするエッチング方法。
  2. 【請求項2】 前記ハロゲン化合物がフッ素化合物であ
    ることを特徴とする請求項1記載のエッチング方法。
  3. 【請求項3】 前記フッ素化合物が、フロロカーボン、
    三フッ化窒素(NF 3 )あるいは六フッ化イオウ(SF
    6 )であることを特徴とする請求項2記載のエッチング
    方法。
  4. 【請求項4】 前記フロロカーボンが、CF4 、CHF
    3 、CH22 、CH3 FあるいはC48 であること
    を特徴とする請求項3記載のエッチング方法。
  5. 【請求項5】 前記フロロカーボンを含むエッチングガ
    スに酸素ガスが混入していることを特徴とする請求項4
    記載のエッチング方法。
  6. 【請求項6】 前記窒素を含有するガスは窒素ガス、ア
    ンモニアガスあるいは亜酸化窒素ガスであることを特徴
    とする請求項1から請求項5のうち1つの請求項に記載
    のエッチング方法。
  7. 【請求項7】 前記SiC膜のドライエッチングでの終
    点検出を反応生成物CNからの波長387nmの発光強
    度を計測して行うことを特徴とする請求項1から請求項
    6のうち1つの請求項に記載のエッチング方法。
  8. 【請求項8】 半導体装置に使用するシリコン酸化膜、
    シルセスキオキサン類の絶縁膜、あるいは、Si−H結
    合、Si−CH3 結合、Si−F結合のうち少なくとも
    1つの結合を含むシリカ膜で構成される層間絶縁膜とS
    iC膜との積層膜のドライエッチングにおいて、前記S
    iC膜のドライエッチングでは、前記層間絶縁膜のドラ
    イエッチングで用いるハロゲン化合物を含むエッチング
    ガスに窒素を含有するガスを添加することを特徴とする
    エッチング方法。
  9. 【請求項9】 下層配線上に被着するSiC膜を形成す
    る工程と、前記SiC膜を被覆する層間絶縁膜を形成し
    前記層間絶縁膜の所定の領域のドライエッチングで前記
    SiC膜表面に達するヴィアホールと前記ヴィアホール
    に連結する配線溝とを形成する工程と、前記ヴィアホー
    ル領域で露出するSiC膜を前記層間絶縁膜をエッチン
    グマスクにしてエッチング除去し、前記ヴィアホールを
    前記下層配線表面まで貫通させる工程と、前記貫通した
    ヴィアホールおよび前記配線溝に導電体材を充填し前記
    下層配線に接続する溝配線を形成する工程と、を含む多
    層配線構造の製造方法であって、前記SiC膜のエッチ
    ング除去を、前記請求項1乃至請求項7のいずれか1項
    に記載のドライエッチングで行うことを特徴とする半導
    体装置の製造方法。
  10. 【請求項10】 下層配線上に被着する第1のSiC膜
    を形成する工程と、前記第1のSiC膜上に第1の層間
    絶縁膜、第2のSiC膜、第2の層間絶縁膜をこの順に
    積層して形成する工程と、前記第2の層間絶縁膜、第2
    のSiC膜、第1の層間絶縁膜を順次にドライエッチン
    グし前記第1のSiC膜表面に達するヴィアホールを形
    成する工程と、前記第2のSiC膜をエッチングストッ
    パ層として前記第2の層間絶縁膜の所定の領域をドライ
    エッチングし前記ヴィアホールに連結する配線溝を形成
    する工程と、前記配線溝を形成後に、前記第2の層間絶
    縁膜をエッチングマスクにしたエッチングで前記ヴィア
    ホール領域で露出する前記第1のSiC膜を除去し前記
    ヴィアホールを前記下層配線表面まで貫通させる工程
    と、前記貫通したヴィアホールおよび前記配線溝に導電
    体材を充填し前記下層配線に接続する溝配線を形成する
    工程と、を含む多層配線構造の製造方法であって、前記
    第1のSiC膜の除去を、前記請求項1乃至請求項7の
    いずれか1項に記載のドライエッチングで行うことを特
    徴とする半導体装置の製造方法。
  11. 【請求項11】 前記第2の層間絶縁膜は積層する2層
    の異種絶縁膜で構成されることを特徴とする請求項10
    記載の半導体装置の製造方法。
  12. 【請求項12】 前記層間絶縁膜、第1の層間絶縁膜あ
    るいは第2の層間絶縁膜は、シリコン酸化膜、シルセス
    キオキサン類の絶縁膜、あるいは、Si−H結合、Si
    −CH3 結合、Si−F結合のうち少なくとも1つの結
    合を含むシリカ膜で構成されることを特徴とする請求項
    9、請求項10または請求項11記載の半導体装置の製
    造方法。
  13. 【請求項13】 前記シルセスキオキサン類の絶縁膜
    は、ハイドロゲンシルセスキオキサン(Hydrogen Silse
    squioxane)、メチルシルセスキオキサン(Methyl Sils
    esquioxane)、メチレーテッドハイドロゲンシルセスキ
    オキサン(Methylated Hydrogen Silsesquioxane)ある
    いはフルオリネーテッドシルセスキオキサン(Furuorin
    ated Silsesquioxane)であることを特徴とする請求項
    12記載の半導体装置の製造方法。
  14. 【請求項14】 前記下層配線あるいは溝配線は銅(C
    u)で構成されることを特徴とする請求項9から請求項
    13のうち1つの請求項に記載の半導体装置の製造方
    法。
JP2000295905A 2000-09-28 2000-09-28 エッチング方法 Pending JP2002110644A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000295905A JP2002110644A (ja) 2000-09-28 2000-09-28 エッチング方法
US09/950,769 US6617244B2 (en) 2000-09-28 2001-09-13 Etching method
KR1020010058919A KR20020025717A (ko) 2000-09-28 2001-09-24 에칭 방법
TW090123844A TW507290B (en) 2000-09-28 2001-09-26 Etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000295905A JP2002110644A (ja) 2000-09-28 2000-09-28 エッチング方法

Publications (1)

Publication Number Publication Date
JP2002110644A true JP2002110644A (ja) 2002-04-12

Family

ID=18778259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000295905A Pending JP2002110644A (ja) 2000-09-28 2000-09-28 エッチング方法

Country Status (4)

Country Link
US (1) US6617244B2 (ja)
JP (1) JP2002110644A (ja)
KR (1) KR20020025717A (ja)
TW (1) TW507290B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003021652A1 (en) * 2001-08-31 2003-03-13 Tokyo Electron Limited Method for etching object to be processed
JP2003077889A (ja) * 2001-08-31 2003-03-14 Tokyo Electron Ltd エッチング方法
JP2004214654A (ja) * 2002-12-30 2004-07-29 Samsung Electronics Co Ltd 二重キャッピング膜を有する半導体素子の配線及びその形成方法
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6984875B2 (en) 2003-01-28 2006-01-10 Nec Electronics Corporation Semiconductor device with improved reliability and manufacturing method of the same
WO2006095915A1 (ja) * 2005-03-09 2006-09-14 Nec Corporation 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
JP2006245268A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置の製造方法
KR100698094B1 (ko) 2005-07-27 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US7799693B2 (en) 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
JP2012114463A (ja) * 2012-03-06 2012-06-14 Tokyo Electron Ltd エッチング方法
US8252694B2 (en) 2007-11-19 2012-08-28 Tokyo Electron Limited Plasma etching method and storage medium
US9384999B2 (en) 2007-10-24 2016-07-05 Tokyo Electron Limited Plasma etching method and storage medium
JP2018006773A (ja) * 2013-09-05 2018-01-11 Sppテクノロジーズ株式会社 プラズマエッチング方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084070B1 (en) 2001-03-30 2006-08-01 Lam Research Corporation Treatment for corrosion in substrate processing
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US20020177321A1 (en) * 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
JP3739325B2 (ja) * 2001-09-20 2006-01-25 株式会社日立製作所 有機絶縁膜のエッチング方法
US6582974B2 (en) * 2001-11-15 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a dual damascene aperture while employing a peripherally localized intermediate etch stop layer
US6656811B2 (en) * 2001-12-21 2003-12-02 Texas Instruments Incorporated Carbide emitter mask etch stop
US20030181034A1 (en) * 2002-03-19 2003-09-25 Ping Jiang Methods for forming vias and trenches with controlled SiC etch rate and selectivity
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
JP4119726B2 (ja) * 2002-10-15 2008-07-16 東京エレクトロン株式会社 プラズマ処理方法
JP2004296835A (ja) * 2003-03-27 2004-10-21 Applied Materials Inc ダマシン構造を形成する方法
JP3866694B2 (ja) * 2003-07-30 2007-01-10 株式会社日立ハイテクノロジーズ Lsiデバイスのエッチング方法および装置
US7129171B2 (en) * 2003-10-14 2006-10-31 Lam Research Corporation Selective oxygen-free etching process for barrier materials
JP2005277375A (ja) * 2004-02-27 2005-10-06 Nec Electronics Corp 半導体装置の製造方法
DE602004025798D1 (de) * 2004-06-30 2010-04-15 Xycarb Ceramics Bv Verfahren zur Oberflächenbehandlung eines Metallcarbid-Substrates zur Verwendung in Halbleiterherstech
US7723155B2 (en) * 2004-06-30 2010-05-25 Xycarb Ceramics B.V. Method for the treatment of a surface of a metal-carbide substrate for use in semiconductor manufacturing processes as well as such a metal-carbide substrate
US7456111B2 (en) * 2004-11-16 2008-11-25 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US7642205B2 (en) 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
EP1772901B1 (en) * 2005-10-07 2012-07-25 Rohm and Haas Electronic Materials, L.L.C. Wafer holding article and method for semiconductor processing
JP5041713B2 (ja) * 2006-03-13 2012-10-03 東京エレクトロン株式会社 エッチング方法およびエッチング装置、ならびにコンピュータ読取可能な記憶媒体
US20070218699A1 (en) * 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
US20090156012A1 (en) * 2007-12-12 2009-06-18 Applied Materials, Inc. Method for fabricating low k dielectric dual damascene structures
US8772933B2 (en) * 2007-12-12 2014-07-08 International Business Machines Corporation Interconnect structure and method of making same
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
US20150079799A1 (en) * 2013-09-17 2015-03-19 Applied Materials, Inc. Method for stabilizing an interface post etch to minimize queue time issues before next processing step
US9299605B2 (en) 2014-03-07 2016-03-29 Applied Materials, Inc. Methods for forming passivation protection for an interconnection structure
US9287386B2 (en) 2014-06-19 2016-03-15 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
US9640385B2 (en) 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
US11270890B2 (en) * 2018-12-14 2022-03-08 Lam Research Corporation Etching carbon layer using doped carbon as a hard mask

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349782A (ja) * 1993-06-07 1994-12-22 Sony Corp ドライエッチング方法
JP2002526804A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド 低誘電率反射防止被膜に用いるシリコンカーバイドの堆積

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066823A (ja) * 1983-09-22 1985-04-17 Semiconductor Energy Lab Co Ltd 半導体エッチング方法
US4865685A (en) * 1987-11-03 1989-09-12 North Carolina State University Dry etching of silicon carbide
JP3220992B2 (ja) * 1991-01-22 2001-10-22 ソニー株式会社 ドライエッチング方法
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6156643A (en) * 1998-11-06 2000-12-05 Advanced Micro Devices, Inc. Method of forming a dual damascene trench and borderless via structure
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
US6290864B1 (en) * 1999-10-26 2001-09-18 Reflectivity, Inc. Fluoride gas etching of silicon with improved selectivity
JP2001168188A (ja) * 1999-12-06 2001-06-22 Sony Corp 半導体装置の製造方法
KR100439111B1 (ko) * 1999-12-30 2004-07-05 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US6358842B1 (en) * 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349782A (ja) * 1993-06-07 1994-12-22 Sony Corp ドライエッチング方法
JP2002526804A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド 低誘電率反射防止被膜に用いるシリコンカーバイドの堆積

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
R.WOLF AND R.HELBIG: "Reactive Ion Etching of 6H-SiC in SF6/O2 and CF4/O2 with N2 Additive for Device Fabrication", J.ELECTROCHEM.SOC., vol. 143, no. 3, JPN6010020527, March 1996 (1996-03-01), US, pages 1037 - 1042, XP000939211, ISSN: 0001597009 *

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432207B2 (en) 2001-08-31 2008-10-07 Tokyo Electron Limited Method for etching object to be processed
JP2003077889A (ja) * 2001-08-31 2003-03-14 Tokyo Electron Ltd エッチング方法
WO2003021652A1 (en) * 2001-08-31 2003-03-13 Tokyo Electron Limited Method for etching object to be processed
US7507673B2 (en) 2001-08-31 2009-03-24 Tokyo Electron Limited Method for etching an object to be processed
JP2004214654A (ja) * 2002-12-30 2004-07-29 Samsung Electronics Co Ltd 二重キャッピング膜を有する半導体素子の配線及びその形成方法
US6984875B2 (en) 2003-01-28 2006-01-10 Nec Electronics Corporation Semiconductor device with improved reliability and manufacturing method of the same
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7799693B2 (en) 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
JP2006245268A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置の製造方法
JP4540504B2 (ja) * 2005-03-03 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JPWO2006095915A1 (ja) * 2005-03-09 2008-08-21 日本電気株式会社 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
WO2006095915A1 (ja) * 2005-03-09 2006-09-14 Nec Corporation 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
US7999392B2 (en) 2005-03-09 2011-08-16 Renesas Electronics Corporation Multilayer wiring structure, semiconductor device, pattern transfer mask and method for manufacturing multilayer wiring structure
KR100698094B1 (ko) 2005-07-27 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US9384999B2 (en) 2007-10-24 2016-07-05 Tokyo Electron Limited Plasma etching method and storage medium
US8252694B2 (en) 2007-11-19 2012-08-28 Tokyo Electron Limited Plasma etching method and storage medium
US9130018B2 (en) 2007-11-19 2015-09-08 Tokyo Electron Limited Plasma etching method and storage medium
JP2012114463A (ja) * 2012-03-06 2012-06-14 Tokyo Electron Ltd エッチング方法
JP2018006773A (ja) * 2013-09-05 2018-01-11 Sppテクノロジーズ株式会社 プラズマエッチング方法

Also Published As

Publication number Publication date
US6617244B2 (en) 2003-09-09
US20020037648A1 (en) 2002-03-28
KR20020025717A (ko) 2002-04-04
TW507290B (en) 2002-10-21

Similar Documents

Publication Publication Date Title
JP2002110644A (ja) エッチング方法
US7871923B2 (en) Self-aligned air-gap in interconnect structures
JP3400770B2 (ja) エッチング方法、半導体装置及びその製造方法
US6479380B2 (en) Semiconductor device and manufacturing method thereof
JP4425432B2 (ja) 半導体装置の製造方法
JP5671253B2 (ja) 半導体装置の製造方法
US20010019857A1 (en) Semiconductor device and process for producing the same
JP2001077196A (ja) 半導体装置の製造方法
JP2004241776A (ja) 低k誘電体フイルムの化学的処理
JP3193335B2 (ja) 半導体装置の製造方法
JP2001223269A (ja) 半導体装置およびその製造方法
US7544608B2 (en) Porous and dense hybrid interconnect structure and method of manufacture
US6903027B2 (en) Method of forming dielectric film and dielectric film
US6451687B1 (en) Intermetal dielectric layer for integrated circuits
JP4492949B2 (ja) 電子デバイスの製造方法
JP2006128542A (ja) 電子デバイスの製造方法
JP4854938B2 (ja) 半導体装置およびその製造方法
JP4523351B2 (ja) 半導体装置の製造方法
JP2002289594A (ja) 半導体装置およびその製造方法
US7172965B2 (en) Method for manufacturing semiconductor device
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
JP4295730B2 (ja) 半導体装置の製造方法
JP2005005697A (ja) 半導体装置の製造方法
WO2007142172A1 (ja) 多層配線製造方法と多層配線構造と多層配線製造装置
KR100773754B1 (ko) 갭 필 능력을 향상시킨 절연막 증착 방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070703

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070813

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100824