JP4425432B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法において、Cu配線とその上の金属配線の間に形成される層間絶縁膜に関し、特に、Cu拡散防止絶縁層に関する。
【0002】
【従来の技術】
ICの製造分野では、デバイスの高速化、高集積化にともない、デバイス設計ルールの縮小化が進んできている。デバイスの縮小化にともない、配線サイズと配線間隔も縮小化が進むため、配線抵抗や配線間寄生容量が増加していく傾向にある。
【0003】
配線抵抗や配線間寄生容量が増加するとRC時定数が大きくなり、信号の伝播速度の低下がデバイスの高速化をおこなう上で問題となってきている。配線間の寄生容量は、配線の面積、配線間の絶縁膜の比誘電率に比例し、配線間隔に反比例して増加する。このため、デバイスのデザインを変更せずに寄生容量を減少する方法としては、絶縁膜の比誘電率を下げることが有効である。
【0004】
近年、配線間容量低減のため、従来のSiO2よりも比誘電率の低いSiOF等各種低誘電率の層間絶縁膜が検討されてきている。一方、配線抵抗を低減するためには、配線材料として広く用いられてきていたAlよりも比抵抗の低いCuを配線材料として用いた技術、製品が普及してきている。
【0005】
Cuを配線材料として用いる場合、ドライエッチングによるCuの微細加工が困難なことから、通常、図4に示すようなダマシン配線構造が一般的に広く使われている。ダマシン配線の形成方法は、まず、層間膜6に溝を形成し、バリヤメタル10とCuで溝埋め込みをおこなってから、CMPにより絶縁膜上の余分なCuとバリヤメタルを除去してCu配線12を形成する。
【0006】
ダマシン配線形成後、層間絶縁膜を形成する場合、CuがSiO2と容易に反応して拡散してしまうため、通常は拡散防止絶縁膜としてSiH4とNH3とN2を用いた平行平板型プラズマCVDによるSiN膜52をCu上に50〜100nm程度成膜してから、SiO2等の絶縁膜20を成膜している。
【0007】
この場合、SiNはCuの拡散防止のためだけではなく、例えば、Cuのダマシン配線上にビアホールを開口する際、Cu表面がSiO2のエッチングやO2レジストアッシングの雰囲気に晒されるのを防止するため、SiO2のエッチングストップ層としての役割も担うことになる。このようにCu上に成膜されるSiN膜52はCuの拡散防止とエッチングストップ層としての機能が求められている。
【0008】
【発明が解決しようとする課題】
1.通常、Cu上にSiNを成膜する際、成膜温度は400℃程度あるので、基板温度の上昇にともないCuの凝集が起こりやすくなり、Cu表面のモホロジーが劣化する。このため、Cuの凝集を抑えた拡散防止絶縁層の形成が必要となる。
【0009】
2.Cuの凝集を抑制する方法の1つとしては成膜温度の低温化があるが、成膜温度を低温化すると、SiNの膜質が密度の低い疎な絶縁膜となる。密度の低い絶縁膜になるとSiO2とのエッチング選択比が低下してしまい、SiNがエッチングストップ層としての役割を果たせなくなる。このため、拡散防止絶縁膜には絶縁膜とのエッチング選択比を保つための緻密な膜が必要である。
【0010】
本発明の目的は、半導体装置の製造方法において、Cuの凝集がおこらず、かつ絶縁膜との十分なエッチング選択比を有する層間絶縁膜が形成された半導体の製造方法を提供することである。
【0011】
【課題を解決するための手段】
本発明にかかる半導体装置の製造方法は、溝配線構造を有する半導体素子の製造方法において、半導体基板上に第1の絶縁膜層を形成する工程と、前記第1の絶縁膜層に溝配線パターンを形成する工程と、前記溝をCuにより埋設し、Cu配線を形成する工程と、前記第1の絶縁膜層およびCu配線上にSiN、SiCN、酸素を含まない有機膜のいずれか一つの膜である第1のCu拡散防止絶縁膜層を形成する工程と、前記第1のCu拡散防止絶縁膜層上にSiC、有機膜のいずれか一つの膜である第2のCu拡散防止絶縁膜層を形成する工程と、前記第2のCu拡散防止絶縁膜層上に第2の絶縁膜層を形成する工程を有し、 前記第1のCu拡散防止絶縁膜をCVD法により350℃未満の温度で成膜し、前記第2のCu拡散防止絶縁膜をCVD法により350℃以上450℃以下の範囲の温度で成膜する
こととした。
【0012】
また前記Cu配線は前記第1の溝内壁部に形成されたCu拡散防止のためのバリヤ金属膜層と、前記バリヤ膜上に形成されたCu膜を有することとした。
【0013】
また前記第1および第2の絶縁膜層は、SiO2、ポーラスシリカ、HSQ、MSQ,有機膜の少なくともいずれか1つを用いることとした。
【0014】
また2層以上のCu拡散防止絶縁膜層を形成する工程において、前記Cu配線表面の酸化層を還元するための工程とCu拡散防止絶縁膜を成膜する工程を有することとした。
【0015】
また前記第1のCu拡散防止絶縁膜層の密度は、前記第2のCu拡散防止絶縁膜層の密度よりも小さいこととした。
【0016】
また前記第1のCu拡散防止絶縁膜層は、前記第2のCu拡散防止絶縁膜層よりも疎であることとした。
【0018】
このようにCu上に成膜する第1のCu拡散防止絶縁膜層のSiNを350℃未満の低温でおこなうことにより、Cuの凝集反応を抑え、且つ、第2のCu拡散防止絶縁膜層のSiCを350℃以上450℃以下の範囲の高温でおこなうことで、エッチストップ層としての機能の高い、多層構造のCu拡散防止絶縁層を形成できる。
【0019】
【発明の実施形態】
以下、本発明にかかる半導体装置の一実施形態を説明する。
【0020】
図1、図2、図3に半導体装置の製造方法を示す。まず、図1(a)に示すようにデバイス素子を有するシリコン基板4上にプラズマCVD法によりSiO2絶縁膜6を500nm成膜する。次にフォトレジスト8を塗布し、フォトリソグラフィーにより、溝配線用パターンを形成する。次に図1(b)に示すようにドライエッチング技術により、絶縁膜6をエッチングし溝を形成した後、O2ドライアッシングとウエット剥離によりフォトレジスト8を除去する。次にバリヤメタルとしてTa10を50nm、Cuメッキのシード層としてスパッタリング法によりCu膜を100nm、シリコン基板4の全面に成膜する。
【0021】
次に電界メッキ法によりCu14で溝を埋め込んでから、400℃の熱処理によりCuのアニール処理をおこなう。それから、図1(d)に示すようにCMP法により絶縁膜6上のCu14とTa10を除去し、Cu配線12を形成する。
【0022】
次に、図2(a)に示すように、枚葉式の平行平板型CVD装置を用いて、成膜温度300℃、SiH4流量50sccm、NH3流量30sccm、N2流量2000sccm、成膜圧力4Torr、RFパワー400Wの条件で、第1絶縁膜16としての低温成膜の拡散防止絶縁層SiNを20nm成膜する。次に別の成膜室を用いて、成膜温度400℃で、SiH4流量50sccm、NH3流量30sccm、N2流量2000sccm、成膜圧力4Torr、RFパワー400Wの条件で、第2絶縁膜18としての高温成膜の拡散防止絶縁層SiNを30nm成膜する。それから、図2(b)に示すようにプラズマCVD法によりSiO2膜を500nm成膜し、Cu配線12上にその他の絶縁膜としての絶縁膜20を形成した。第1絶縁膜16と第2絶縁膜18と絶縁膜20で、層間絶縁膜を構成する。
【0023】
次に、絶縁膜20等からなる層間絶縁膜にビアホールを形成する点について説明する。図2(c)に示すように、フォトリソグラフィーによりビアホール開口のためのパターンを、フォトレジスト22で形成し、C4F8、Ar、O2を用いたドライエッチングにより、絶縁膜20であるSiO2膜のエッチングをおこなう。この場合、絶縁膜20と第2絶縁膜18のCu拡散防止絶縁膜のエッチング選択比が10以上になるようにエッチング条件を決定し、第2絶縁膜18のCu拡散防止絶縁膜が絶縁膜20のエッチングのエッチストップ層となるようにする。
【0024】
次に、図3(a)に示すように、O2アッシングとウェット剥離液を用いたレジスト剥離技術により、フォトレジスト22を除去する。この際、第1絶縁膜16と、第2絶縁膜18は、Cu配線12表面がO2プラズマ等に晒されることによる酸化やエッチングを防止する。
【0025】
それから、図3(b)に示すように、C4F8、Arを用いたドライエッチングにより第1絶縁膜16、第2絶縁膜18のCu拡散防止絶縁膜層をエッチングし、ビア孔30を形成する。次に、図3(c)に示すように、TiN11を50nm成膜してからW(タングステン)32を700nm形成し、ビア孔30にW32を充填し、層間絶縁膜20の余剰W32とTiN11とをCMP技術により除去し、Cu配線12とのビアコンタクトを形成した。
【0026】
ここでは、第1絶縁膜16と、第2絶縁膜18の拡散防止絶縁層としてSiNを用いたが、第1絶縁膜16がSiC、SiCN、有機膜などのCuと反応せず、Cuの拡散防止の役割を果たす絶縁膜であれば良い。また、絶縁膜としてSiO2を用いたが、ポーラスシリカや有機膜、HSQ、MSQなどのSiO2よりも比誘電率の低い絶縁膜を用いても良い。
【0027】
(他の実施形態)
本実施形態では、まず、上記実施形態と同一の方法によりCu溝配線を形成する。次に平行平板型プラズマCVD装置を用いて、まず、Cu表面の酸化層を還元するため処理温度300℃、N2流量500sccm、NH3流量500sccm、圧力4Torr、RFパワー200Wの条件でプラズマ前処理をおこなってから、上記と同一条件にて第1絶縁膜16としての拡散防止絶縁層SiNを20nm成膜する。
【0028】
次に別のCVD装置を用いて、成膜温度400℃の条件で第2絶縁膜18としての拡散防止絶縁層としてSiCを30nm成膜する。次に絶縁膜20として平行平板型プラズマCVD装置によりSiO2を500nm成膜し、Cu配線12上に絶縁膜20を形成した。
【0029】
ここでは、Cu酸化層還元のための前処理を300℃でおこなっているが、350℃未満でCuの凝集が抑制できればよい。また、ここではプラズマ前処理をおこなっているが、NH3やH2などの還元ガス雰囲気での熱処理でも良い。また、前処理のためのガスとしてN2とNH3を用いたがH2のみ、NH3のみ、あるいはN2やH2、NH3の混合ガス雰囲気でも、Cu表面の酸化層を還元できれば特にガス種は規定しない。また、プラズマ前処理をおこなう処理室を、SiN成膜室とは別に設けても良い。
【0030】
また、ここでは第1絶縁膜16のCu拡散防止絶縁層としてSiNを、第2絶縁膜18のCu拡散防止絶縁層としてSiCを用いたが、その他、SiCNや有機膜、SiONのように第1絶縁膜16と第2絶縁膜18の拡散防止絶縁層は、必ずしも同じ膜組成である必要はなく、絶縁膜20とのエッチング選択比を所定値以上有していれば特に規定しない。また、ここでは2層構造のCu拡散防止絶縁層を形成しているが、2層以上の多層構造であれば特に規定しない。
【0031】
更に、製造装置としては、第1絶縁膜16を300℃程度の温度で成膜し、第2絶縁膜18を400℃程度の温度で成膜するように、CVD装置を構成した。製造装置としてのその他の構成は従来と同様でよい。
【0032】
【発明の効果】
第1の効果は、Cu配線におけるCuの凝集を抑制することができる。その理由は、第1絶縁膜のSiNを350℃未満の低温で成膜することにより、Cuの凝集が抑制されるためである。
【0033】
第2の効果は、絶縁膜とCu拡散防止絶縁層(例えばSiO2とSiN)のエッチング選択比を向上できる。その理由は、第2絶縁膜の成膜温度を350℃以上450℃以下の範囲の高温でおこなうことにより350℃未満の温度で成膜した場合より緻密で膜質の良好なCu拡散防止絶縁層を成膜できるためである。
【図面の簡単な説明】
【図1】(a)、(b)、(c)、(d)は、本発明にかかる半導体装置の製造過程を示す図である。
【図2】(a)、(b)、(c)、(d)は、本発明にかかる半導体装置の製造過程を示す図である。
【図3】(a)、(b)、(c)は、本発明にかかる半導体装置の製造過程を示す図である。
【図4】従来例の説明図である。
【符号の説明】
4 シリコン基板
6 絶縁膜
8、22 フォトレジスト
10、11 Ta
12 Cu配線
14 Cu
16 第1絶縁膜
18 第2絶縁膜
20 絶縁膜
30 ビア孔
32 W
52 SiN膜
Claims (6)
- 溝配線構造を有する半導体素子の製造方法において、半導体基板上に第1の絶縁膜層を形成する工程と、前記第1の絶縁膜層に溝配線パターンを形成する工程と、前記溝をCuにより埋設し、Cu配線を形成する工程と、前記第1の絶縁膜層およびCu配線上にSiN、SiCN、酸素を含まない有機膜のいずれか一つの膜である第1のCu拡散防止絶縁膜層を形成する工程と、前記第1のCu拡散防止絶縁膜層上にSiC、有機膜のいずれか一つの膜である第2のCu拡散防止絶縁膜層を形成する工程と、前記第2のCu拡散防止絶縁膜層上に第2の絶縁膜層を形成する工程を有し、 前記第1のCu拡散防止絶縁膜をCVD法により350℃未満の温度で成膜し、前記第2のCu拡散防止絶縁膜をCVD法により350℃以上450℃以下の範囲の温度で成膜することを特徴とする半導体装置の製造方法。
- 前記Cu配線は前記第1の溝内壁部に形成されたCu拡散防止のためのバリヤ金属膜層と、前記バリヤ膜上に形成されたCu膜を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1および第2の絶縁膜層は、SiO2、ポーラスシリカ、HSQ、MSQ,有機膜の少なくともいずれか1つを用いた構造であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記請求項1に記載の2層以上のCu拡散防止絶縁膜層を形成する工程において、前記Cu配線表面の酸化層を還元するための工程とCu拡散防止絶縁膜を成膜する工程を有することを特徴とする請求項1乃至3のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記第1のCu拡散防止絶縁膜層の密度は、前記第2のCu拡散防止絶縁膜層の密度よりも小さいことを特徴とする請求項1乃至4のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記第1のCu拡散防止絶縁膜層は、前記第2のCu拡散防止絶縁膜層よりも疎であることを特徴とする請求項1乃至5のうちのいずれか1項に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000185275A JP4425432B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体装置の製造方法 |
US09/883,370 US6879042B2 (en) | 2000-06-20 | 2001-06-19 | Semiconductor device and method and apparatus for manufacturing the same |
US11/068,431 US7119441B2 (en) | 2000-06-20 | 2005-03-01 | Semiconductor interconnect structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000185275A JP4425432B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002009150A JP2002009150A (ja) | 2002-01-11 |
JP2002009150A5 JP2002009150A5 (ja) | 2007-04-19 |
JP4425432B2 true JP4425432B2 (ja) | 2010-03-03 |
Family
ID=18685612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000185275A Expired - Lifetime JP4425432B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6879042B2 (ja) |
JP (1) | JP4425432B2 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6559543B1 (en) * | 2001-11-16 | 2003-05-06 | International Business Machines Corporation | Stacked fill structures for support of dielectric layers |
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JP4063619B2 (ja) | 2002-03-13 | 2008-03-19 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
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JP5117755B2 (ja) * | 2002-05-08 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2004128256A (ja) | 2002-10-03 | 2004-04-22 | Oki Electric Ind Co Ltd | 多層構造半導体素子の製造方法 |
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CN100352036C (zh) | 2002-10-17 | 2007-11-28 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
JP4606713B2 (ja) | 2002-10-17 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
KR100459733B1 (ko) | 2002-12-30 | 2004-12-03 | 삼성전자주식회사 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
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2000
- 2000-06-20 JP JP2000185275A patent/JP4425432B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-19 US US09/883,370 patent/US6879042B2/en not_active Expired - Lifetime
-
2005
- 2005-03-01 US US11/068,431 patent/US7119441B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002009150A (ja) | 2002-01-11 |
US20050159012A1 (en) | 2005-07-21 |
US6879042B2 (en) | 2005-04-12 |
US7119441B2 (en) | 2006-10-10 |
US20010054765A1 (en) | 2001-12-27 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070301 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090331 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090925 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090928 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091209 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4425432 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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