JP2000012544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000012544A JP2000012544A JP10176457A JP17645798A JP2000012544A JP 2000012544 A JP2000012544 A JP 2000012544A JP 10176457 A JP10176457 A JP 10176457A JP 17645798 A JP17645798 A JP 17645798A JP 2000012544 A JP2000012544 A JP 2000012544A
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Abstract
(57)【要約】
【課題】 ディッシングやボイドのない金属埋め込み配
線を備えた半導体装置の製造方法を提供する。 【解決手段】 半導体基板上に絶縁膜を形成する工程
と、絶縁膜に接続孔または配線溝を形成する工程と、接
続孔または配線溝上に下地金属層を形成する工程と、接
続孔または配線溝に配線材料を埋め込む工程と、配線材
料が埋め込まれた接続孔または配線溝を覆蓋で覆って電
位を与える工程とを少なくとも具備する半導体装置の製
造方法。
線を備えた半導体装置の製造方法を提供する。 【解決手段】 半導体基板上に絶縁膜を形成する工程
と、絶縁膜に接続孔または配線溝を形成する工程と、接
続孔または配線溝上に下地金属層を形成する工程と、接
続孔または配線溝に配線材料を埋め込む工程と、配線材
料が埋め込まれた接続孔または配線溝を覆蓋で覆って電
位を与える工程とを少なくとも具備する半導体装置の製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、金属埋め込み配線を備えた半導体装
置の製造方法に関する。
方法に係り、特に、金属埋め込み配線を備えた半導体装
置の製造方法に関する。
【０００２】
【従来の技術】近年の超大規模集積回路（ＵＬＳＩ）の
開発に伴い、更なる高速化と高密度化を実現するため
に、配線パターンは微細化および多層化されている。
開発に伴い、更なる高速化と高密度化を実現するため
に、配線パターンは微細化および多層化されている。
【０００３】この微細化に伴って、多層配線におけるコ
ンタクトホールの径と深さの比率を表わすアスペクト比
が増大しており、層間の配線接続およびマスクのパター
ニングが難しくなっている。
ンタクトホールの径と深さの比率を表わすアスペクト比
が増大しており、層間の配線接続およびマスクのパター
ニングが難しくなっている。
【０００４】従って、多層配線構造においては、段差に
よって配線が切れてしまうのを防ぐために、コンタクト
ホールにＣｕやＡｌ等の金属を埋め込んだ表面を平坦化
する必要がある。
よって配線が切れてしまうのを防ぐために、コンタクト
ホールにＣｕやＡｌ等の金属を埋め込んだ表面を平坦化
する必要がある。
【０００５】この埋め込み配線の平坦化は、主に、シリ
カ、アルミナ、キレート剤等を含む研磨剤を含ませた布
等で表面を研磨する化学機械研磨（Chemical Mechanica
l Polishing:ＣＭＰ）により行われているが、これによ
り、埋め込まれたコンタクトホールの上部が下へめりこ
むディッシングや最表面のボイド等の欠損が生じる。こ
れが原因で、配線抵抗にばらつきが生じたり、不純物が
混入したり、ブリスターが発生したり、また、多層配線
形成後においてはショートしたりすることがあり、信頼
性が低かった。
カ、アルミナ、キレート剤等を含む研磨剤を含ませた布
等で表面を研磨する化学機械研磨（Chemical Mechanica
l Polishing:ＣＭＰ）により行われているが、これによ
り、埋め込まれたコンタクトホールの上部が下へめりこ
むディッシングや最表面のボイド等の欠損が生じる。こ
れが原因で、配線抵抗にばらつきが生じたり、不純物が
混入したり、ブリスターが発生したり、また、多層配線
形成後においてはショートしたりすることがあり、信頼
性が低かった。
【０００６】このような従来の金属埋め込み配線の一例
を図１０および図１１に示す。
を図１０および図１１に示す。
【０００７】図１０（ａ）に示すように、下地絶縁膜を
有する半導体基板１上に、プラズマＣＶＤ法により絶縁
膜であるＳｉＯ2 膜２を１．０μｍの厚さで堆積し、さ
らにフォトレジスト３を積層させて、フォトリソグラフ
ィ法、反応性イオンエッチング（ＲＩＥ）法により所定
のパターンを有する深さ０．８μｍ、幅０．１５μｍの
コンタクトホール４を形成する。
有する半導体基板１上に、プラズマＣＶＤ法により絶縁
膜であるＳｉＯ2 膜２を１．０μｍの厚さで堆積し、さ
らにフォトレジスト３を積層させて、フォトリソグラフ
ィ法、反応性イオンエッチング（ＲＩＥ）法により所定
のパターンを有する深さ０．８μｍ、幅０．１５μｍの
コンタクトホール４を形成する。
【０００８】次に、図１０（ｂ）に示すように、Ｏ2 プ
ラズマアッシング法でＲＩＥのマスクであるフォトレジ
スト３を除去した後、スパッタ法により厚さ０．１μｍ
のタングステンバリアメタル層５を形成し、さらに、ス
パッタ法によりに配線材料であるＣｕ６を厚さ１．０μ
ｍに被着してから、コンタクトホール４にメルト法によ
りＣｕ６を流し込む。
ラズマアッシング法でＲＩＥのマスクであるフォトレジ
スト３を除去した後、スパッタ法により厚さ０．１μｍ
のタングステンバリアメタル層５を形成し、さらに、ス
パッタ法によりに配線材料であるＣｕ６を厚さ１．０μ
ｍに被着してから、コンタクトホール４にメルト法によ
りＣｕ６を流し込む。
【０００９】そして、図１０（ｃ）に示すように、ＣＭ
Ｐ法によりコンタクトホール４以外に存在するＣｕ６を
研磨して除去し、表面の汚染物質やパーティクルを洗浄
して除去し、所定のパターンを有する金属埋め込み配線
を形成する。
Ｐ法によりコンタクトホール４以外に存在するＣｕ６を
研磨して除去し、表面の汚染物質やパーティクルを洗浄
して除去し、所定のパターンを有する金属埋め込み配線
を形成する。
【００１０】この後、ＣＶＤ法により、キャップパッシ
ベーションとなるＳｉＮ膜７を１００ｎｍの厚さで堆積
する。
ベーションとなるＳｉＮ膜７を１００ｎｍの厚さで堆積
する。
【００１１】この配線形成法を繰り返して、図１０
（ｄ）に示すような多層配線を形成する。
（ｄ）に示すような多層配線を形成する。
【００１２】しかし、このような従来の金属埋め込み多
層配線においては、図１１に示すとおり、ディッシング
１１１や最表面のボイド１１２等の欠損が生じたり、不
純物１１３が混入したり、ブリスター１１４が発生した
り、また、多層配線形成後においてはショート１１５し
たりすることがあり、信頼性が低かった。
層配線においては、図１１に示すとおり、ディッシング
１１１や最表面のボイド１１２等の欠損が生じたり、不
純物１１３が混入したり、ブリスター１１４が発生した
り、また、多層配線形成後においてはショート１１５し
たりすることがあり、信頼性が低かった。
【００１３】
【発明が解決しようとする課題】すなわち、従来の半導
体装置の金属埋め込み配線の形成においては、埋め込ん
だ金属にディッシング、ボイドやブリスターが発生した
り、不純物が混入したりする不具合が生じていた。
体装置の金属埋め込み配線の形成においては、埋め込ん
だ金属にディッシング、ボイドやブリスターが発生した
り、不純物が混入したりする不具合が生じていた。
【００１４】従って、本発明の目的は、このような不具
合のない金属埋め込み配線を備えた半導体装置の製造方
法を提供することである。
合のない金属埋め込み配線を備えた半導体装置の製造方
法を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、絶
縁膜に接続孔または配線溝を形成する工程と、接続孔ま
たは配線溝上に下地金属層を形成する工程と、接続孔ま
たは配線溝に配線材料を埋め込む工程と、配線材料が埋
め込まれた接続孔または配線溝を覆蓋で覆って電位を与
える工程とを少なくとも具備している。
造方法は、半導体基板上に絶縁膜を形成する工程と、絶
縁膜に接続孔または配線溝を形成する工程と、接続孔ま
たは配線溝上に下地金属層を形成する工程と、接続孔ま
たは配線溝に配線材料を埋め込む工程と、配線材料が埋
め込まれた接続孔または配線溝を覆蓋で覆って電位を与
える工程とを少なくとも具備している。
【００１６】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁膜を形成する工程と、絶縁膜の形成
された半導体基板上に接続孔または配線溝を形成する工
程と、半導体基板および接続孔または配線溝上に下地金
属層を形成する工程と、接続孔または配線溝に配線材料
を埋め込む工程と、埋め込まれた配線材料を平坦化する
工程と、平坦化された接続孔または配線溝を覆蓋で覆っ
て電位を与えることにより、無電解メッキ法にて配線材
料のメッキ層を成長させた後、停止させる工程とを少な
くとも具備している。
半導体基板上に絶縁膜を形成する工程と、絶縁膜の形成
された半導体基板上に接続孔または配線溝を形成する工
程と、半導体基板および接続孔または配線溝上に下地金
属層を形成する工程と、接続孔または配線溝に配線材料
を埋め込む工程と、埋め込まれた配線材料を平坦化する
工程と、平坦化された接続孔または配線溝を覆蓋で覆っ
て電位を与えることにより、無電解メッキ法にて配線材
料のメッキ層を成長させた後、停止させる工程とを少な
くとも具備している。
【００１７】すなわち、本発明によれば、主に半導体基
板と絶縁膜と金属配線からなる半導体装置の配線部分の
製造方法において、接続孔または配線溝を形成し、下地
金属層を形成し、下地金属層の形成された接続孔または
配線溝に無電解メッキ法により配線材料層を形成し、配
線材料層の上に覆蓋をして電界をかけながら無電解メッ
キをさらに行い、配線材料層に不可避的に形成されたの
欠落部分を補い、欠落部分がなくなるまで配線材料のメ
ッキ層が成長した時点で無電解メッキを終了させること
を特徴としている。
板と絶縁膜と金属配線からなる半導体装置の配線部分の
製造方法において、接続孔または配線溝を形成し、下地
金属層を形成し、下地金属層の形成された接続孔または
配線溝に無電解メッキ法により配線材料層を形成し、配
線材料層の上に覆蓋をして電界をかけながら無電解メッ
キをさらに行い、配線材料層に不可避的に形成されたの
欠落部分を補い、欠落部分がなくなるまで配線材料のメ
ッキ層が成長した時点で無電解メッキを終了させること
を特徴としている。
【００１８】上述したとおり、埋め込み金属層の最表面
にはディッシングやボイド等の欠落部分が不可避的に形
成されてしまう。そこで、本発明においては、埋め込み
金属層の最表面に覆蓋をして電界をかけて、無電解メッ
キをさらに行って欠落部分を補完し、補完し終わった時
点で無電解メッキを終了させる。欠落部分の補完は、メ
ッキ溶液と覆蓋となる薄膜の間に電気二重層と呼ばれる
層が形成されることによりなされる。また、覆蓋にかけ
る電位を調整することによって、無電解メッキ層の成長
を停止させることができる。以下に、このメカニズムに
ついて詳しく説明する。
にはディッシングやボイド等の欠落部分が不可避的に形
成されてしまう。そこで、本発明においては、埋め込み
金属層の最表面に覆蓋をして電界をかけて、無電解メッ
キをさらに行って欠落部分を補完し、補完し終わった時
点で無電解メッキを終了させる。欠落部分の補完は、メ
ッキ溶液と覆蓋となる薄膜の間に電気二重層と呼ばれる
層が形成されることによりなされる。また、覆蓋にかけ
る電位を調整することによって、無電解メッキ層の成長
を停止させることができる。以下に、このメカニズムに
ついて詳しく説明する。
【００１９】本発明の半導体装置の製造方法によれば、
上述したように、金属埋め込み配線の平坦化後に、薄膜
で覆蓋をした接続孔の最表面において、この薄膜に電界
をかけることにより、無電解メッキを中止させることを
特徴としている。図３に、埋め込み配線と覆蓋をした薄
膜との間に、厚さｄの層が形成された様子を示す。この
層は電気二重層である。
上述したように、金属埋め込み配線の平坦化後に、薄膜
で覆蓋をした接続孔の最表面において、この薄膜に電界
をかけることにより、無電解メッキを中止させることを
特徴としている。図３に、埋め込み配線と覆蓋をした薄
膜との間に、厚さｄの層が形成された様子を示す。この
層は電気二重層である。
【００２０】一般に、薄膜−溶液界面に電位を与える
と、電気二重層と呼ばれるイオンの吸着層や拡散層（あ
るいは電場）が形成されることが知られている。電気二
重層は、ヘルムホルツの二重層として初めて提唱され、
グイ、チャップマン、フルムキン、シュテルン、グレア
ム等により補足されその存在が確認されている。この電
気二重層の厚さは、マイクロ電極等のプローブを用いた
測定によれば約数１０ｎｍ、in-situ FTIR(Fourier Tra
nsform Infrared Spectroscopy) 法では０．１から１０
μｍと観測されている。偏光変調法と組み合わせたより
感度の高い測定法によれば、遠い領域まで電場の影響が
確認されている。このように、電気二重層の厚さを特定
することは困難であるが、存在することは確かである。
と、電気二重層と呼ばれるイオンの吸着層や拡散層（あ
るいは電場）が形成されることが知られている。電気二
重層は、ヘルムホルツの二重層として初めて提唱され、
グイ、チャップマン、フルムキン、シュテルン、グレア
ム等により補足されその存在が確認されている。この電
気二重層の厚さは、マイクロ電極等のプローブを用いた
測定によれば約数１０ｎｍ、in-situ FTIR(Fourier Tra
nsform Infrared Spectroscopy) 法では０．１から１０
μｍと観測されている。偏光変調法と組み合わせたより
感度の高い測定法によれば、遠い領域まで電場の影響が
確認されている。このように、電気二重層の厚さを特定
することは困難であるが、存在することは確かである。
【００２１】図４は、薄膜にかける電位Ｅと薄膜からの
距離ｄとの関係を示すグラフである。本発明において
は、薄膜の電位を、Ｃｕの溶解／析出の平衡電位（Ａ）
または溶解側電位（Ｂ）のいずれかに設定することで、
無電解メッキの成長を薄膜から一定の距離（０でも可）
（ａ）で停止させることを特徴としている。
距離ｄとの関係を示すグラフである。本発明において
は、薄膜の電位を、Ｃｕの溶解／析出の平衡電位（Ａ）
または溶解側電位（Ｂ）のいずれかに設定することで、
無電解メッキの成長を薄膜から一定の距離（０でも可）
（ａ）で停止させることを特徴としている。
【００２２】本発明においては無電解メッキにより配線
材料を埋め込んでいる。無電解メッキを行うと、通常の
電解メッキとは異なり、メッキ成長点でホルマリン等の
還元剤の酸化反応と、金属イオン（銅の場合ならＣ
ｕ2+）の還元反応とを同時に行うため、薄くメッキを成
長させることができる。この場合、還元剤の酸化（消
費）は、当然、薄膜の電位により行われる。従って、図
５に示すように、無電解メッキ層の成長が還元剤の濃度
に支配されることも考慮しなければならない。
材料を埋め込んでいる。無電解メッキを行うと、通常の
電解メッキとは異なり、メッキ成長点でホルマリン等の
還元剤の酸化反応と、金属イオン（銅の場合ならＣ
ｕ2+）の還元反応とを同時に行うため、薄くメッキを成
長させることができる。この場合、還元剤の酸化（消
費）は、当然、薄膜の電位により行われる。従って、図
５に示すように、無電解メッキ層の成長が還元剤の濃度
に支配されることも考慮しなければならない。
【００２３】無電解メッキの成長においては、半導体基
板上で電場、薬液の濃度分布等の反応の場を均一に保つ
ことが必要である。電場に関して、電極上の吸着物の直
上と、隙間の直上とでは電極からの距離が同じであって
も差が生じることはin-situSTM(Scanning Tunneling Mi
croscopy)（またはSTS(Scanning Tunneling Spectrosco
py)）によって確認されている。従って、電場を一定に
保つには、薄膜または半導体基板の少なくとも一方を動
かして電場を平均化すればより高精度に無電解メッキの
成長を制御することができる。図６（ａ）に示すよう
に、基板より大きな薄膜を用いて短時間で処理するか、
図６（ｂ）に示すように基板より小さな薄膜を用いて高
精度で仕上げるとよい。
板上で電場、薬液の濃度分布等の反応の場を均一に保つ
ことが必要である。電場に関して、電極上の吸着物の直
上と、隙間の直上とでは電極からの距離が同じであって
も差が生じることはin-situSTM(Scanning Tunneling Mi
croscopy)（またはSTS(Scanning Tunneling Spectrosco
py)）によって確認されている。従って、電場を一定に
保つには、薄膜または半導体基板の少なくとも一方を動
かして電場を平均化すればより高精度に無電解メッキの
成長を制御することができる。図６（ａ）に示すよう
に、基板より大きな薄膜を用いて短時間で処理するか、
図６（ｂ）に示すように基板より小さな薄膜を用いて高
精度で仕上げるとよい。
【００２４】また、メッキ液中の成分には、処理が進む
につれて消費されるものがあるため、メッキ液を連続的
に供給し、メッキ液の状態を常に一定に保てばより正確
にメッキ成長を制御できる。図７（ａ）に示すように薄
膜に孔等を開けて薄膜の裏面からメッキ液を供給しても
よいし、また図７（ｂ）に示すように側面からメッキ液
を供給してもよい。
につれて消費されるものがあるため、メッキ液を連続的
に供給し、メッキ液の状態を常に一定に保てばより正確
にメッキ成長を制御できる。図７（ａ）に示すように薄
膜に孔等を開けて薄膜の裏面からメッキ液を供給しても
よいし、また図７（ｂ）に示すように側面からメッキ液
を供給してもよい。
【００２５】また、薄膜の電位Ｅは常に一定に保つ必要
はなく、むしろ図８に示すように電位を変動させること
により、還元剤の拡散／消費のバランス制御、金属の特
定方向のみの偏倚成長、過電圧増加による析出／溶解反
応の活発化等の効果が得られる。このように電位を変動
させてメッキ層を成長させる場合、最終的に薄膜がメッ
キされ表面形状が変化しない制御が必要である。ただ
し、メッキの初期状態であるＵＰＤ（Under Potential
Deposition）のような状態で数層のみを成長させるメッ
キであれば特に表面形状の変化制御は特に必要ない。
はなく、むしろ図８に示すように電位を変動させること
により、還元剤の拡散／消費のバランス制御、金属の特
定方向のみの偏倚成長、過電圧増加による析出／溶解反
応の活発化等の効果が得られる。このように電位を変動
させてメッキ層を成長させる場合、最終的に薄膜がメッ
キされ表面形状が変化しない制御が必要である。ただ
し、メッキの初期状態であるＵＰＤ（Under Potential
Deposition）のような状態で数層のみを成長させるメッ
キであれば特に表面形状の変化制御は特に必要ない。
【００２６】ところで、薄膜と基板の距離が例えば数ｎ
ｍ程度と近づくと、イオンの拡散が阻害され、図９
（ｂ）に示すように電位−電流特性が変化する。上記し
た特性を電位変動法に組み込むことで、図９（ａ）に示
すように、薄膜と基板の距離を例えば数十ｎｍ程度とし
て安定に保持することが可能となる。
ｍ程度と近づくと、イオンの拡散が阻害され、図９
（ｂ）に示すように電位−電流特性が変化する。上記し
た特性を電位変動法に組み込むことで、図９（ａ）に示
すように、薄膜と基板の距離を例えば数十ｎｍ程度とし
て安定に保持することが可能となる。
【００２７】本発明の半導体装置の製造方法をさらに詳
しく説明する。
しく説明する。
【００２８】半導体基板に、例えば、プラズマＣＶＤ法
により絶縁膜を堆積し、フォトエッチングプロセスによ
り接続孔または配線溝であるコンタクトホールを形成
し、下地金属層を形成する。下地金属層がバリアメタル
層の場合はスパッタ法によりコンタクトホールおよび絶
縁膜を覆うように形成される。さらに配線材料をスパッ
タ法、ＣＶＤ、メッキ等により被着させてからメルト
法、高温リフロー法等によりコンタクトホールに配線材
料を流し込む。流し込んだ配線材料表面にＣＭＰ法等に
よって平坦化処理を施し、パーティクルや不純物を洗浄
除去する。
により絶縁膜を堆積し、フォトエッチングプロセスによ
り接続孔または配線溝であるコンタクトホールを形成
し、下地金属層を形成する。下地金属層がバリアメタル
層の場合はスパッタ法によりコンタクトホールおよび絶
縁膜を覆うように形成される。さらに配線材料をスパッ
タ法、ＣＶＤ、メッキ等により被着させてからメルト
法、高温リフロー法等によりコンタクトホールに配線材
料を流し込む。流し込んだ配線材料表面にＣＭＰ法等に
よって平坦化処理を施し、パーティクルや不純物を洗浄
除去する。
【００２９】このとき、絶縁膜上に形成されていたバリ
アメタル層および配線材料が除去されて絶縁膜が露出す
るが、コンタクトホールに埋め込まれた配線材料も不可
避的に削られてしまう。そこで、本発明においては、少
なくともコンタクトホールを薄膜で覆って、電位を与え
て無電解メッキにより欠落部分を補う。この薄膜を用い
た欠落部分補修の詳細については上述した通りである。
この後、ＣＶＤ法によりキャップパッシベーション膜を
堆積する。以上の工程を繰り返すと、金属の欠落のない
金属埋め込み多層配線が完成する。
アメタル層および配線材料が除去されて絶縁膜が露出す
るが、コンタクトホールに埋め込まれた配線材料も不可
避的に削られてしまう。そこで、本発明においては、少
なくともコンタクトホールを薄膜で覆って、電位を与え
て無電解メッキにより欠落部分を補う。この薄膜を用い
た欠落部分補修の詳細については上述した通りである。
この後、ＣＶＤ法によりキャップパッシベーション膜を
堆積する。以上の工程を繰り返すと、金属の欠落のない
金属埋め込み多層配線が完成する。
【００３０】尚、下地金属膜としてシード層を用いる場
合には、ＰｄＣｌ2 等活性化処理によりコンタクトホー
ル内部にのみ堆積させる以外は上述した工程により金属
埋め込み多層配線を形成する。
合には、ＰｄＣｌ2 等活性化処理によりコンタクトホー
ル内部にのみ堆積させる以外は上述した工程により金属
埋め込み多層配線を形成する。
【００３１】本発明の半導体装置の製造方法において、
覆蓋は貴金属または有機物のような導電性材料からな
り、これらは、メッキ材料の溶解電位においても電気化
学的に安定な材料である。本発明において、配線材料層
の欠落部分を補う電気二重層を形成し、欠落部分補完後
は電位を調整することで強制的に電気二重層の生成を停
止させることのできる覆蓋の薄膜としては、配線材料層
と密着性のよい材料であればよいが、例えば、金、銀、
白金、ゴム、Ｐｄ、Ｉｒ、Ｔａ等の弾性体が例示され
る。
覆蓋は貴金属または有機物のような導電性材料からな
り、これらは、メッキ材料の溶解電位においても電気化
学的に安定な材料である。本発明において、配線材料層
の欠落部分を補う電気二重層を形成し、欠落部分補完後
は電位を調整することで強制的に電気二重層の生成を停
止させることのできる覆蓋の薄膜としては、配線材料層
と密着性のよい材料であればよいが、例えば、金、銀、
白金、ゴム、Ｐｄ、Ｉｒ、Ｔａ等の弾性体が例示され
る。
【００３２】Ｃｕをメッキする場合には、この覆蓋に
は、０．３３７Ｖｖｓ．ＮＨＥ以上の電位をかける。
は、０．３３７Ｖｖｓ．ＮＨＥ以上の電位をかける。
【００３３】本発明の半導体装置の製造方法において、
下地金属層はバリアメタル層またはシード層である。バ
リアメタル層としては、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｔａ
Ｎ、ＴｉＮ等、シード層としてはＰｄ、Ｃｕ、Ｐｔ等が
例示される。さらにこの他に、Ｔｉ、Ｃｒ、Ｎｉ等の密
着用メタル；Ａｌ、Ａｌ合金等のコンタクトメタル；ポ
リシリコン；バッファメタル等を挿入してもよい。
下地金属層はバリアメタル層またはシード層である。バ
リアメタル層としては、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｔａ
Ｎ、ＴｉＮ等、シード層としてはＰｄ、Ｃｕ、Ｐｔ等が
例示される。さらにこの他に、Ｔｉ、Ｃｒ、Ｎｉ等の密
着用メタル；Ａｌ、Ａｌ合金等のコンタクトメタル；ポ
リシリコン；バッファメタル等を挿入してもよい。
【００３４】本発明の半導体装置の製造方法において、
無電解メッキ溶液には、例えば、硫酸銅溶液；還元剤と
してホルマリン、次亜リン酸ナトリウム；錯化剤として
ＥＤＴＡ溶液；ｐＨ調節剤として水酸化ナトリウム溶液
が含まれる。無電解メッキの利点は、還元剤による反応
で析出を行うため、半導体基板に電圧を印加する必要が
ない、金属配線の溶出がないことである。
無電解メッキ溶液には、例えば、硫酸銅溶液；還元剤と
してホルマリン、次亜リン酸ナトリウム；錯化剤として
ＥＤＴＡ溶液；ｐＨ調節剤として水酸化ナトリウム溶液
が含まれる。無電解メッキの利点は、還元剤による反応
で析出を行うため、半導体基板に電圧を印加する必要が
ない、金属配線の溶出がないことである。
【００３５】本発明の半導体装置の製造方法において、
埋め込み配線に用いる配線材料は、金、銀、銅、ニッケ
ル、クロムあるいはこれらの組み合わせからなる合金で
ある。
埋め込み配線に用いる配線材料は、金、銀、銅、ニッケ
ル、クロムあるいはこれらの組み合わせからなる合金で
ある。
【００３６】本発明の半導体装置の製造方法において、
半導体基板としては例えばＳｉ、ＧａＡｓ基板等が例示
されるがこれに限られるものではない。この半導体基板
にはＳｉＯ2 等の下地絶縁膜が形成されていてもよい。
また半導体基板上に形成される絶縁膜としてはプラズマ
ＳｉＯ2 膜、ＴＥＯＳ、ＳｉＯＮ等が例示されるがこれ
に限られるものではない。また、配線材料としては、Ｃ
ｕ、Ａｌ等が例示されるがこれに限られるものではな
い。それぞれ所定の、半導体性能、絶縁性能、金属配線
としての性能を満たすものであればよい。さらに、絶縁
膜に形成された接続孔または配線溝の深さは、０．１か
ら１０μｍが好ましい。
半導体基板としては例えばＳｉ、ＧａＡｓ基板等が例示
されるがこれに限られるものではない。この半導体基板
にはＳｉＯ2 等の下地絶縁膜が形成されていてもよい。
また半導体基板上に形成される絶縁膜としてはプラズマ
ＳｉＯ2 膜、ＴＥＯＳ、ＳｉＯＮ等が例示されるがこれ
に限られるものではない。また、配線材料としては、Ｃ
ｕ、Ａｌ等が例示されるがこれに限られるものではな
い。それぞれ所定の、半導体性能、絶縁性能、金属配線
としての性能を満たすものであればよい。さらに、絶縁
膜に形成された接続孔または配線溝の深さは、０．１か
ら１０μｍが好ましい。
【００３７】
【発明の実施の形態】以下、本発明を実施例により具体
的に説明する。
的に説明する。
【００３８】［実施例１］図１（ａ）に示すように、下
地絶縁膜を有する（図示せず）半導体基板１上に、プラ
ズマＣＶＤ法により絶縁膜であるＳｉＯ2 膜２を１．０
μｍの厚さで堆積し、さらにフォトレジスト３を積層さ
せて、フォトリソグラフィ法、反応性イオンエッチング
（ＲＩＥ）法により所定のパターンを有する深さ０．８
μｍ、幅０．１５μｍのコンタクトホール４を形成す
る。
地絶縁膜を有する（図示せず）半導体基板１上に、プラ
ズマＣＶＤ法により絶縁膜であるＳｉＯ2 膜２を１．０
μｍの厚さで堆積し、さらにフォトレジスト３を積層さ
せて、フォトリソグラフィ法、反応性イオンエッチング
（ＲＩＥ）法により所定のパターンを有する深さ０．８
μｍ、幅０．１５μｍのコンタクトホール４を形成す
る。
【００３９】次に、図１（ｂ）に示すように、Ｏ2 プラ
ズマアッシング法でＲＩＥのマスクであるフォトレジス
ト３を除去した後、スパッタ法により厚さ０．１μｍの
タングステンバリアメタル層５を形成し、さらに、スパ
ッタ法によりに配線材料であるＣｕ６を厚さ１．０μｍ
に被着してから、コンタクトホール４にメルト法により
Ｃｕ６を流し込む。
ズマアッシング法でＲＩＥのマスクであるフォトレジス
ト３を除去した後、スパッタ法により厚さ０．１μｍの
タングステンバリアメタル層５を形成し、さらに、スパ
ッタ法によりに配線材料であるＣｕ６を厚さ１．０μｍ
に被着してから、コンタクトホール４にメルト法により
Ｃｕ６を流し込む。
【００４０】そして、図１（ｃ）に示すように、ＣＭＰ
法によりコンタクトホール４以外に存在するＣｕ６を研
磨して除去し、表面の汚染物質やパーティクルを洗浄し
て除去する。この研磨の際、バリアメタルも削られる。
法によりコンタクトホール４以外に存在するＣｕ６を研
磨して除去し、表面の汚染物質やパーティクルを洗浄し
て除去する。この研磨の際、バリアメタルも削られる。
【００４１】続いて、図１（ｄ）に示すように、Ｐｔか
らなる厚さ１０μｍの薄膜８により最表面に蓋をして蓋
の脇から硫酸銅溶液、ホルマリン、ＥＤＴＡ溶液、水酸
化ナトリウムを含有するメッキ溶液流し込み、０．４Ｖ
ｖｓ．ＮＨＥの電位を与えて無電解メッキを行って、配
線の欠落部分を補修して、所定のパターンを有する金属
埋め込み配線を形成する。このとき、薄膜８の直下まで
メッキを成長させた後、電位をＣｕの溶解電位０．３３
７Ｖｖｓ．ＮＨＥにすることにより無電解メッキを停止
させる。
らなる厚さ１０μｍの薄膜８により最表面に蓋をして蓋
の脇から硫酸銅溶液、ホルマリン、ＥＤＴＡ溶液、水酸
化ナトリウムを含有するメッキ溶液流し込み、０．４Ｖ
ｖｓ．ＮＨＥの電位を与えて無電解メッキを行って、配
線の欠落部分を補修して、所定のパターンを有する金属
埋め込み配線を形成する。このとき、薄膜８の直下まで
メッキを成長させた後、電位をＣｕの溶解電位０．３３
７Ｖｖｓ．ＮＨＥにすることにより無電解メッキを停止
させる。
【００４２】この後、ＣＶＤ法により、キャップパッシ
ベーションとなるＳｉＮ膜７を１００ｎｍの厚さで堆積
する。
ベーションとなるＳｉＮ膜７を１００ｎｍの厚さで堆積
する。
【００４３】この配線形成法を繰り返して、図１（ｅ）
に示すような多層配線を形成する。
に示すような多層配線を形成する。
【００４４】［実施例２］実施例１と同様にして、下地
絶縁膜を有する半導体基板１上に、プラズマＣＶＤ法に
より絶縁膜であるＳｉＯ2 膜２を１．０μｍの厚さで堆
積し、さらにフォトレジスト３を積層させて、フォトリ
ソグラフィ法、反応性イオンエッチング（ＲＩＥ）法に
より所定のパターンを有する深さ０．８μｍ、幅０．１
５μｍコンタクトホール４を形成する。この後、Ｏ2 プ
ラズマアッシング法でＲＩＥのマスクであるフォトレジ
スト３を除去する。
絶縁膜を有する半導体基板１上に、プラズマＣＶＤ法に
より絶縁膜であるＳｉＯ2 膜２を１．０μｍの厚さで堆
積し、さらにフォトレジスト３を積層させて、フォトリ
ソグラフィ法、反応性イオンエッチング（ＲＩＥ）法に
より所定のパターンを有する深さ０．８μｍ、幅０．１
５μｍコンタクトホール４を形成する。この後、Ｏ2 プ
ラズマアッシング法でＲＩＥのマスクであるフォトレジ
スト３を除去する。
【００４５】次に図２（ａ）に示すように、メッキ前処
理としてＰｄからなるシード層９をＰｄＣｌ2 活性化処
理により形成する。
理としてＰｄからなるシード層９をＰｄＣｌ2 活性化処
理により形成する。
【００４６】次に、図２（ｂ）に示すように、メッキ法
によりにＣｕ６を厚さ１．０μｍに被着してから、図２
（ｃ）に示すように、ＣＭＰ法によりコンタクトホール
４以外に存在するＣｕ６を研磨して除去し、表面の汚染
物質やパーティクルを洗浄して除去する。
によりにＣｕ６を厚さ１．０μｍに被着してから、図２
（ｃ）に示すように、ＣＭＰ法によりコンタクトホール
４以外に存在するＣｕ６を研磨して除去し、表面の汚染
物質やパーティクルを洗浄して除去する。
【００４７】続いて、図２（ｄ）に示すように、Ｉｒか
らなる厚さ１００ｎｍの厚さ方向に貫通する孔を１００
から１０００個設けた（図示せず）薄膜８により最表面
に覆蓋をして硫酸銅溶液、ホルマリン、ＥＤＴＡ溶液、
水酸化ナトリウムを含有するメッキ溶液を孔を通して上
から流し込み、０．４Ｖｖｓ．ＮＨＥの電位を与えて無
電解メッキを行って、配線の欠落部分を補修して、所定
のパターンを有する金属埋め込み配線を形成する。この
とき、Ｃｕの溶解／析出の平衡電位付近の０．４Ｖｖ
ｓ．ＮＨＥにすることにより無電解メッキの成長を停止
させる。
らなる厚さ１００ｎｍの厚さ方向に貫通する孔を１００
から１０００個設けた（図示せず）薄膜８により最表面
に覆蓋をして硫酸銅溶液、ホルマリン、ＥＤＴＡ溶液、
水酸化ナトリウムを含有するメッキ溶液を孔を通して上
から流し込み、０．４Ｖｖｓ．ＮＨＥの電位を与えて無
電解メッキを行って、配線の欠落部分を補修して、所定
のパターンを有する金属埋め込み配線を形成する。この
とき、Ｃｕの溶解／析出の平衡電位付近の０．４Ｖｖ
ｓ．ＮＨＥにすることにより無電解メッキの成長を停止
させる。
【００４８】この後、特に図示しないが、実施例１と同
様に、ＣＶＤ法により、キャップパッシベーションとな
るＳｉＮ膜を１００ｎｍの厚さで堆積し、この配線形成
法を繰り返して、多層配線を形成する。
様に、ＣＶＤ法により、キャップパッシベーションとな
るＳｉＮ膜を１００ｎｍの厚さで堆積し、この配線形成
法を繰り返して、多層配線を形成する。
【００４９】以上、本発明を実施例を挙げて説明してき
たがこれに限られるものではない。本実施例においては
下地絶縁膜としてプラズマＳｉＯ2 膜、配線材料として
Ｃｕを用いたが、それぞれ所定の絶縁性能、金属配線と
しての性能を満たすものであればよく、例えば、下地絶
縁膜としてＴＥＯＳ等、配線材料としてはＡｌ等を用い
てもよい。さらに、下地絶縁膜に形成された配線溝の深
さや被着した配線金属材料の膜厚も実施例に示した値に
限定されないものとする。
たがこれに限られるものではない。本実施例においては
下地絶縁膜としてプラズマＳｉＯ2 膜、配線材料として
Ｃｕを用いたが、それぞれ所定の絶縁性能、金属配線と
しての性能を満たすものであればよく、例えば、下地絶
縁膜としてＴＥＯＳ等、配線材料としてはＡｌ等を用い
てもよい。さらに、下地絶縁膜に形成された配線溝の深
さや被着した配線金属材料の膜厚も実施例に示した値に
限定されないものとする。
【００５０】
【発明の効果】本発明は、半導体基板上の金属埋め込み
配線形成を無電解メッキ法により行う際、電界をかけた
状態の薄膜で最表面に覆蓋をしメッキの成長を最表面で
終了させて半導体装置を製造する方法である。この方法
によれば、ＣＭＰ後処理においては、ディッシング、ボ
イド等が補修されるため、歩留まりおよび信頼性が向上
し、一方、金属配線成膜時においては、ＣＭＰ工程を省
略することができるため、製造コストを大幅に削減する
ことができる。
配線形成を無電解メッキ法により行う際、電界をかけた
状態の薄膜で最表面に覆蓋をしメッキの成長を最表面で
終了させて半導体装置を製造する方法である。この方法
によれば、ＣＭＰ後処理においては、ディッシング、ボ
イド等が補修されるため、歩留まりおよび信頼性が向上
し、一方、金属配線成膜時においては、ＣＭＰ工程を省
略することができるため、製造コストを大幅に削減する
ことができる。
【図１】本発明の一実施形態による金属埋め込み配線を
備えた半導体装置の製造方法の工程図。
備えた半導体装置の製造方法の工程図。
【図２】本発明の他の実施形態による金属埋め込み配線
を備えた半導体装置の製造方法の工程図。
を備えた半導体装置の製造方法の工程図。
【図３】金属埋め込み配線と、薄膜との間に形成される
電気二重層の断面図。
電気二重層の断面図。
【図４】薄膜にかける電位と薄膜からの距離との関係を
示すグラフ。
示すグラフ。
【図５】還元剤の濃度と薄膜からの距離との関係を示す
グラフ。
グラフ。
【図６】無電解メッキの成長の際の基板と薄膜の断面
図。
図。
【図７】基板と薄膜の間へのメッキ液の供給方法を示す
断面図。
断面図。
【図８】電位の変動と銅の析出／溶解反応の関係を示す
グラフ。
グラフ。
【図９】基板と薄膜の距離により異なる電位−電流特性
の変化を示すグラフ。
の変化を示すグラフ。
【図１０】従来の金属埋め込み配線を備えた半導体装置
の製造方法の工程図。
の製造方法の工程図。
【図１１】従来の金属埋め込み配線を備えた半導体装置
の断面図。
の断面図。
１…基板、２…ＳｉＯ2 膜、３…フォトレジスト、４…
コンタクトホール、５…バリアメタル層、６…Ｃｕ、７
…ＳｉＮ膜、８…薄膜、９…シード層、１１１…ディッ
シング、１１２…ボイド、１１３…不純物、１１４…ブ
リスター、１１５…ショート
コンタクトホール、５…バリアメタル層、６…Ｃｕ、７
…ＳｉＮ膜、８…薄膜、９…シード層、１１１…ディッ
シング、１１２…ボイド、１１３…不純物、１１４…ブ
リスター、１１５…ショート
フロントページの続き (72)発明者 岩出 健次 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 間瀬 康一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 Ｆターム(参考） 4K022 AA02 BA08 DA01 DB02 DB06 DB12 4M104 BB04 BB18 DD08 DD16 DD37 DD53 DD78 FF06 FF22 GG13 HH20 5F033 AA04 AA05 AA15 AA29 AA66 AA67 AA73 BA15 BA17 BA41 DA04 DA06 DA08 DA34 DA36 DA38 EA02 EA03 EA25 EA28
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜に接続孔または配線溝を形成する工程
と、前記接続孔または配線溝上に下地金属層を形成する
工程と、前記接続孔または配線溝に配線材料を埋め込む
工程と、前記配線材料が埋め込まれた前記接続孔または
配線溝を覆蓋で覆って電位を与える工程とを少なくとも
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜に接続孔または配線溝を形成する工程
と、前記半導体基板および前記接続孔または配線溝上に
下地金属層を形成する工程と、前記接続孔または配線溝
に配線材料を埋め込む工程と、前記埋め込まれた配線材
料を平坦化する工程と、前記平坦化された前記接続孔ま
たは配線溝を覆蓋で覆って電位を与えることにより、無
電解メッキ法にて前記配線材料のメッキ層を成長させた
後、停止させる工程とを少なくとも具備することを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記覆蓋は貴金属または有機物のような
導電性材料からなり、メッキ材料の溶解電位においても
電気化学的に安定であることを特徴とする請求項１また
は２記載の半導体装置の製造方法。 - 【請求項４】 前記覆蓋には、０．３３７ｖｓ．ＮＨＥ
以上の電位を与えることを特徴とする請求項１または２
記載の半導体装置の製造方法。 - 【請求項５】 前記下地金属層はバリアメタル層または
シード層であることを特徴とする請求項１または２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176457A JP2000012544A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176457A JP2000012544A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012544A true JP2000012544A (ja) | 2000-01-14 |
Family
ID=16014043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10176457A Withdrawn JP2000012544A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012544A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002023613A2 (en) * | 2000-09-15 | 2002-03-21 | Rodel Holdings, Inc. | Metal cmp process with reduced dishing |
| KR100408182B1 (ko) * | 2001-02-20 | 2003-12-01 | 동부전자 주식회사 | 구리 배선용 장벽층 형성 방법 |
| US6879042B2 (en) | 2000-06-20 | 2005-04-12 | Nec Electronics Corporation | Semiconductor device and method and apparatus for manufacturing the same |
| WO2010087392A1 (ja) * | 2009-01-30 | 2010-08-05 | 日鉱金属株式会社 | バリア機能を有する金属元素と触媒能を有する金属元素との合金膜を有する基板 |
-
1998
- 1998-06-23 JP JP10176457A patent/JP2000012544A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879042B2 (en) | 2000-06-20 | 2005-04-12 | Nec Electronics Corporation | Semiconductor device and method and apparatus for manufacturing the same |
| US7119441B2 (en) | 2000-06-20 | 2006-10-10 | Nec Electronics Corporation | Semiconductor interconnect structure |
| WO2002023613A2 (en) * | 2000-09-15 | 2002-03-21 | Rodel Holdings, Inc. | Metal cmp process with reduced dishing |
| WO2002023613A3 (en) * | 2000-09-15 | 2002-07-25 | Rodel Inc | Metal cmp process with reduced dishing |
| KR100408182B1 (ko) * | 2001-02-20 | 2003-12-01 | 동부전자 주식회사 | 구리 배선용 장벽층 형성 방법 |
| WO2010087392A1 (ja) * | 2009-01-30 | 2010-08-05 | 日鉱金属株式会社 | バリア機能を有する金属元素と触媒能を有する金属元素との合金膜を有する基板 |
| US8395264B2 (en) | 2009-01-30 | 2013-03-12 | Jx Nippon Mining & Metals Corporation | Substrate comprising alloy film of metal element having barrier function and metal element having catalytic power |
| TWI415962B (zh) * | 2009-01-30 | 2013-11-21 | Nippon Mining Co | 具備由具有障蔽機能之金屬元素與具有觸媒能之金屬元素所成之合金膜的基板 |
| JP5399421B2 (ja) * | 2009-01-30 | 2014-01-29 | Ｊｘ日鉱日石金属株式会社 | バリア機能を有する金属元素と触媒能を有する金属元素との合金膜を有する基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |