JP2000208443A - 電子装置の製造方法および製造装置 - Google Patents
電子装置の製造方法および製造装置Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 絶縁膜に形成された溝に金属層を埋め込み、
これを化学的機械研磨法で平坦化するに際し、ディッシ
ングやリセス等の形状異常を防止する。 【解決手段】 めっき法で金属層７を堆積するととも
に、化学的機械研磨法で金属層７を除去する。めっき法
による金属層７の堆積と、化学的機械研磨法による金属
層７の除去とを交互に反復してもよい。
これを化学的機械研磨法で平坦化するに際し、ディッシ
ングやリセス等の形状異常を防止する。 【解決手段】 めっき法で金属層７を堆積するととも
に、化学的機械研磨法で金属層７を除去する。めっき法
による金属層７の堆積と、化学的機械研磨法による金属
層７の除去とを交互に反復してもよい。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子装置の製造方法
および製造装置に関し、さらに詳しくは、高集積度半導
体装置等の電子装置の配線や電極を、絶縁膜の溝内に平
坦に埋め込む工程を有する電子装置の製造方法およびそ
の製造装置に関する。
および製造装置に関し、さらに詳しくは、高集積度半導
体装置等の電子装置の配線や電極を、絶縁膜の溝内に平
坦に埋め込む工程を有する電子装置の製造方法およびそ
の製造装置に関する。
【０００２】
【従来の技術】高集積度半導体装置をはじめとする電子
装置の配線や電極の材料として、従来よりＡｌ系金属や
Ｗ等の高融点金属が採用されている。近年の電子装置の
高性能化にともない、配線抵抗による信号伝送速度の遅
延や消費電力の増大を回避するため、抵抗値の小さいＣ
ｕやＡｇ等の配線材料を採用する動向にある。これら金
属は低抵抗である反面、従来のドライエッチング技術で
はパターニングが困難な難エッチング材料でもある。
装置の配線や電極の材料として、従来よりＡｌ系金属や
Ｗ等の高融点金属が採用されている。近年の電子装置の
高性能化にともない、配線抵抗による信号伝送速度の遅
延や消費電力の増大を回避するため、抵抗値の小さいＣ
ｕやＡｇ等の配線材料を採用する動向にある。これら金
属は低抵抗である反面、従来のドライエッチング技術で
はパターニングが困難な難エッチング材料でもある。
【０００３】一方、電子装置の高集積度化のために、配
線層を絶縁膜を介して多層に形成し、各配線層間をコン
タクトプラグやビアコンタクトプラグで接続する多層配
線構造が採用されている。
線層を絶縁膜を介して多層に形成し、各配線層間をコン
タクトプラグやビアコンタクトプラグで接続する多層配
線構造が採用されている。
【０００４】多層配線構造とするためには、配線用金属
層を全面に形成後、リソグラフィ工程やドライエッチン
グ工程によりパターニングする工程と、層間絶縁膜を形
成する工程とを繰り返す。このため、被処理基体表面に
は配線による段差が次第に発生し、微細パターンのリソ
グラフィ精度を低下する。これは、露光工程で用いるス
テッパのＤＯＦ (Depth of Focus) が、露光波長の短波
長化とともに浅くなることが一因である。
層を全面に形成後、リソグラフィ工程やドライエッチン
グ工程によりパターニングする工程と、層間絶縁膜を形
成する工程とを繰り返す。このため、被処理基体表面に
は配線による段差が次第に発生し、微細パターンのリソ
グラフィ精度を低下する。これは、露光工程で用いるス
テッパのＤＯＦ (Depth of Focus) が、露光波長の短波
長化とともに浅くなることが一因である。
【０００５】このような低抵抗配線材料のドライエッチ
ングの問題や、段差発生の問題を共に解決する方法とし
て、化学的機械研磨 (ＣＭＰ；Chemical Mechanical Po
lishing)法がある。ＣＭＰ法は、配線用等の溝が予め形
成された絶縁膜上に金属層を堆積し、溝以外の絶縁膜上
にも堆積した不要の金属層を、化学反応を伴った研磨に
より除去し、溝内にのみ金属層を残す方法である。した
がって、被処理基体全面にわたる平坦化が可能であり、
また難エッチング性金属のドライエッチングも不要であ
る。
ングの問題や、段差発生の問題を共に解決する方法とし
て、化学的機械研磨 (ＣＭＰ；Chemical Mechanical Po
lishing)法がある。ＣＭＰ法は、配線用等の溝が予め形
成された絶縁膜上に金属層を堆積し、溝以外の絶縁膜上
にも堆積した不要の金属層を、化学反応を伴った研磨に
より除去し、溝内にのみ金属層を残す方法である。した
がって、被処理基体全面にわたる平坦化が可能であり、
また難エッチング性金属のドライエッチングも不要であ
る。
【０００６】ＣＭＰ法による配線および電極の形成は、
Damascene あるいは Dual Damascene プロセスとして知
られている。前者は配線用溝をＣｕ等の金属層で埋め込
む技術であり、後者は配線用溝と接続孔とを同時にＣｕ
等の金属層で埋め込む方法である。
Damascene あるいは Dual Damascene プロセスとして知
られている。前者は配線用溝をＣｕ等の金属層で埋め込
む技術であり、後者は配線用溝と接続孔とを同時にＣｕ
等の金属層で埋め込む方法である。
【０００７】これらDamascene あるいは Dual Damascen
e プロセスによれば、被処理基体全面にわたるグローバ
ル平坦化が原理的に可能である。しかしながら、実際の
被処理基体では、配線幅の広狭や、配線密度の疎密が存
在すること、および絶縁膜上の金属層を完全に除去する
ためにオーバーポリッシングが必要とされることに起因
して、局所的には平坦性が損なわれる現象が見られる。
これは、ディッシング、リセスおよびエロージョンとし
て知られている。この問題を図８を参照して説明する。
e プロセスによれば、被処理基体全面にわたるグローバ
ル平坦化が原理的に可能である。しかしながら、実際の
被処理基体では、配線幅の広狭や、配線密度の疎密が存
在すること、および絶縁膜上の金属層を完全に除去する
ためにオーバーポリッシングが必要とされることに起因
して、局所的には平坦性が損なわれる現象が見られる。
これは、ディッシング、リセスおよびエロージョンとし
て知られている。この問題を図８を参照して説明する。
【０００８】図８は、半導体基体１上の絶縁膜２に形成
された溝４内に、金属層７をＣＭＰ法により埋め込んだ
状態を示す概略断面図である。この際絶縁膜２上に金属
層７が残ると短絡や抵抗異常の原因となるので、適度の
オーバーポリッシングをかけている。溝４に埋め込まれ
た金属層７は、その幅に広狭があり、また密に分布する
部分と孤立する部分とが存在する。
された溝４内に、金属層７をＣＭＰ法により埋め込んだ
状態を示す概略断面図である。この際絶縁膜２上に金属
層７が残ると短絡や抵抗異常の原因となるので、適度の
オーバーポリッシングをかけている。溝４に埋め込まれ
た金属層７は、その幅に広狭があり、また密に分布する
部分と孤立する部分とが存在する。
【０００９】ディッシング８は、幅の広い金属層７表面
が緩やかな凹形状となる現象である。これはＣｕ等の金
属層７材料の硬度に比較して、絶縁膜２の硬度が高いた
め、研磨パッドが幅の広い金属層７中央部分に圧入さ
れ、この部分のポリッシングレートが大きくなるためで
ある。
が緩やかな凹形状となる現象である。これはＣｕ等の金
属層７材料の硬度に比較して、絶縁膜２の硬度が高いた
め、研磨パッドが幅の広い金属層７中央部分に圧入さ
れ、この部分のポリッシングレートが大きくなるためで
ある。
【００１０】リセス９は、特に幅の狭い金属層７が孤立
している部分に凹部が発生する現象であり、プラズマエ
ッチングにおけるマイクロローディング効果に類似する
ことから、マイクロディッシングとも呼ばれる。リセス
９は、孤立した金属層７にケミカルエッチングが集中す
るためとされ、メカニカルポリッシングの関与が小さい
点で、ディッシング８と区別される。
している部分に凹部が発生する現象であり、プラズマエ
ッチングにおけるマイクロローディング効果に類似する
ことから、マイクロディッシングとも呼ばれる。リセス
９は、孤立した金属層７にケミカルエッチングが集中す
るためとされ、メカニカルポリッシングの関与が小さい
点で、ディッシング８と区別される。
【００１１】エロージョン１０は、金属層７間隔が狭
く、したがって露出する絶縁膜２の幅が狭い領域に発生
し、まず金属層７にリセス９が発生し、このため突出す
る狭い絶縁膜２が削られる結果、さらに金属層７も削ら
れ、全体として薄くなる現象である。このためシンニン
グ (Thinnig)とも呼ばれる。
く、したがって露出する絶縁膜２の幅が狭い領域に発生
し、まず金属層７にリセス９が発生し、このため突出す
る狭い絶縁膜２が削られる結果、さらに金属層７も削ら
れ、全体として薄くなる現象である。このためシンニン
グ (Thinnig)とも呼ばれる。
【００１２】いずれの現象も、金属層７の幅の広狭や疎
密に依存して、金属層７の厚さが変動する。この結果、
金属層７の抵抗値が被処理基体の場所によって変動する
不都合があった。
密に依存して、金属層７の厚さが変動する。この結果、
金属層７の抵抗値が被処理基体の場所によって変動する
不都合があった。
【００１３】これらのうち、特にケミカルエッチングに
よるリセスを防止するため、研磨面全面にケミカルエッ
チングストッパを形成しつつポリッシングする方法が、
例えば特開平１０−１０６９８３号公報に開示されてい
る。この方法により、凹部をケミカルエッチングから保
護しつつＣＭＰすることにより、均一な平坦面を得るも
のである。保護膜としては、ヒドロキシエチルセルロー
ス等の有機樹脂をスラリ中に添加して用いる。
よるリセスを防止するため、研磨面全面にケミカルエッ
チングストッパを形成しつつポリッシングする方法が、
例えば特開平１０−１０６９８３号公報に開示されてい
る。この方法により、凹部をケミカルエッチングから保
護しつつＣＭＰすることにより、均一な平坦面を得るも
のである。保護膜としては、ヒドロキシエチルセルロー
ス等の有機樹脂をスラリ中に添加して用いる。
【００１４】しかしながら、この方法ではＣＭＰ中に保
護膜を形成するためにポリッシングレートの制御が困難
である。また被処理基体表面に有機物が残り、汚染源と
なる問題があった。
護膜を形成するためにポリッシングレートの制御が困難
である。また被処理基体表面に有機物が残り、汚染源と
なる問題があった。
【００１５】
【発明が解決しようとする課題】本発明はかかる現状に
鑑み提案するものであり、各種電子装置の絶縁膜に形成
された溝に、ＣＭＰ法により金属層を埋め込むに際し、
ディッシングをはじめとする不均一なポリッシング形状
を防止しうる電子装置の製造方法を提供することを課題
とする。
鑑み提案するものであり、各種電子装置の絶縁膜に形成
された溝に、ＣＭＰ法により金属層を埋め込むに際し、
ディッシングをはじめとする不均一なポリッシング形状
を防止しうる電子装置の製造方法を提供することを課題
とする。
【００１６】また本発明の他の課題は、各種電子装置の
絶縁膜に形成された溝に、ＣＭＰ法により金属層を埋め
込む装置であって、ディッシングをはじめとする不均一
なポリッシング形状を防止しうる電子装置の製造装置を
提供することである。
絶縁膜に形成された溝に、ＣＭＰ法により金属層を埋め
込む装置であって、ディッシングをはじめとする不均一
なポリッシング形状を防止しうる電子装置の製造装置を
提供することである。
【００１７】
【課題を解決するための手段】本発明者は上述した課題
を達成するため、ＣＭＰによる金属層の除去工程と、金
属層の堆積工程とを、競合させながら、あるいは交互に
反復させながら金属層を絶縁膜の溝内に埋め込むことに
より、被処理基体の全面にわたり、平坦な埋め込み面が
得られることを見出し、本発明を完成するに至った。
を達成するため、ＣＭＰによる金属層の除去工程と、金
属層の堆積工程とを、競合させながら、あるいは交互に
反復させながら金属層を絶縁膜の溝内に埋め込むことに
より、被処理基体の全面にわたり、平坦な埋め込み面が
得られることを見出し、本発明を完成するに至った。
【００１８】すなわち、本発明の電子装置の製造方法
は、被処理基体上の絶縁膜に形成された溝に、金属層を
埋め込む工程を有する電子装置の製造方法であって、こ
の金属層を埋め込む工程は、金属層をめっき法で堆積し
つつ、この金属層を化学的機械研磨法により除去する工
程を有し、溝内にのみ、この金属層を埋め込むことを特
徴とする。
は、被処理基体上の絶縁膜に形成された溝に、金属層を
埋め込む工程を有する電子装置の製造方法であって、こ
の金属層を埋め込む工程は、金属層をめっき法で堆積し
つつ、この金属層を化学的機械研磨法により除去する工
程を有し、溝内にのみ、この金属層を埋め込むことを特
徴とする。
【００１９】本発明の他の電子装置の製造方法は、被処
理基体上の絶縁膜に形成された溝に、金属層を埋め込む
工程を有する電子装置の製造方法であって、この金属層
を埋め込む工程は、金属層をめっき法で堆積する工程
と、この金属層を化学的機械研磨法により除去する工程
を交互に反復し、溝内にのみ、前記金属層を埋め込むこ
とを特徴とする。
理基体上の絶縁膜に形成された溝に、金属層を埋め込む
工程を有する電子装置の製造方法であって、この金属層
を埋め込む工程は、金属層をめっき法で堆積する工程
と、この金属層を化学的機械研磨法により除去する工程
を交互に反復し、溝内にのみ、前記金属層を埋め込むこ
とを特徴とする。
【００２０】いずれの電子装置の製造方法においても、
この金属層を埋め込む工程に先立ち、被処理基体上の全
面に、導電層を化学的気相成長法 (Chemical Vapor Dep
osition)、あるいは物理的気相成長法 (Physical Vapor
Deposition)により形成する工程を有することが望まし
い。この導電層は金属層の拡散防止バリア層や、あるい
は電気めっき法で金属層を形成する場合には通電層（シ
ード層）として機能する。
この金属層を埋め込む工程に先立ち、被処理基体上の全
面に、導電層を化学的気相成長法 (Chemical Vapor Dep
osition)、あるいは物理的気相成長法 (Physical Vapor
Deposition)により形成する工程を有することが望まし
い。この導電層は金属層の拡散防止バリア層や、あるい
は電気めっき法で金属層を形成する場合には通電層（シ
ード層）として機能する。
【００２１】またいずれの電子装置の製造方法において
も、この金属層は、ＣｕあるいはＡｇを含む際に好まし
く適用できる。
も、この金属層は、ＣｕあるいはＡｇを含む際に好まし
く適用できる。
【００２２】またいずれの電子装置の製造方法において
も、この溝は、溝配線用溝、または溝配線用溝と接続孔
とが一体となった構造に対し、好ましく適用することが
できる。これらは、それぞれDamascene および Dual Da
mascene プロセスに相当する。接続孔は、Contact Hall
あるいは Viacontact Hallのいずれでもよい。
も、この溝は、溝配線用溝、または溝配線用溝と接続孔
とが一体となった構造に対し、好ましく適用することが
できる。これらは、それぞれDamascene および Dual Da
mascene プロセスに相当する。接続孔は、Contact Hall
あるいは Viacontact Hallのいずれでもよい。
【００２３】つぎに本発明の電子装置の製造装置は、被
処理基体上の絶縁膜に形成された溝に、金属層を埋め込
む手段を有する電子装置の製造装置であって、この金属
層を埋め込む手段は、この金属層のめっき法による堆積
装置と、この金属層の化学的機械研磨法による除去装置
と、この堆積装置と、除去装置とを同時に作動させる制
御装置とを有することを特徴とする。
処理基体上の絶縁膜に形成された溝に、金属層を埋め込
む手段を有する電子装置の製造装置であって、この金属
層を埋め込む手段は、この金属層のめっき法による堆積
装置と、この金属層の化学的機械研磨法による除去装置
と、この堆積装置と、除去装置とを同時に作動させる制
御装置とを有することを特徴とする。
【００２４】本発明の別の電子装置の製造装置は、被処
理基体上の絶縁膜に形成された溝に、金属層を埋め込む
手段を有する電子装置の製造装置であって、この金属層
を埋め込む手段は、この金属層のめっき法による堆積装
置と、この金属層の化学的機械研磨法による除去装置
と、この堆積装置と、除去装置とを交互に作動させる制
御装置とを有することを特徴とする。
理基体上の絶縁膜に形成された溝に、金属層を埋め込む
手段を有する電子装置の製造装置であって、この金属層
を埋め込む手段は、この金属層のめっき法による堆積装
置と、この金属層の化学的機械研磨法による除去装置
と、この堆積装置と、除去装置とを交互に作動させる制
御装置とを有することを特徴とする。
【００２５】〔作用〕ＣＭＰにより露出した絶縁膜上に
は、めっき法による金属層は堆積しない。一方、リセス
やディッシングが発生した金属層上にはめっき法により
新たな金属層が堆積する。したがって、溝の幅の広狭や
疎密によらず、被処理基体全面にわたり平坦に金属層を
埋め込むことが可能となる。
は、めっき法による金属層は堆積しない。一方、リセス
やディッシングが発生した金属層上にはめっき法により
新たな金属層が堆積する。したがって、溝の幅の広狭や
疎密によらず、被処理基体全面にわたり平坦に金属層を
埋め込むことが可能となる。
【００２６】このような金属層の埋め込みは、ＣＭＰを
施しながらめっきが可能な製造装置、あるいはＣＭＰと
めっきを交互に施すことが可能な装置により、スループ
ット高く製造することができる。
施しながらめっきが可能な製造装置、あるいはＣＭＰと
めっきを交互に施すことが可能な装置により、スループ
ット高く製造することができる。
【００２７】
【発明の実施の形態】以下、本発明の電子装置の製造方
法および製造装置につき、図面を参照しつつ説明を加え
る。以下の発明の実施形態および実施例では、電子装置
として高集積度半導体装置の溝配線の形成工程を例にと
り説明する。
法および製造装置につき、図面を参照しつつ説明を加え
る。以下の発明の実施形態および実施例では、電子装置
として高集積度半導体装置の溝配線の形成工程を例にと
り説明する。
【００２８】図１は本発明の電子装置の製造方法により
製造された、高集積度半導体装置の要部を示す概略断面
図である。すなわち、Ｓｉ等の半導体基体１上の絶縁膜
２には、複数の溝４が形成されている。この溝４の幅
は、例えば０．１μｍ〜数μｍの範囲におよぶ広狭を有
する。また溝４の分布密度も、近接して密に存在する領
域と、孤立する疎な領域とがある。溝４は、図１では溝
配線の形態であるが、溝配線と接続孔とが同時に形成さ
れていてもよい。接続孔として、コンタクトホールの場
合は、半導体基体１に形成された不純物拡散層（不図
示）に臨んで開口するものである。また接続孔として、
ビアコンタクトホールの場合は、配線層（不図示）に臨
み開口するものである。溝の深さは、例えば３００ｎｍ
〜１μｍ程度である。絶縁膜２は、酸化シリコンや、酸
化シリコン等の無機系絶縁膜と有機系絶縁膜との積層構
造からなる。その厚さは、例えば６００ｎｍ〜数μｍ程
度である。
製造された、高集積度半導体装置の要部を示す概略断面
図である。すなわち、Ｓｉ等の半導体基体１上の絶縁膜
２には、複数の溝４が形成されている。この溝４の幅
は、例えば０．１μｍ〜数μｍの範囲におよぶ広狭を有
する。また溝４の分布密度も、近接して密に存在する領
域と、孤立する疎な領域とがある。溝４は、図１では溝
配線の形態であるが、溝配線と接続孔とが同時に形成さ
れていてもよい。接続孔として、コンタクトホールの場
合は、半導体基体１に形成された不純物拡散層（不図
示）に臨んで開口するものである。また接続孔として、
ビアコンタクトホールの場合は、配線層（不図示）に臨
み開口するものである。溝の深さは、例えば３００ｎｍ
〜１μｍ程度である。絶縁膜２は、酸化シリコンや、酸
化シリコン等の無機系絶縁膜と有機系絶縁膜との積層構
造からなる。その厚さは、例えば６００ｎｍ〜数μｍ程
度である。
【００２９】これら複数の溝４には、破線で囲む領域の
拡大図に示すように、バリア層５、シード層７ｓおよび
金属層７が埋め込まれている。これらのうち、バリア層
５はＴｉＮやＴａＮ等の高融点金属窒化物層、あるいは
これら高融点金属窒化物層と高融点金属との積層からな
る。バリア層５の厚さは２０ｎｍ〜５０ｎｍ程度であ
る。シード層７ｓは、Ｃｕ、ＡｇやＮｉ等の金属からな
る。シード層７ｓは、金属層７と同じ材料であってよ
く、その厚さはめっき法の際の通電層として機能する厚
さ、例えば２０ｎｍ〜１００ｎｍ程度である。金属層
は、Ｃｕ、Ａｇ等の低抵抗金属からなることが望ましい
が、Ｗ等の高融点金属であってもよい。
拡大図に示すように、バリア層５、シード層７ｓおよび
金属層７が埋め込まれている。これらのうち、バリア層
５はＴｉＮやＴａＮ等の高融点金属窒化物層、あるいは
これら高融点金属窒化物層と高融点金属との積層からな
る。バリア層５の厚さは２０ｎｍ〜５０ｎｍ程度であ
る。シード層７ｓは、Ｃｕ、ＡｇやＮｉ等の金属からな
る。シード層７ｓは、金属層７と同じ材料であってよ
く、その厚さはめっき法の際の通電層として機能する厚
さ、例えば２０ｎｍ〜１００ｎｍ程度である。金属層
は、Ｃｕ、Ａｇ等の低抵抗金属からなることが望ましい
が、Ｗ等の高融点金属であってもよい。
【００３０】図１に例示した高集積度半導体装置の特徴
は、溝４に埋め込まれた金属層７の表面がいずれも平坦
化されており、図８に示した従来の半導体装置に見られ
るディッシング８、リセス９およびエロージョン１０の
いずれも見られないことである。これは、本発明による
ＣＭＰによる金属層の除去工程と、めっき法による金属
層の堆積工程とを、同時に競合させながら、あるいは交
互に反復させながら金属層を埋め込むことにより達成さ
れたものである。
は、溝４に埋め込まれた金属層７の表面がいずれも平坦
化されており、図８に示した従来の半導体装置に見られ
るディッシング８、リセス９およびエロージョン１０の
いずれも見られないことである。これは、本発明による
ＣＭＰによる金属層の除去工程と、めっき法による金属
層の堆積工程とを、同時に競合させながら、あるいは交
互に反復させながら金属層を埋め込むことにより達成さ
れたものである。
【００３１】つぎに本発明の電子装置の製造装置につ
き、図５〜図７を参照して説明する。これらの装置は、
いずれもめっき法による金属層の堆積装置と、ＣＭＰ法
による金属層の除去装置が一体化された装置である。
き、図５〜図７を参照して説明する。これらの装置は、
いずれもめっき法による金属層の堆積装置と、ＣＭＰ法
による金属層の除去装置が一体化された装置である。
【００３２】図５に示す装置は、めっき槽１６内に、被
処理基体１１をチャッキングした、回転自在のヘッド１
２が配設され、めっき液１８，あるいは研磨粒子を含む
めっき液１８’中に浸漬されている。めっき液１８，あ
るいは研磨粒子を含むめっき液１８’は、不図示の注入
孔および排出孔から注入、排出が可能であり、めっき液
１８、あるいは研磨粒子を含むめっき液１８’を切り換
えて使用できる。符号１３は弾性を持つ端子であり、め
っき電源の負電位を被処理基体のシード層あるいは金属
層に供給する。端子１３の接触部位は、被処理基体１１
の円弧状の側面あるいは被処理基体１１のオリエンテー
ションフラット部の側面である。シード層をスパッタリ
ング法やＣＶＤ(Chemical Vapor Deposition) 法で形成
する場合には、これら側面にもシードが堆積されるの
で、その部位に端子１３を接触させる。端子１３はその
先端のみが電気的に露出していればよい。また端子１３
は複数個所に設けてもよい。符号１７はめっき電源の正
電位に接続されている陽極である。不図示のめっき電源
は、定常電圧を印加するものであっても、パルス状、鋸
歯状あるいは正弦波状等の変動電圧を印加するものであ
ってもよい。
処理基体１１をチャッキングした、回転自在のヘッド１
２が配設され、めっき液１８，あるいは研磨粒子を含む
めっき液１８’中に浸漬されている。めっき液１８，あ
るいは研磨粒子を含むめっき液１８’は、不図示の注入
孔および排出孔から注入、排出が可能であり、めっき液
１８、あるいは研磨粒子を含むめっき液１８’を切り換
えて使用できる。符号１３は弾性を持つ端子であり、め
っき電源の負電位を被処理基体のシード層あるいは金属
層に供給する。端子１３の接触部位は、被処理基体１１
の円弧状の側面あるいは被処理基体１１のオリエンテー
ションフラット部の側面である。シード層をスパッタリ
ング法やＣＶＤ(Chemical Vapor Deposition) 法で形成
する場合には、これら側面にもシードが堆積されるの
で、その部位に端子１３を接触させる。端子１３はその
先端のみが電気的に露出していればよい。また端子１３
は複数個所に設けてもよい。符号１７はめっき電源の正
電位に接続されている陽極である。不図示のめっき電源
は、定常電圧を印加するものであっても、パルス状、鋸
歯状あるいは正弦波状等の変動電圧を印加するものであ
ってもよい。
【００３３】めっき槽１６に対向して、研磨布１５を貼
着した、これも回転自在の定盤１４が配設されている。
定盤１４の直径は、ヘッド１２の直径より大きい。定盤
１４は、装置の上下方向に進退自在に構成されている。
また定盤１４は、装置の水平方向に進退自在にも構成さ
れていてもよい。
着した、これも回転自在の定盤１４が配設されている。
定盤１４の直径は、ヘッド１２の直径より大きい。定盤
１４は、装置の上下方向に進退自在に構成されている。
また定盤１４は、装置の水平方向に進退自在にも構成さ
れていてもよい。
【００３４】図５（ａ）に示す状態では、定盤１４はめ
っき槽１６の上方に引き上げられている。この状態で被
処理基体１１をヘッド１２に着脱し、あるいは被処理基
体１１上にめっきを施すことができる。
っき槽１６の上方に引き上げられている。この状態で被
処理基体１１をヘッド１２に着脱し、あるいは被処理基
体１１上にめっきを施すことができる。
【００３５】図５（ｂ）に示す状態では、定盤１４はめ
っき槽１６の内部に下降し、研磨粒子を含むめっき液１
８’中に浸漬されるとともに、一定の圧力で被処理基体
１１表面に圧着される。このとき定盤１４およびヘッド
１２はともに回転していて、被処理基体１１上にめっ
き、およびＣＭＰを同時に施すことができる。
っき槽１６の内部に下降し、研磨粒子を含むめっき液１
８’中に浸漬されるとともに、一定の圧力で被処理基体
１１表面に圧着される。このとき定盤１４およびヘッド
１２はともに回転していて、被処理基体１１上にめっ
き、およびＣＭＰを同時に施すことができる。
【００３６】これら定盤１４、ヘッド１２の動作、めっ
き液１８および研磨粒子を含むめっき液１８’の注入、
排出およびめっき電圧の印加等の制御は、不図示のマイ
クロコンピュータ等の制御装置に統一的によりなされ
る。
き液１８および研磨粒子を含むめっき液１８’の注入、
排出およびめっき電圧の印加等の制御は、不図示のマイ
クロコンピュータ等の制御装置に統一的によりなされ
る。
【００３７】図６に示す装置は、ヘッド１２と定盤１４
の直径の関係が入れ替わった他は、図５の装置に準ずる
構成である。図６の装置構成においては、被処理基体１
１の表面は定盤１４により全面的に覆われていない。し
たがって、定盤１４からの露出部分に端子１３を接触す
ることができる。端子１３は弾性体によるブラシ状のも
のでよい。もちろん、図５と同じく被処理基体１１の側
面に端子１３を接触することもできる。
の直径の関係が入れ替わった他は、図５の装置に準ずる
構成である。図６の装置構成においては、被処理基体１
１の表面は定盤１４により全面的に覆われていない。し
たがって、定盤１４からの露出部分に端子１３を接触す
ることができる。端子１３は弾性体によるブラシ状のも
のでよい。もちろん、図５と同じく被処理基体１１の側
面に端子１３を接触することもできる。
【００３８】図７の装置は、図７（ａ）に示すめっき装
置と、図７（ｂ）に示すＣＭＰ装置とが別体に構成され
ており、不図示の制御装置により一元的に制御されるも
のである。この場合、研磨粒子を含むスラリは、ノズル
１９から被処理基体１１上に供給される。
置と、図７（ｂ）に示すＣＭＰ装置とが別体に構成され
ており、不図示の制御装置により一元的に制御されるも
のである。この場合、研磨粒子を含むスラリは、ノズル
１９から被処理基体１１上に供給される。
【００３９】
【実施例】以下、本発明の電子装置の製造方法につき、
実施例によりさらに詳細に説明を加える。前述の通り、
電子装置として高集積度半導体装置を例にとり説明す
る。ただしこれら実施例は単なる例示であり、本発明を
限定するものではない。
実施例によりさらに詳細に説明を加える。前述の通り、
電子装置として高集積度半導体装置を例にとり説明す
る。ただしこれら実施例は単なる例示であり、本発明を
限定するものではない。
【００４０】〔実施例１〕本実施例は金属層をめっき法
で堆積しつつ、この金属層をＣＭＰ法で除去して、被処
理基体の溝内に金属層を平坦に埋め込んだ例であり、こ
の工程を図２を参照して説明する。製造装置としては、
図５に示す装置を用いた。
で堆積しつつ、この金属層をＣＭＰ法で除去して、被処
理基体の溝内に金属層を平坦に埋め込んだ例であり、こ
の工程を図２を参照して説明する。製造装置としては、
図５に示す装置を用いた。
【００４１】図２（ａ）： 本実施例で採用した被処理
基体は、Ｓｉ等の半導体基体１上にＳｉＯ2 からなる絶
縁膜２をプラズマＣＶＤ法により１０００ｎｍの膜厚に
形成し、ここに複数の溝４を形成したものである。 絶縁膜２のプラズマＣＶＤ条件 ＴＥＯＳ ８００ ｓｃｃｍ Ｏ2 ８００ ｓｃｃｍ 圧力 １１３３ Ｐａ ＲＦ電力 ７００ Ｗ 温度 ４００ ℃
基体は、Ｓｉ等の半導体基体１上にＳｉＯ2 からなる絶
縁膜２をプラズマＣＶＤ法により１０００ｎｍの膜厚に
形成し、ここに複数の溝４を形成したものである。 絶縁膜２のプラズマＣＶＤ条件 ＴＥＯＳ ８００ ｓｃｃｍ Ｏ2 ８００ ｓｃｃｍ 圧力 １１３３ Ｐａ ＲＦ電力 ７００ Ｗ 温度 ４００ ℃
【００４２】溝４は、図２（ａ）では２個のみを示した
が、実際には溝幅に広狭を有し、また密集領域と孤立領
域とがある。溝４は、ＲＩＥ (Reactive Ion Etching)
法により、５００ｎｍの深さに形成した。 溝４のＲＩＥ条件 ＣＨＦ3 １０００ ｓｃｃｍ ＣＯ ２００ ｓｃｃｍ 圧力 ５．３ Ｐａ ＲＦ電力 １２００ Ｗ 温度 −３０ ℃
が、実際には溝幅に広狭を有し、また密集領域と孤立領
域とがある。溝４は、ＲＩＥ (Reactive Ion Etching)
法により、５００ｎｍの深さに形成した。 溝４のＲＩＥ条件 ＣＨＦ3 １０００ ｓｃｃｍ ＣＯ ２００ ｓｃｃｍ 圧力 ５．３ Ｐａ ＲＦ電力 １２００ Ｗ 温度 −３０ ℃
【００４３】図２（ｂ）： 溝４内部を含め、絶縁膜２
上にＴｉＮによるバリア層５を３０ｎｍ、Ｃｕによるシ
ード層７ｓを３０ｎｍ、いずれもスパッタリング法によ
り形成する。 バリア層５のスパッタリング条件 ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ 圧力 ０．７８ Ｐａ ＲＦ電力 ６ ｋＷ 温度 ３００ ℃ シード層７ｓのスパッタリング条件 ターゲット Ｃｕ Ａｒ ６５ ｓｃｃｍ 圧力 ０．５２ Ｐａ ＲＦ電力 １５ ｋＷ 温度 １５０ ℃
上にＴｉＮによるバリア層５を３０ｎｍ、Ｃｕによるシ
ード層７ｓを３０ｎｍ、いずれもスパッタリング法によ
り形成する。 バリア層５のスパッタリング条件 ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ 圧力 ０．７８ Ｐａ ＲＦ電力 ６ ｋＷ 温度 ３００ ℃ シード層７ｓのスパッタリング条件 ターゲット Ｃｕ Ａｒ ６５ ｓｃｃｍ 圧力 ０．５２ Ｐａ ＲＦ電力 １５ ｋＷ 温度 １５０ ℃
【００４４】図２（ｃ）： 図２（ｂ）に示す被処理基
体を、図５（ａ）に示した装置のヘッド１２上にセッテ
ィングし、金属層７としてＣｕを１０００ｎｍの膜厚に
めっきする。図２（ｃ）では、めっき槽１６とめっき液
１８、および被処理基体のみを示す。 めっき液１８組成 硫酸銅 ７ ｇ／ｌ ホルマリン ２０ ｍｌ／ｌ 水酸化ナトリウム １０ ｇ／ｌ 酒石酸ナトリウムカリウム ２０ ｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ５０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、通常の硫酸銅めっき液として一般的な
組成でよい。
体を、図５（ａ）に示した装置のヘッド１２上にセッテ
ィングし、金属層７としてＣｕを１０００ｎｍの膜厚に
めっきする。図２（ｃ）では、めっき槽１６とめっき液
１８、および被処理基体のみを示す。 めっき液１８組成 硫酸銅 ７ ｇ／ｌ ホルマリン ２０ ｍｌ／ｌ 水酸化ナトリウム １０ ｇ／ｌ 酒石酸ナトリウムカリウム ２０ ｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ５０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、通常の硫酸銅めっき液として一般的な
組成でよい。
【００４５】図２（ｄ）： めっき液１８を排出し、か
わりに研磨剤および必要に応じて酸化剤を添加した、研
磨粒子を含むめっき液１８’をめっき槽１６内に注入す
る。あるいは、めっき液１８に研磨剤および必要に応じ
て酸化剤を添加して、研磨粒子を含むめっき液１８’と
してもよい。定盤１４を下降し、一定圧力で被処理基体
に圧着させるとともに、ヘッド１２および定盤１４をそ
れぞれ５０ｒｐｍで回転する。この状態でめっき電源を
通電することにより、金属層７の除去と、金属層７の新
たな堆積が同時に進行する。このとき、金属層７の除去
速度が、金属層７の堆積速度より大きくなるように、電
流密度や圧着圧力を設定する。めっき電源の通電は、Ｃ
ＭＰ工程の後半、すなわちオーバーポリッシング工程で
施してもよい。
わりに研磨剤および必要に応じて酸化剤を添加した、研
磨粒子を含むめっき液１８’をめっき槽１６内に注入す
る。あるいは、めっき液１８に研磨剤および必要に応じ
て酸化剤を添加して、研磨粒子を含むめっき液１８’と
してもよい。定盤１４を下降し、一定圧力で被処理基体
に圧着させるとともに、ヘッド１２および定盤１４をそ
れぞれ５０ｒｐｍで回転する。この状態でめっき電源を
通電することにより、金属層７の除去と、金属層７の新
たな堆積が同時に進行する。このとき、金属層７の除去
速度が、金属層７の堆積速度より大きくなるように、電
流密度や圧着圧力を設定する。めっき電源の通電は、Ｃ
ＭＰ工程の後半、すなわちオーバーポリッシング工程で
施してもよい。
【００４６】金属層７のＣＭＰが進んで絶縁膜２表面が
露出した段階からオーバーポリッシング工程となるが、
この工程で通常は溝４内に埋め込まれた金属層７にディ
ッシング、リセスあるいはエロージョン等の形状異常が
発生する。しかしながら、本実施例ではこれら形状異常
が発生した部分への研磨パッドの圧着力が低減し、金属
層７の除去速度が低下する結果、金属層７のめっきによ
る堆積速度が優越する。したがって、ディッシングをは
じめとする形状異常が補正される。一方、金属層７、シ
ード層７ｓおよびバリア層５が除去され、凸部表面が露
出した絶縁膜２には新たな金属層の堆積は起こらない。
露出した段階からオーバーポリッシング工程となるが、
この工程で通常は溝４内に埋め込まれた金属層７にディ
ッシング、リセスあるいはエロージョン等の形状異常が
発生する。しかしながら、本実施例ではこれら形状異常
が発生した部分への研磨パッドの圧着力が低減し、金属
層７の除去速度が低下する結果、金属層７のめっきによ
る堆積速度が優越する。したがって、ディッシングをは
じめとする形状異常が補正される。一方、金属層７、シ
ード層７ｓおよびバリア層５が除去され、凸部表面が露
出した絶縁膜２には新たな金属層の堆積は起こらない。
【００４７】最終的には、図１に示したように、複数の
溝４内に金属層７が平坦に埋め込まれ、絶縁膜２の凸部
表面にバリア層５、シード層７ｓおよび金属層７の残渣
が発生することもない。この後の工程、すなわち上層の
絶縁膜形成、上層配線層形成等の各工程を経て半導体装
置を完成する。
溝４内に金属層７が平坦に埋め込まれ、絶縁膜２の凸部
表面にバリア層５、シード層７ｓおよび金属層７の残渣
が発生することもない。この後の工程、すなわち上層の
絶縁膜形成、上層配線層形成等の各工程を経て半導体装
置を完成する。
【００４８】〔実施例２〕本実施例は同じく金属層をめ
っき法で堆積しつつ、この金属層をＣＭＰ法で除去し
て、被処理基体の溝内に金属層を平坦に埋め込んだ例で
あり、この工程を図３を参照して説明する。製造装置と
しては、図６に示す装置を用いた。
っき法で堆積しつつ、この金属層をＣＭＰ法で除去し
て、被処理基体の溝内に金属層を平坦に埋め込んだ例で
あり、この工程を図３を参照して説明する。製造装置と
しては、図６に示す装置を用いた。
【００４９】図３（ａ）： 本実施例で採用した被処理
基体の構成および製造方法は、前実施例１で図２（ａ）
〜 図２（ｂ）を参照して説明したものと同様であり、
重複する説明は省略する。
基体の構成および製造方法は、前実施例１で図２（ａ）
〜 図２（ｂ）を参照して説明したものと同様であり、
重複する説明は省略する。
【００５０】図３（ｂ）： 図３（ａ）に示す被処理基
体を、図６（ａ）に示した装置のヘッド１２上にセッテ
ィングし、金属層７としてＣｕを１０００ｎｍの膜厚に
めっきする。図３（ｂ）では、めっき槽１６、めっき液
１８、端子１３、陽極１７、および被処理基体のみを示
す。 めっき液１８組成 銅（金属イオンとして） ２８ ｇ／ｌ 硫酸イオン ２００ ｇ／ｌ 塩素イオン ７０ ｍｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ２０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、この場合も通常の硫酸銅めっき液とし
て一般的な組成でよい。
体を、図６（ａ）に示した装置のヘッド１２上にセッテ
ィングし、金属層７としてＣｕを１０００ｎｍの膜厚に
めっきする。図３（ｂ）では、めっき槽１６、めっき液
１８、端子１３、陽極１７、および被処理基体のみを示
す。 めっき液１８組成 銅（金属イオンとして） ２８ ｇ／ｌ 硫酸イオン ２００ ｇ／ｌ 塩素イオン ７０ ｍｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ２０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、この場合も通常の硫酸銅めっき液とし
て一般的な組成でよい。
【００５１】図３（ｃ）： めっき液１８を排出し、か
わりに研磨剤および必要に応じて酸化剤を添加した、研
磨粒子を含むめっき液１８’をめっき槽１６内に注入す
る。本実施例においても、めっき液１８に研磨剤および
必要に応じて酸化剤を添加して、研磨粒子を含むめっき
液１８’としてもよい。定盤１４を下降し、一定圧力で
被処理基体に圧着させるとともに、ヘッド１２および定
磐１４をそれぞれ５０ｒｐｍで回転する。この状態でめ
っき電源を通電することにより、金属層７の除去と、金
属層７の新たな堆積が同時に進行する。このとき、金属
層７の除去速度が、金属層７の堆積速度より大きくなる
ように、電流密度や圧着圧力を設定する。めっき電源の
通電は、ＣＭＰ工程の後半、すなわちオーバーポリッシ
ング工程で施してもよい。
わりに研磨剤および必要に応じて酸化剤を添加した、研
磨粒子を含むめっき液１８’をめっき槽１６内に注入す
る。本実施例においても、めっき液１８に研磨剤および
必要に応じて酸化剤を添加して、研磨粒子を含むめっき
液１８’としてもよい。定盤１４を下降し、一定圧力で
被処理基体に圧着させるとともに、ヘッド１２および定
磐１４をそれぞれ５０ｒｐｍで回転する。この状態でめ
っき電源を通電することにより、金属層７の除去と、金
属層７の新たな堆積が同時に進行する。このとき、金属
層７の除去速度が、金属層７の堆積速度より大きくなる
ように、電流密度や圧着圧力を設定する。めっき電源の
通電は、ＣＭＰ工程の後半、すなわちオーバーポリッシ
ング工程で施してもよい。
【００５２】金属層７のＣＭＰが進んで絶縁膜２表面が
露出した段階からオーバーポリッシング工程となるが、
この工程で通常は溝４内に埋め込まれた金属層７にディ
ッシング、リセスあるいはエロージョン等の形状異常が
発生する。しかしながら、本実施例でもこれら形状異常
が発生した部分への研磨パッドの圧着力が低減し、金属
層７の除去速度が低下する結果、金属層７の堆積速度が
優越する。したがって、ディッシングをはじめとする形
状異常が補正される。一方、金属層７、シード層７ｓお
よびバリア層５が除去され、凸部表面が露出した絶縁膜
２には新たな金属層の堆積は起こらない。
露出した段階からオーバーポリッシング工程となるが、
この工程で通常は溝４内に埋め込まれた金属層７にディ
ッシング、リセスあるいはエロージョン等の形状異常が
発生する。しかしながら、本実施例でもこれら形状異常
が発生した部分への研磨パッドの圧着力が低減し、金属
層７の除去速度が低下する結果、金属層７の堆積速度が
優越する。したがって、ディッシングをはじめとする形
状異常が補正される。一方、金属層７、シード層７ｓお
よびバリア層５が除去され、凸部表面が露出した絶縁膜
２には新たな金属層の堆積は起こらない。
【００５３】最終的には、図１に示したように、複数の
溝４内に金属層７が平坦に埋め込まれ、絶縁膜２の凸部
表面にバリア層５、シード層７ｓおよび金属層７の残渣
が発生することもない。この後の工程、すなわち上層の
絶縁膜形成、上層配線層形成等の各工程を経て半導体装
置を完成する。
溝４内に金属層７が平坦に埋め込まれ、絶縁膜２の凸部
表面にバリア層５、シード層７ｓおよび金属層７の残渣
が発生することもない。この後の工程、すなわち上層の
絶縁膜形成、上層配線層形成等の各工程を経て半導体装
置を完成する。
【００５４】〔実施例３〕本実施例は金属層をめっき法
で堆積する工程と、この金属層をＣＭＰ法で除去する工
程とを交互に施して、被処理基体の溝内に金属層を平坦
に埋め込んだ例であり、この工程を図４を参照して説明
する。製造装置としては、図７に示す装置を用いた。
で堆積する工程と、この金属層をＣＭＰ法で除去する工
程とを交互に施して、被処理基体の溝内に金属層を平坦
に埋め込んだ例であり、この工程を図４を参照して説明
する。製造装置としては、図７に示す装置を用いた。
【００５５】図４（ａ）： 本実施例で採用した被処理
基体の構成および製造方法も、前実施例１で図２（ａ）
〜 図２（ｂ）を参照して説明したものと同様であり、
重複する説明は省略する。
基体の構成および製造方法も、前実施例１で図２（ａ）
〜 図２（ｂ）を参照して説明したものと同様であり、
重複する説明は省略する。
【００５６】図４（ｂ）： 図４（ａ）に示す被処理基
体に、図７（ａ）に示しためっき装置により、金属層７
としてＣｕを１０００ｎｍの膜厚にめっきする。 めっき液１８組成 銅（金属イオンとして） ２８ ｇ／ｌ 硫酸イオン ２００ ｇ／ｌ 塩素イオン ７０ ｍｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ２０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、この場合も通常の硫酸銅めっき液とし
て一般的な組成でよい。
体に、図７（ａ）に示しためっき装置により、金属層７
としてＣｕを１０００ｎｍの膜厚にめっきする。 めっき液１８組成 銅（金属イオンとして） ２８ ｇ／ｌ 硫酸イオン ２００ ｇ／ｌ 塩素イオン ７０ ｍｇ／ｌ 安定剤 適量 湿潤剤 適量 温度 ２０ ℃ 電流密度 １．０ Ａ／ｄｍ2 めっき液１８は、この場合も通常の硫酸銅めっき液とし
て一般的な組成でよい。
【００５７】図４（ｃ）： 金属層７をめっきした被処
理基体を図７（ｂ）に示すＣＭＰ装置のヘッドにチャッ
キングし、ヘッド１２および定盤１４をそれぞれ５０ｒ
ｐｍで回転して余分の金属層７を除去する。スラリは、
研磨粒子および酸化剤を含む一般的なものでよい。絶縁
膜２凸部上の金属層７、シード層７ｓおよびバリア層５
が除去された段階では、溝４内に埋め込まれた金属層７
表面にはディッシング等の形状異常が発生している。
理基体を図７（ｂ）に示すＣＭＰ装置のヘッドにチャッ
キングし、ヘッド１２および定盤１４をそれぞれ５０ｒ
ｐｍで回転して余分の金属層７を除去する。スラリは、
研磨粒子および酸化剤を含む一般的なものでよい。絶縁
膜２凸部上の金属層７、シード層７ｓおよびバリア層５
が除去された段階では、溝４内に埋め込まれた金属層７
表面にはディッシング等の形状異常が発生している。
【００５８】図４（ｄ）： そこで本実施例では、再度
被処理基体を図７（ａ）に示しためっき装置により、金
属層７としてＣｕを堆積する。堆積膜厚は、ディッシン
グにより金属層７の膜減りが発生した程度でよい。金属
層７は絶縁膜２上には堆積しないので、ディッシングに
よる形状異常を修正することができる。ただし、溝４の
個所によっては、金属層７が盛り上がって堆積する場合
もあり得る。
被処理基体を図７（ａ）に示しためっき装置により、金
属層７としてＣｕを堆積する。堆積膜厚は、ディッシン
グにより金属層７の膜減りが発生した程度でよい。金属
層７は絶縁膜２上には堆積しないので、ディッシングに
よる形状異常を修正することができる。ただし、溝４の
個所によっては、金属層７が盛り上がって堆積する場合
もあり得る。
【００５９】この場合は、被処理基体をさらに図７
（ｂ）に示すＣＭＰ装置のヘッドにチャッキングし、余
分の金属層７を除去する。このように金属層７の堆積と
除去とを交互に反復することにより、最終的には図１に
示したように、複数の溝４内に金属層７が平坦に埋め込
まれ、絶縁膜２の凸部表面にバリア層５、シード層７ｓ
および金属層７の残渣が発生することもない。この後の
工程、すなわち上層の絶縁膜形成、上層配線層形成等の
各工程を経て半導体装置を完成する。
（ｂ）に示すＣＭＰ装置のヘッドにチャッキングし、余
分の金属層７を除去する。このように金属層７の堆積と
除去とを交互に反復することにより、最終的には図１に
示したように、複数の溝４内に金属層７が平坦に埋め込
まれ、絶縁膜２の凸部表面にバリア層５、シード層７ｓ
および金属層７の残渣が発生することもない。この後の
工程、すなわち上層の絶縁膜形成、上層配線層形成等の
各工程を経て半導体装置を完成する。
【００６０】〔実施例４〕実施例１あるいは実施例２に
おいて、金属層を堆積しつつ除去する工程でのめっき電
源をパルス電源とし、パルス状に電流を印加する。パル
ス状印加の一例として、パルス幅は１ｍｓ、デューティ
比は１程度とする。本実施例では電流印加のない期間に
はＣＭＰが進行し、パルス電流を印加した際に堆積およ
びＣＭＰが進む。したがって、パルスおよびデューティ
比により、金属層７の堆積と除去の割合を制御すること
ができ、より精度の高い金属層の平坦化埋め込みが可能
となる。
おいて、金属層を堆積しつつ除去する工程でのめっき電
源をパルス電源とし、パルス状に電流を印加する。パル
ス状印加の一例として、パルス幅は１ｍｓ、デューティ
比は１程度とする。本実施例では電流印加のない期間に
はＣＭＰが進行し、パルス電流を印加した際に堆積およ
びＣＭＰが進む。したがって、パルスおよびデューティ
比により、金属層７の堆積と除去の割合を制御すること
ができ、より精度の高い金属層の平坦化埋め込みが可能
となる。
【００６１】以上、本発明の電子装置の製造方法および
製造装置につき詳細な説明を加えたが、これらは単なる
例示であり、本発明はこれら実施例に何ら限定されるも
のではない。
製造装置につき詳細な説明を加えたが、これらは単なる
例示であり、本発明はこれら実施例に何ら限定されるも
のではない。
【００６２】電子装置として例示した高集積度半導体装
置の他に、薄膜ヘッド装置、薄膜コイル装置、薄膜イン
ダクタ装置、あるいはマイクロマシン装置等、金属層を
平坦に埋め込む工程を有する各種電子装置に、好ましく
本発明を適用することができる。
置の他に、薄膜ヘッド装置、薄膜コイル装置、薄膜イン
ダクタ装置、あるいはマイクロマシン装置等、金属層を
平坦に埋め込む工程を有する各種電子装置に、好ましく
本発明を適用することができる。
【００６３】
【発明の効果】以上の説明から明らかなように、本発明
の電子装置の製造方法によれば、各種電子装置の絶縁膜
に形成された溝に、ＣＭＰ法により金属層を埋め込むに
際し、ディッシングをはじめとする不均一なポリッシン
グ形状を防止しうる電子装置の製造方法を提供すること
ができる。
の電子装置の製造方法によれば、各種電子装置の絶縁膜
に形成された溝に、ＣＭＰ法により金属層を埋め込むに
際し、ディッシングをはじめとする不均一なポリッシン
グ形状を防止しうる電子装置の製造方法を提供すること
ができる。
【００６４】また本発明の電子装置の製造装置によれ
ば、ＣＭＰ装置とめっき装置とを有機的に結合し、これ
を制御装置で制御することにより、従来のＣＭＰ装置の
懸案であったディッシングをはじめとする不均一なポリ
ッシング形状を防止しうる電子装置の製造装置を提供す
ることが可能となった。
ば、ＣＭＰ装置とめっき装置とを有機的に結合し、これ
を制御装置で制御することにより、従来のＣＭＰ装置の
懸案であったディッシングをはじめとする不均一なポリ
ッシング形状を防止しうる電子装置の製造装置を提供す
ることが可能となった。
【図１】本発明の電子装置の製造方法により製造され
た、高集積度半導体装置の要部を示す概略断面図であ
る。
た、高集積度半導体装置の要部を示す概略断面図であ
る。
【図２】本発明の電子装置の製造方法の工程を示す概略
断面図である。
断面図である。
【図３】本発明の他の電子装置の製造方法の工程を示す
概略断面図である。
概略断面図である。
【図４】本発明のさらに他の電子装置の製造方法の工程
を示す概略断面図である。
を示す概略断面図である。
【図５】本発明の電子装置の製造装置を示す概略断面図
である。
である。
【図６】本発明の他の電子装置の製造装置を示す概略断
面図である。
面図である。
【図７】本発明のさらに他の電子装置の製造装置を示す
概略断面図である。
概略断面図である。
【図８】従来の電子装置の問題点を示す概略断面図であ
る。
る。
１…半導体基体、２…絶縁膜、４…溝、５…バリア層、
７…金属層、７ｓ…シード層、８…ディッシング、９…
リセス、１０…エロージョン１１…被処理基体、１２…
ヘッド、１３…端子、１４…定盤、１５…研磨布、１６
…めっき槽、１７…陽極、１８…めっき液、１８’…研
磨粒子を含むめっき液、１９…ノズル
７…金属層、７ｓ…シード層、８…ディッシング、９…
リセス、１０…エロージョン１１…被処理基体、１２…
ヘッド、１３…端子、１４…定盤、１５…研磨布、１６
…めっき槽、１７…陽極、１８…めっき液、１８’…研
磨粒子を含むめっき液、１９…ノズル
フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB08 BB18 BB30 BB32 CC01 DD08 DD37 DD52 DD75 FF18 FF22 GG13 HH12 5F033 HH11 HH14 HH19 HH32 HH33 MM01 MM08 MM12 MM13 PP06 PP14 PP27 QQ09 QQ13 QQ37 QQ48 RR04 SS04 SS15 XX01 5F043 AA26 DD10 DD15 DD16 DD30 FF01 FF07 GG02 GG03 GG10
Claims (8)
- 【請求項１】 被処理基体上の絶縁膜に形成された溝
に、金属層を埋め込む工程を有する電子装置の製造方法
であって、 前記金属層を埋め込む工程は、 前記金属層をめっき法で堆積しつつ、前記金属層を化学
的機械研磨法により除去する工程を有し、 前記溝内にのみ、前記金属層を埋め込むことを特徴とす
る電子装置の製造方法。 - 【請求項２】 被処理基体上の絶縁膜に形成された溝
に、金属層を埋め込む工程を有する電子装置の製造方法
であって、 前記金属層を埋め込む工程は、 前記金属層をめっき法で堆積する工程と、前記金属層を
化学的機械研磨法により除去する工程を交互に反復し、 前記溝内にのみ、前記金属層を埋め込むことを特徴とす
る電子装置の製造方法。 - 【請求項３】 前記金属層を埋め込む工程に先立ち、 前記被処理基体上の全面に、導電層を化学的気相成長法
により形成する工程を有することを特徴とする請求項１
または２記載の電子装置の製造方法。 - 【請求項４】 前記金属層を埋め込む工程に先立ち、 前記被処理基体上の全面に、導電層を物理的気相成長法
により形成する工程を有することを特徴とする請求項１
または２記載の電子装置の製造方法。 - 【請求項５】 前記金属層は、ＣｕおよびＡｇのいずれ
か一方を含むことを特徴とする請求項１または２記載の
電子装置の製造方法。 - 【請求項６】 前記溝は、溝配線用溝および接続孔のい
ずれか少なくとも一方であることを特徴とする請求項１
または２記載の電子装置の製造方法。 - 【請求項７】 被処理基体上の絶縁膜に形成された溝
に、金属層を埋め込む手段を有する電子装置の製造装置
であって、 前記金属層を埋め込む手段は、 前記金属層のめっき法による堆積装置と、 前記金属層の化学的機械研磨法による除去装置と、 前記堆積装置と、前記除去装置とを同時に作動させる制
御装置とを有することを特徴とする電子装置の製造装
置。 - 【請求項８】 被処理基体上の絶縁膜に形成された溝
に、金属層を埋め込む手段を有する電子装置の製造装置
であって、 前記金属層を埋め込む手段は、 前記金属層のめっき法による堆積装置と、 前記金属層の化学的機械研磨法による除去装置と、 前記堆積装置と、前記除去装置とを交互に作動させる制
御装置とを有することを特徴とする電子装置の製造装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006668A JP2000208443A (ja) | 1999-01-13 | 1999-01-13 | 電子装置の製造方法および製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006668A JP2000208443A (ja) | 1999-01-13 | 1999-01-13 | 電子装置の製造方法および製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208443A true JP2000208443A (ja) | 2000-07-28 |
Family
ID=11644763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006668A Pending JP2000208443A (ja) | 1999-01-13 | 1999-01-13 | 電子装置の製造方法および製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208443A (ja) |
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-
1999
- 1999-01-13 JP JP11006668A patent/JP2000208443A/ja active Pending
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