JP4064595B2

JP4064595B2 - 半導体装置の製造方法

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Publication number: JP4064595B2
Application number: JP2000089289A
Authority: JP
Inventors: 啓豊田; 哲朗松田; 尚史金子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2008-03-19
Anticipated expiration: 2020-03-28
Also published as: JP2001274159A

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線技術に係わり、特に配線層の全面をバリアメタルで覆った半導体装置の製造方法に関する。
【０００２】
【従来の技術】
Ｃｕはシリコンデバイスのライフタイムキラーとなるため、ＣｕをＬＳＩ配線として適用するには層間膜中へのＣｕの拡散を抑えることが必須である。それに加え、配線上部バリア層にはプロセス中にＣｕ配線表面が酸化されることを防止する機能が要求される。
【０００３】
従来、Ｃｕ配線上部バリア層としては窒化シリコン層が用いられてきたが、誘電率が高いために配線間容量を増大させてしまう問題があった。これを解決するためにＣｕ配線上面に側面や底面に用いられていると同じかあるいは同等のバリア層を形成して配線を完全に包囲することが提案されている。
【０００４】
この構造の形成方法としては、Ｃｕダマシン配線を形成した後、Ｃｕ配線表面を絶縁膜表面より後退させるいわゆるリセスエッチング処理を行い、その後にウエハ全面にバリア層を成膜して化学的機械的研磨（ＣＭＰ）により配線上にのみバリア層を残存させる方法が考案されている。
【０００５】
配線間容量を抑えるためにはリセス量を小さくすることが望ましいが、その場合には化学的機械的研磨（ＣＭＰ）の研磨速度の面内バラつきやディッシングによりウエハ全面のパターンにおいて十分な膜厚のバリア層を残存させることが困難である。
【０００６】
一方配線間容量は増加するものの、リセス量を大きくすることにより化学的機械的研磨（ＣＭＰ）における上記の問題は解決できるが、バリア層形成後も絶縁膜表面との段差が大きいため、その後工程において酸化膜等の成膜時に十分なカバレージが得られない等の問題が生じてしまう。
【０００７】
ところで、ダマシンプロセスを用いて形成される配線の上部をバリアメタルで覆う試みは種々なされている。最も一般的な方法は、ＰＶＤやＣＶＤによる金属膜堆積である。しかし、配線上部にバリアメタルを残すためには、いわゆる「リセス工程」を用いることになり、配線表面を下部に持つ凹部への膜堆積を行う必要があり、ＰＶＤやＣＶＤの段差被覆性が不十分だとバリアメタルの機能が十分に果たせなくなる。
【０００８】
また、配線上部へのバリアメタル形成工程は、配線のＣＭＰ、配線のリセス、（必要に応じて）クリーニング、バリアメタル形成、余分なバリアメタルのＣＭＰ、（必要に応じて）ＣＭＰという工程順序を辿る。ここで、バリアメタル形成以外は湿式処理が一般的で、バリアメタル形成工程を湿式化出来れば、一連の工程が全て湿式装置内で連続的に行える可能性もある。以上のように湿式のメッキ法は段差被覆性良く、工程の連続性も確保できることから都合が良い。
【０００９】
そこで湿式のバリアメタル形成方法として、無電解メッキが試みられている。この方法は分断された配線に対して選択的に金属膜形成が可能なため一見有望と思われるが、大きな制約がある。無電解メッキは、その原理から金属配線表面に膜形成の出来る金属種が限られてしまうのである。実際、ダマシン法によって形成された鍋配線の上部へのバリアメタル形成を念頭に置いた場合適切な金属膜の形成が出来ない。
【００１０】
一方、電解メッキは、電気的にメタルイオンを導電膜表面に電着させることからメッキ材料の制約を受けにくい。ところが、電解メッキは配線層にメッキのための電位を与えなくてはならず、通常の工程では配線へのメタル形成の時点で配線は分断されておりメッキ電流を流すことが不可能である。
【００１１】
【発明が解決しようとする課題】
上述したように、配線層上のバリアメタル層を埋め込み形成するための凹部を形成するためにリセス量を小さくすると、十分な膜厚のバリアメタル層を残存させることが困難であるという問題があった。リセス量を大きくすると、バリアメタル層形成後の絶縁膜表面との段差が大きいため、その後の工程において酸化膜等の成膜時に十分なカバレージが得られない、配線間容量がその分増大してしまう等の問題があった。
【００１２】
また、配線層上に形成するバリアメタル層の形成方法として、電解メッキ法を用いることが望まれているが、絶縁層上に導電層が形成されていないために、メッキ電流を流すことができず、電解メッキ法によりバリアメタル層を形成することができないという問題があった。
【００１４】
本発明の目的は、電解メッキ法により配線層の表面を覆うバリアメタルを形成し得る半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上の絶縁層上に導電層を形成する工程と、前記導電層及び絶縁層に溝を形成する工程と、前記導電層及び溝の表面に沿って第１のバリアメタル層を形成する工程と、第１のバリアメタル層上に、前記溝内を埋め込むように、配線層を形成する工程と、少なくとも前記絶縁層上で前記導電層が連続的に残置しうる範囲で、前記配線層の表面に対して平坦化処理を行い、前記溝内に配線層を埋め込み形成する工程と、前記配線層の表面を前記絶縁層の表面より後退させて凹部を形成する工程と、前記導電層及び前記配線層上に、前記絶縁層上に残置する導電層を用いた電解メッキ法によって第２のバリアメタル層を形成する工程と、第２のバリアメタル層及び導電層の表面を、前記絶縁層の表面が露出するまで平坦化する工程とを含むことを特徴とする。
【００１９】
上記に記載した発明において、前記配線層は、電解メッキ法により形成されることが好ましい。
【００２０】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００２３】
配線層の平坦化工程において絶縁層上に配線の側部を覆うバリアメタル層或いは導電層を連続的に残存させることによって、安価で高速な電解メッキプロセスで、配線上のバリアメタル形成が可能となり、形成可能な金属種は無電解法に較べきわめて広い。また、ダマシン法による配線形成プロセスを全て湿式で行えるため連続して同一装置での処理が可能になり、速く安価、単純な工程を実現できる。
【００２４】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２５】
［第１実施形態］
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す工程断面図である。
先ず、図１（ａ）に示すように、Ｓｉ基板（半導体基板）１１上に熱酸化膜１２を１００ｎｍ形成した後、ＣＶＤ法により窒化シリコン膜１３を３０ｎｍ、ＣＶＤ法により酸化シリコン膜１４を４００ｎｍ堆積する。酸化シリコン膜１４上にカーボン膜（中間層）１５を１００ｎｍ堆積する。
【００２６】
次いで、図１（ｂ）に示すように、通常のＰＥＰ及びエッチングにより、カーボン膜１５をパターニングした後、このカーボン膜１５をマスクとしてＲＩＥにより溝１６を形成する。溝１６は、長さ３ｍ，Ｌ／Ｓ＝０．２／０．２μｍの、配線両端が電極パッドに接続されるパターンである。
【００２７】
次いで、図１（ｃ）に示すように、スパッタリング法により膜厚２０ｎｍの第１のＴａＮ膜（第１のバリアメタル層）１７を形成する。更に、第１のＴａＮ膜１７上に膜厚２００ｎｍのＣｕ膜を堆積した後、硫酸銅を用いた電解メッキ法によりさらにＣｕ膜の形成を行って、溝１６内を埋め込むようにＣｕ配線層１８を堆積する。次いで、図１（ｄ）に示すように、第１のＴａＮ膜１７をエッチングストッパに用いて、Ｃｕ配線層１８の表面に対してＣＭＰ処理を行い、第１のＴａＮ膜１７を露出させる。
【００２８】
次いで、図１（ｅ）に示すように、このウエハをスピンエッチャ装置にてウエハを高速回転させながら酸を用いてリセス処理を行ってＣｕ配線層１８の表面を後退させて、凹部１９を形成する。リセス処理後、純水で５分間リンスした後乾燥させる。Ｃｕ配線層１８のリセス量は１５０ｎｍであり、試料の断面形状は良好であった。
【００２９】
次いで、図１（ｆ）に示すように、スパッタリング法により全面に第２のＴａＮ膜２０を５０ｎｍ形成する。そして、図１（ｇ）に示すように、化学的機械的研磨（ＣＭＰ）処理によりカーボン膜１５上の第２のＴａＮ膜２０及び第１のＴａＮ膜１７を除去し、ウエハ全面でフィールド上のカーボン膜１５を露出させる。第２のＴａＮ膜２０の膜厚に比べてＣｕ配線層１８のリセス量が大きいため、Ｃｕ配線層１８の上部に第２のＴａＮ膜２０はウエハ全面に十分な膜厚残存していた。
【００３０】
この後、図１（ｈ）に示すように、Ｏ₂ガスを用いたＣＤＥにより、カーボン膜１５を除去する。凹部の側壁に形成されていたＴａＮ膜の残存分を除去するため、ＴａＮ膜の化学的機械的研磨（ＣＭＰ）に用いるスラリにより１０秒間研磨を行った。この処理は通常の化学的機械的研磨（ＣＭＰ）に比べて時間が短いため、残存しているＴａＮ膜を除去するのみで、Ｃｕ配線上のＴａＮ膜には何ら影響は見られなかった。
【００３１】
本実施形態ではリセス処理前の化学的機械的研磨（ＣＭＰ）をＴａＮ膜１７を露出させる段階で停止したが、酸化シリコン膜１４を露出させた後リセスエッチング処理を行っても構わない。
【００３２】
こうして形成したウエハをブローバにより配線抵抗を測定した後、内部が３００℃の大気雰囲気であるオーブン中で１時間放置する加速試験を行った。加速試験後、再びブローバによりＣｕ配線の抵抗を測定したところ、加速試験の前後で変化がなかったことから、バリア層が酸化防止層として機能していることが確認された。また、配線パターンが多数形成されたウエハ上に塗布により絶縁膜を形成した後、４５０℃６０時間のアニールを施した。塗布絶縁膜を溶解してＣｕ濃度を測定したところ、アニールの有無で有意差はなかった。このことにより上部バリア層がＣｕ拡散防止層として機能していることが確認された。
【００３３】
同様にして作成したウエハ上に酸化シリコン膜を成膜して上層配線を形成したところ、従来の工程により問題なく所望の性能を得ることができた。
【００３４】
なお、中間層としては、カーボン膜以外に、窒化シリコン膜、酸化シリコン膜等を用いることができる。
【００３５】
［第２実施形態］
図２は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す工程断面図である。
先ず、図２（ａ）に示すように、Ｓｉ基板（半導体基板）１１上に熱酸化膜１２を１００ｎｍ形成した後、ＣＶＤ法により窒化シリコン膜１３を３０ｎｍ、さらに塗布により低誘電率絶縁膜２４を４００ｎｍ堆積した。この低誘電率絶縁膜２４は、酸化シリコンの骨格内にメチル基を多数含有したもので、フッ酸に対して耐性がある。低誘電率絶縁膜２４上にＣＶＤ法により酸化シリコン膜（中間層）２５を１００ｎｍ堆積する。
【００３６】
次いで、図２（ｂ）に示すように、通常のＰＥＰ及びエッチングにより、酸化シリコン膜２５及び低誘電率絶縁層２４に溝１６を形成する。溝１６は、長さ３ｍ，Ｌ／Ｓ＝０．２／０．２μｍの、配線両端が電極パッドに接続されるパターンである。
【００３７】
次いで、図２（ｃ）に示すように、スパッタリング法により膜厚２０ｎｍの第１のＴａＮ膜（第１のバリアメタル層）１７を形成する。更に、第１のＴａＮ膜１７上に膜厚２００ｎｍのＣｕ膜を堆積した後、硫酸銅を用いた電解メッキ法によりＣｕ膜の形成を行って、溝１６内を埋め込むようにＣｕ配線層１８を堆積する。次いで、図２（ｄ）に示すように、第１のＴａＮ膜１７をエッチングストッパに用いて、Ｃｕ配線層１８の表面に対してＣＭＰ処理を行い、第１のＴａＮ膜１７を露出させた後、さらに別のＣＭＰ処理により酸化シリコン膜２５を露出させる。
【００３８】
次いで、図２（ｅ）に示すように、このウエハをスピンエッチャ装置にてウエハを高速回転させながら酸を用いてリセス処理を行ってＣｕ配線層１８の表面を後退させて、凹部１９を形成する。リセス処理後、純水で５分間リンスした後乾燥させる。Ｃｕ配線層１８のリセス量は１５０ｎｍであり、試料の断面形状は良好であった。
【００３９】
次いで、図２（ｆ）に示すように、スパッタリング法により全面に第２のＴａＮ膜２０を５０ｎｍ形成する。そして、図２（ｇ）に示すように、化学的機械的研磨（ＣＭＰ）処理により酸化シリコン膜２５上の第２のＴａＮ膜２０を除去し、ウエハ全面でフィールド上の酸化シリコン膜２５を露出させる。第２のＴａＮ膜２０の膜厚に比べてＣｕ配線層１８のリセス量が大きいため、Ｃｕ配線層１８の上部に第２のＴａＮ膜２０はウエハ全面に十分な膜厚残存していた。
【００４０】
次いで、図２（ｈ）に示すように、フッ酸により、酸化シリコン膜２５を除去する。凹部の側壁に形成されていたＴａＮ膜の残存分を除去するため、ＴａＮ膜の化学的機械的研磨（ＣＭＰ）に用いるスラリにより１０秒間研磨を行った。この処理は通常の化学的機械的研磨（ＣＭＰ）に比べて時間が短いため、残存しているＴａＮ膜を除去するのみで、Ｃｕ配線層１８上の第２のＴａＮ膜２０には何ら影響は見られなかった。
【００４１】
第１の実施形態と同様の試験を行った結果、良好な酸化耐性、Ｃｕバリア性、及び後工程との整合性が確認された。
【００４２】
［第３実施形態］
本実施形態は、工程途中で配線の下に形成されるバリアメタルを電解メッキの導電体層として用いたものである。また、本実施形態では、銅配線を用いた。図３，４は、本発明の第３実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００４３】
先ず、図３（ａ）に示すように、Ｓｉ基板３１上に形成された層間絶縁膜３２に溝（深さ４５０ｎｍ）・孔３３を形成する。次いで、図３（ｂ）に示すように、バリア層として膜厚２０ｎｍのＴａＮ（窒化タンタル）膜（第１のバリアメタル層）３４をスパッタ法で形成する。更に、膜厚１００ｎｍのスパッタ銅膜３５をスパッタ法で形成した後、スパッタ銅膜３５を導電層として膜厚９００ｎｍの電解メッキ銅膜３６を形成する。以下では、スパッタ銅膜３５と電解メッキ銅膜３６とを銅配線層３５，３６と記す。
【００４４】
次いで、図３（ｃ）に示すように、ＣＭＰによって、ＴａＮ膜３４上の余分な銅配線層３５，３６を除去する（ダマシン法）。このＣＭＰ工程でのスラリーは、酸化珪素が砥粒として用いられると共に、過硫酸アンモニウム等の添加が行われている。このＣＭＰ工程において、ＴａＮの除去速度は銅のそれに較べて１０分の１と遅いため、ＴａＮ膜３４を残したままスパッタ銅膜３５及び電解メッキ銅膜３６の除去が終了する。
【００４５】
次いで、図４（ｄ）に示すように、塩酸と過酸化水素水の混液を用いて、銅のみ選択的にリセスエッチングし、銅配線層３５，３６の表面を約１００ｎｍ後退させる。
【００４６】
この状態で、銅配線層３５，３６の間に残置されたＴａＮ膜３４を導電層として用い、ウエハの外周部付近からマイナス電位を印可しながら、塩化ルテニウム五水和塩の水溶液からなるメッキ液にて電解メッキを行う。メッキ液中の陽極は、ルテニウムのプレートを用いた。電解メッキにより、図４（ｅ）に示すように、ウエハ表面には一様に膜厚５０ｎｍのルテニウム膜（第２のバリアメタル層）３７が形成される。ルテニウムは、銅の拡散障壁（バリア膜）として有効に機能することが知られており、これを銅配線層３５，３６上に形成することで銅の層間絶縁膜３２への熱拡散を防ぐことが出来る。
【００４７】
図４（ｆ）に示すように、形成されたルテニウム膜３７とＴａＮ膜３４の内、層間絶縁膜３２上のものは、この後にＣＭＰにより除去することで下部、側壁をＴａＮ膜３４、上部をルテニウム膜３７で囲んだ銅配線３５，３６を形成することが出来る。
【００４８】
なお、ルテニウムの表面および内部は必要に応じて窒素プラズマなどで窒化処理、硼化処理、炭化処理、珪化処理などすることでさらにバリア性能を向上させることも可能である。又、酸化ルテニウムは導電性であるため、酸化処理も可能である。
【００４９】
［第４の実施形態］
図５，６は、本発明の第４実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００５０】
先ず、図５（ａ）に示すように、層間絶縁膜に溝（深さ１４００ｎｍ）を形成するに先立ち、層間絶縁膜３２の上部に導電性のハードマスクとして膜厚８０ｎｍのタングステン膜を形成する。タングステン膜４１の形成後、通常のリソグラフィー法で図示されないフォトレジストに溝のパターンを形成し、これをマスクにタングステン４１及び層間絶縁膜３２にドライエッチング法で溝・孔３３を形成する。このドライエッチングの途中でフォトレジストが失われる場合は、パターン形成されたタングステン４１をマスクに層間絶縁膜の溝加工を行う。そして、ドライエッチング終了後、フォトレジストが残存している場合には、フォトレジストを除去する。
【００５１】
次いで、図５（ｂ）に示すように、バリア層として膜厚５０ｎｍのＴｉＮ（窒化チタン）膜５４をスパッタ法で形成する。更に、膜厚２００ｎｍのスパッタ銅膜３５をスパッタ法で形成した後、スパッタ銅膜３５を導電層として膜厚１７００ｎｍの電解メッキ銅膜３６を形成する。
【００５２】
次いで、図５（ｃ）に示すように、ＣＭＰによって、ＴｉＮ膜５４上の余分なスパッタ銅膜３５及び電解メッキ銅膜３６を除去する（ダマシン法）。このＣＭＰ工程でのスラリーは、酸化珪素が砥粒として用いられると共に、過硫酸アンモニウム等の添加が行われている。このＣＭＰ工程において、タングステンの除去速度は銅のそれに較べて２０分の１と遅いため、タングステン膜４１を残したままスパッタ銅膜３５及び電解メッキ銅膜３６の除去が終了する。ここでＴｉＮ膜の一部が残っても良い。
【００５３】
次いで、図６（ｄ）に示すように、塩酸と過酸化水素水の混液を用いて、銅の部分のみ選択的にリセスエッチングし、スパッタ銅膜３５及び電解メッキ銅膜３６の表面を約３００ｎｍ後退させる。
【００５４】
この状態で、銅配線の間に残置されたタングステン膜４１を導電層として用い、ウエハの外周部付近からマイナス電位を印可しながら、硫酸ロジウム塩の水溶液にて電解メッキを行う。メッキ液中の陽極は、白金のプレートを用いた。これにより、図６（ｅ）に示すように、ウエハ表面には一様に膜厚５０ｎｍのロジウム膜５７が形成される。ロジウムは、銅の拡散障壁（バリア膜）として有効に機能することが知られており、これを銅配線上部に形成することで銅の層間絶縁膜への熱拡散を防ぐことが出来る。
【００５５】
次いで、図６（ｆ）に示すように、層間絶縁膜上のロジウム膜５７、タングステン膜４１とＴｉＮ膜５４をＣＭＰにより除去することで下部、側壁をＴｉＮ膜５４、上部をロジウム膜５７で囲んだ銅配線を形成することが出来る。
【００５６】
ロジウムの表面および内部は必要に応じて窒素プラズマなどで窒化処理、硼化処理、炭化処理、珪化処理などすることでさらにバリア性能を向上させることも可能である。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５８】
【発明の効果】
以上説明したように本発明によれば、配線層表面を絶縁膜表面より後退させるリセスエッチング処理を行い、バリア層を成膜して化学的機械的研磨により配線上部にのみバリア層を残存させる工程において、バリア層の残存膜厚を確保するためにリセス量を大きくした場合にも、絶縁膜表面に絶縁膜とは異なるプロセスで除去可能な中間層をあらかじめ形成しておいて、化学的機械的研磨後に除去することにより、配線表面と絶縁膜表面の段差を改善し、後工程において絶縁膜の被覆不足等の段差に起因する問題を回避することが可能となる。
【００５９】
また、配線層の平坦化工程において絶縁層上に配線の側部を覆うバリアメタル層或いは導電層を連続的に残存させることによって、安価で高速な電解メッキプロセスで、配線上のバリアメタル形成が可能となり、形成可能な金属種は無電解法に較べきわめて広い。また、ダマシン法による配線形成プロセスを全て湿式で行えるため連続して同一装置での処理が可能になり、速く安価、単純な工程を実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【図２】第２の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【図３】第３の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【図４】第３の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【図５】第４の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【図６】第４の実施形態に係わる半導体装置の製造工程を示す工程断面図。
【符号の説明】
１１…Ｓｉ基板（半導体基板）
１２…熱酸化膜
１３…窒化シリコン膜
１４…酸化シリコン膜
１５…カーボン膜（中間層）
１６…溝
１７…ＴａＮ膜（第１のバリアメタル層）
１８…Ｃｕ配線層
１９…凹部
２０…第２のＴａＮ膜（第２のバリアメタル層）
３１…Ｓｉ基板（半導体基板）
３２…層間絶縁膜
３３…溝・孔
３４…ＴａＮ膜（第１のバリアメタル層）
３５…スパッタ銅膜
３６…電解メッキ銅膜
３７…ルテニウム膜（第２のバリアメタル層）
４１…タングステン膜
５４…ＴｉＮ膜
５７…ロジウム膜

Claims

半導体基板上の絶縁層上に導電層を形成する工程と、
前記導電層及び絶縁層に溝を形成する工程と、
前記導電層及び溝の表面に沿って第１のバリアメタル層を形成する工程と、
第１のバリアメタル層上に、前記溝内を埋め込むように、配線層を形成する工程と、
少なくとも前記絶縁層上で前記導電層が連続的に残置しうる範囲で、前記配線層の表面に対して平坦化処理を行い、前記溝内に配線層を埋め込み形成する工程と、
前記配線層の表面を前記絶縁層の表面より後退させて凹部を形成する工程と、
前記導電層及び前記配線層上に、前記絶縁層上に残置する導電層を用いた電解メッキ法によって第２のバリアメタル層を形成する工程と、
第２のバリアメタル層及び導電層の表面を、前記絶縁層の表面が露出するまで平坦化する工程とを含むことを特徴とする半導体装置の製造方法。
前記配線層は、電解メッキ法により形成されることを特徴とする請求項１に記載の半導体装置の製造方法。