JP3304754B2 - 集積回路の多段埋め込み配線構造 - Google Patents

集積回路の多段埋め込み配線構造

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の配線構
造、特に集積回路の多段埋め込み配線構造およびその製
造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積度に伴い、基板上に
形成される金属配線も細線化されるが、細線化により金
属配線の断線等の発生率も上昇する。このため半導体基
板上に形成した絶縁層に配線金属を埋め込んで形成する
埋め込み配線構造が用いられている。かかる埋め込み配
線構造は、半導体チップの信頼性向上に寄与するととも
に、配線表面が平坦であるため、配線上に絶縁層を形成
し、更にその上に回路を形成する多層構造の作製にも適
している。
【０００３】
【発明が解決しようとする課題】上記埋め込み配線を多
層配線に適用するためには、第１絶縁層に埋設した下層
埋め込み配線上に第２の絶縁層を形成し、該第２の絶縁
層にビアホールを形成し、更に該ビアホール内に導電性
接続材料を埋め込み、中間接続部を形成するとともに、
更に第３の絶縁層に上層埋め込み配線を形成し、上記導
電性接続材料により下層埋め込み配線と上層埋め込み配
線を接続する方法が提案される。かかる方法を実現する
ため、本発明者らは鋭意研究を行った。その結果、第１
に、上記中間接続部を形成するための、上記第２の絶縁
層へのビアホールの形成は、第２絶縁層のフォトリソグ
ラフィーを用いたパターニングにより行なう必要がある
が、第２の絶縁層下部に下層埋め込み配線のＡｌ等の金
属表面が位置することになるので、かかるパターニング
時に露光光が金属表面でハレーションを起こし、ビアホ
ール形成部の形成精度が悪くなり、このことは、特に高
集積化され、下層配線の配線幅が狭い場合には接続不良
の原因にもなることがわかった。第２に、多段埋め込み
配線構造として、埋め込み配線材料Ｃｕの使用が推奨さ
れる。即ち、上記配線材料としては従来Ａｌが用いられ
てきたが、Ａｌはエレクトロマイグレーションによる断
線が生じ易く、特に細線化された配線構造では低寿命化
の大きな原因となるのに対し、Ｃｕは耐エレクトロマイ
グレーション性が高く、かつＡｌより低抵抗材料である
からである。しかしながら、多層埋め込み配線構造を製
造するに当たり、下層埋め込み配線上への絶縁層の形成
には、プラズマＣＶＤによりＳｉＯ2等を堆積すること
により行われるのが良いが、かかるプラズマＣＶＤ時に
配線表面が高温の酸素雰囲気にさらされるため、特に配
線材料としてＣｕを用いた場合には、下層埋め込み配線
表面が酸化されやすく、配線の高抵抗化の原因ともなる
ことがわかった。更に、ＣｕはＡｌに比較して拡散が起
き易いため、絶縁層中へのＣｕの拡散による絶縁性の低
下を防止する必要もあった。そこで、本発明は、埋め込
み配線構造を多層化構造に適用するに当たって障害とな
る上記問題点を解決し、高精度な配線構造の形成が可能
である、特に配線材料としてＣｕを用いた場合でも配線
抵抗が高抵抗化せず、また絶縁層の絶縁性の低下しない
集積回路の多段埋め込み配線構造およびその製造方法を
提供することを目的とする。
【０００４】
【課題を解決するための手段】そこで、本発明者らは鋭
意研究の結果、導電層上に第２の絶縁層のパターニング
時の露光光の反射を防止する機能を有する導電性被覆層
を形成することにより、導電層表面での露光光のハレー
ションを防止でき、かつ該導電性被覆層が導電層の酸化
防止機能、拡散防止機能を備えることにより上記目的を
達成できることを見出し、本発明を完成した。
【０００５】即ち、本発明は、半導体基板上の第１の絶
縁層中に形成された第１の埋め込み配線用溝と、該第１
の埋め込み配線用溝に埋め込まれる第１の導電層および
該導電層と導通し、第２の絶縁層のパターニング時の露
光光の反射を防止する機能を有する導電性被覆層と、上
記第１の絶縁層および導電性被覆層上に形成され、該導
電性被覆層上にビアホールを有する第２の絶縁層と、該
ビアホール内に形成され、導電性被覆層と第２の導電層
とを接続する導電性接続部と、上記第２の絶縁層と導電
性接続部上に形成され、該導電性接続部上に第２の埋め
込み配線用溝を有する第３の絶縁層と、該第２の埋め込
み配線用溝に埋め込まれる第２の導電層とを有する集積
回路の多段埋め込み配線構造にある（図１）。かかる埋
め込み構造の配線では配線面を平坦にできるため、配線
を多層化することによっても表面の平坦性が保たれる。
従って、従来の埋め込み構造を取らない配線構造に比べ
て多層化が容易となり、３層以上の多段埋め込み配線も
可能となる。特に、第１の導電層上に、第２の絶縁層の
パターニング時の露光光の反射防止機能を有する導電性
被覆層を設けることが、第２の絶縁層中へのビアホール
形成時の露光光の反射（ハレーション）を防止でき、上
記導電性接続部を精度良く形成することができる点で好
ましい。
【０００６】また、第１の導電層材料にはＣｕまたはそ
の合金を用いることが好ましい。ＣｕはＡｌに比較し
て、耐エレクトロマイグレーション性が高く、低抵抗で
あり、また上記導電性被覆層がＣｕの拡散防止機能を備
えることにより、上記第２の絶縁層中へのＣｕの拡散を
防止することができるからである。
【０００７】特に、配線材料にＣｕを用いた場合、上記
第１および第２の埋め込み配線用溝の内壁部に拡散防止
層を設けることが、配線側部、底部における絶縁層中へ
の配線材料の拡散も防止することができる点で好まし
い。
【０００８】また、上記第１の導電層の上面を粗面化す
ることは、第１の導電層と該導電層上に形成される導電
性被覆層との密着性を向上させることができ、特に、導
電性被覆層をＣＭＰにより研磨する時の導電性被覆層の
剥離を防止することができる点で有利である。
【０００９】また、上記導電性被覆層を第１の埋め込み
配線用溝側壁上部に侵入し、上記拡散防止膜上端と接続
して第１の導電層を包囲するように形成することが、第
１の導電層と導電性被覆層の接触面積を大きくし、導電
性被覆層の密着性の向上できる点で好ましい。
【００１０】上記第１の導電層としては従来から用いら
れている配線材料であるＡｌまたはその合金であっても
よい。本構造を用いることにより、導電層材料にＡｌま
たはその合金を用いた多段埋め込み配線構造の作製にお
いても、Ａｌ等の表面における露光光のハレーションを
有効に防止することができるからである。
【００１１】上記導電性被覆層は、耐酸化性材料である
ことが好ましい。該導電性被覆層が耐酸化性材料である
ことにより、該導電性被覆層上にＣＶＤによりＳｉＯ2
等の第２の絶縁層を形成する場合の第１の導電層の酸化
を有効に防止できるからである。
【００１２】かかる導電性被覆層材料は、Ｔｉ、Ｔａ、
Ｍｏ、Ｃｒ、Ａｌ、Ｗおよびこれらの合金またはその酸
化物、窒化物から選択されることが好ましい。
【００１３】また、本発明は上記第２の導電層上に更に
第２の導電性被覆層を有する集積回路の多段埋め込み配
線構造でもある。かかる第２の導電層上に第２の導電性
被覆層を有することにより、該第２の導電性被覆層上に
導電性接続部、第３の導電層を形成することが可能とな
り、集積回路の更なる多層化が可能となるからである。
従って、かかる工程を繰り返すことにより、３層以上の
多層構造の作製が可能となる。
【００１４】上記第１および第２の導電層にＣｕを用い
た場合、上記導電性被覆層はＴｉＷＮより、また上記導
電性接続部はＷあるいはＣｕよりそれぞれ形成すること
が最も好ましい。
【００１５】また、本発明は、半導体基板上の第１の絶
縁層中に第１の埋め込み配線用溝を形成する工程と、該
第１の埋め込み配線用溝に第１の導電層および該導電層
と導通し、第２の絶縁層のパターニング時の露光光の反
射を防止する機能を有する導電性被覆層とを順次埋め込
む工程とからなる第１埋め込み配線工程と、上記第１の
絶縁層および導電性被覆層上に第２の絶縁層を形成し、
該第２の絶縁層の上記導電性被覆層上にビアホールを形
成する工程と、該ビアホール内に上記導電性被覆層と導
通する導電性接続部を埋め込む工程とからなる第１中間
接続部形成工程と、上記第２の絶縁層と導電性接続部上
に第３の絶縁層を形成し、上記導電性接続部上に第２の
埋め込み配線用溝を形成する工程と、該第２の埋め込み
配線用溝に上記導電性接続部と導通した第２の導電層を
埋め込む工程とからなる第２埋め込み配線工程とを少な
くとも含むことを特徴とする集積回路の多段埋め込み配
線構造の製造方法でもある。
【００１６】上記製造方法は、更に第１および第２の埋
め込み配線用溝の内壁部に拡散防止層を形成する工程を
含む集積回路の多段埋め込み配線構造の製造方法であっ
ても良い。
【００１７】上記第１の埋め込み配線用溝に第１の導電
層および導電性被覆層を順次形成する工程は、上記第１
の絶縁層上および第１の埋め込み配線用溝内に導電層材
料を堆積する工程と、ＣＭＰ（化学的機械研摩）により
上記第１の埋め込み配線用溝内にのみ上記導電層材料が
残るように上面を平坦化する工程と、上記第１の埋め込
み配線用溝内の導電層材料の上部を除去することにより
上記第１の埋め込み配線用溝内にリセスを形成する工程
と、該リセスに導電性被覆層を埋め込む工程であること
が好ましい。かかるＣＭＰを用いることにより、極めて
平坦性の良い導電層構造の形成が容易にできるからであ
る。
【００１８】また、上記リセスの形成工程は、ＣＭＰの
オーバーエッチング工程であることが好ましい。かかる
ＣＭＰのオーバーエッチング工程を用いて上記リセスを
形成することにより、導電層の研磨工程のみで同時にリ
セスの形成も可能となるからである。
【００１９】上記リセスの形成工程には、プロピオン
酸、酢酸、ピクリン酸、サリチル酸等の有機酸または該
有機酸と過酸化水素水との混合溶液をスラリーとして用
いたＣＭＰのオーバーエッチング工程を用いることが良
い。容易にリセス構造の形成ができるからである。
【００２０】また、上記リセスの形成工程は、ＣＭＰを
行った後に導電層上部をウエットエッチングにより除去
することによっても可能であるが、エッチング後の導電
層表面の粗れ（表面モホロジーの悪化）を防止しつつ、
一定のエッチング速度を得るためには、エッチング溶液
のＰＨ（水素イオン濃度）が２〜６．５あるいは７．５
〜１２の範囲にあるエッチング溶液を用いることが好ま
しい（図３、４）。
【００２１】また、上記リセスの深さは、即ちリセス形
成後に形成する導電性被覆層の厚さに相当するが、該導
電性被覆層が導電層の表面酸化防止機能をも備えるため
には１０ｎｍ以上の厚さが必要であり（図５）、一方配
線間容量の増加による信号遅延を１０％以内に押さえる
ためには１００ｎｍ以下であることが好ましい（図
６）。
【００２２】また、導電層材料にＣｕを用いた場合、上
記リセス形成後のリセス底部に露出した第１の導電層表
面のモホロジーを１５ｎｍ以上とすることが、Ｃｕと導
電性被覆層ＴｉＷＮの密着性の向上が可能となる点で好
ましい。
【００２３】
【発明の実施の形態】
実施の形態１．図１は、本発明の代表的な実施の形態で
あって、Ｃｕを導電層に用いた集積回路の多段埋め込み
配線構造の完成図である。１は半導体基板、２は半導体
基板１上に形成された第１の絶縁層、１２は第１の絶縁
層内に設けられた第１の埋め込み配線用溝、３は第１の
埋め込み配線用溝１２内壁部に形成された拡散防止層、
４、６は第１の埋め込み配線用溝内の拡散防止層３上に
埋め込まれた第１の導電層および導電性被覆層、７は第
２の絶縁層、８は第２の絶縁層内に形成されたビアホー
ル、９は該ビアホール内に埋め込まれた導電性接続部、
１０は第３の絶縁層を、１３は第２の埋め込み配線用溝
を示す。図２は、本発明の集積回路の多段埋め込み配線
構造の製造工程を２段の積層構造に適用した例である。
即ち、半導体基板１上の第１の絶縁層２中に第１の埋め
込み配線用溝１２を形成する工程と、該第１の埋め込み
配線用溝１２に第１の導電層４および該導電層４と導通
し、第２の絶縁層７のパターニング時の露光光の反射を
防止する機能を有する導電性被覆層６とを順次埋め込む
工程とからなる第１埋め込み配線工程（（ａ）〜
（ｅ））と、上記第１の絶縁層２および導電性被覆層６
上に第２の絶縁層７を形成し、該第２の絶縁層７の上記
導電性被覆層６上にビアホール８を形成する工程と、該
ビアホール８内に上記導電性被覆層６と導通する導電性
接続部９を埋め込む工程とからなる第１中間接続部形成
工程（（ｆ）〜（ｉ））と、上記第２の絶縁層７と導電
性接続部９上に第３の絶縁層１０を形成し、上記導電性
接続部９上に第２の埋め込み配線用溝１３を形成する工
程と、該第２の埋め込み配線用溝１３に上記導電性接続
部９と導通した第２の導電層１４を埋め込む工程とから
なる第２埋め込み配線工程（（ｉ）〜（ｋ））とを少な
くとも含むことを特徴とする集積回路の多段埋め込み配
線構造の製造方法の製造工程図である。
【００２４】具体的には、（ａ）はトレンチ形成工程で
あり、半導体基板１上に形成した第１の絶縁層２を形成
した後、該第１の絶縁層２内にドライエッチングにより
トレンチ（第１の埋め込み配線用溝１２）を形成する工
程である。
【００２５】（ｂ）はＴｉＮ、Ｃｕ成膜工程であり第１
の絶縁層２上および第１の埋め込み配線用溝１２内に拡
散防止層材料ＴｉＮ、第１の導電層材料Ｃｕを順次堆積
する工程である。
【００２６】（ｃ）はＣＭＰ工程であり、（ｂ）工程で
形成したＴｉＮ、Ｃｕ層を化学的機械研磨（ＣＭＰ）に
よって研磨、平坦化し、第１の埋め込む配線用溝１２内
に拡散防止膜３、Ｃｕ導電層４を埋め込んだ構造を形成
するとともに、Ｃｕをオーバーエッチングすることによ
り、リセス５を形成する工程である。かかるリセス構造
５は、ＣＭＰのスラリーに過酸化水素水を混合すること
によってＣｕ導電層４上部をオーバーエッチングするこ
とにより形成することができる。
【００２７】上記リセス５の形成は、ＣＭＰによるオー
バーエッチングに代えて、ＴｉＮ、Ｃｕ層をＣＭＰによ
る研磨、平坦化した後、Ａｒスパッタエッチングまたは
ウエットエッチングを用いて形成することもできる。か
かるＡｒスパッタエッチングまたはウエットエッチング
を用いて形成する方法は、工程数が増えるが、発塵が少
なく、リセス底面のＣｕ表面のスクラッチが軽減できる
点で有利である。図３は、酸性エッチャントによるウエ
ットエッチングによりリセス５を形成した場合の、酸性
エッチャントのＰＨとエッチング後の第１の導電層４の
表面モフォロジーおよび第１の導電層４のエッチング速
度の関係を示す図であり、エッチャントにはプロピオン
酸と過酸化水素水の混合溶液を使用した。図３から明ら
かなように、エッチャントのＰＨが２以下の場合、エッ
チング後の表面モフォロジーは非常に悪くなる。また、
ＰＨが６．５以上になるとエッチング速度が極端に低下
する。従って、酸性エッチャントによるウエットエッチ
ングによってリセスを形成する場合、エッチャントのＰ
Ｈは２以上６．５以下であることが望ましい。尚、エッ
チャントに他の有機酸、強酸等を使用した場合でも同様
の効果が得られる。
【００２８】また、図４は、アルカリ性エッチャントに
よるウエットエッチングによりリセスを形成した場合
の、アルカリ性エッチャントのＰＨに対するエッチング
後の第１の導電層４の表面モフォロジーおよび第１の導
電層４のエッチング速度の関係を示した図であり、エッ
チャントには水酸化カリウム溶液を用いた。図４より、
アルカリ性エッチャントによるウエットエッチングによ
りリセスを形成する場合、エッチャントのＰＨは７．５
以上１２以下であることが望ましい。尚、エッチャント
に他の塩基を使用した場合も同様の効果が得られる。
【００２９】（ｄ）はＴｉＷＮ成膜工程であり、第１の
絶縁層２上およびリセス５を埋め込むように、導電性被
覆層材料ＴｉＷＮを堆積する工程である。
【００３０】（ｅ）はＣＭＰ工程であり、工程（ｄ）で
堆積したＴｉＷＮをＣＭＰによって研磨、平坦化し、リ
セス５内埋め込まれた導電性被覆層６を形成する工程で
ある。
【００３１】本ＣＭＰ工程中においては、工程中の第１
の導電層４と導電性被覆層６の剥離を防止する必要があ
るが、密着力をテープテスト（ＴｉＷＮ層表面にテープ
を張って、剥がした場合にＴｉＷＮ層が剥離するか否か
の試験）により評価したところ、第１の導電層４の表面
モフォロジーが１２ｎｍ以下では剥離が生じたが、表面
モフォロジーが１５ｎｍ以上のでは剥離が生じなかっ
た。従って、工程（ｃ）におけるリセス形成後のリセス
底面の導電性被覆層６表面のモフォロジーは１５ｎｍ以
上であることが、ＣＭＰ中のＴｉＭＮ層の剥離を防止で
きる点で好ましい。
【００３２】図５は、工程（ｅ）終了後に、大気中で４
５０℃、３０分間の熱処理を行った場合の熱処理前後の
リセス５の深さ即ち導電性被覆層６の厚さに対するＣｕ
導電層３の抵抗値の変化の関係を示した図である。図５
から明らかなように、リセスの深さ即ち導電性被覆層６
の厚さが１０ｎｍ以下では上記熱処理によって導電層４
抵抗値の変化が２以上となっている。これは導電性被覆
層６が１０ｎｍ以下では、導電層４の酸化防止機能を果
たさず、導電層４が酸化されているためである。従っ
て、リセス５は１０ｎｍ以上の深さで形成する必要があ
る。
【００３３】図６に、工程（ｅ）終了後の構造における
リセス５の深さに対する配線間の容量変化の関係を示
す。即ち、２本の配線が平行に配置されている場合（図
５は配線幅が１．２μｍ、配線間距離が２．４μｍ、配
線部分の厚さが０．５μｍの場合）、リセス５の深さが
深くなるほど埋め込まれた配線部分（第１の導電層およ
び導電性被覆層）の厚さが増加するため、配線間に生じ
る容量が増加し、信号伝達速度の遅延につながる。図６
より、リセス５の深さ、即ち導電性被覆層６の厚さが増
加するのに比例して配線間容量が増加しており、このこ
とは、導電性被覆層６の厚さが増すほど、素子の信号伝
達速度の遅延が大きくなることを意味している。一般
に、配線部における信号伝達速度の遅延は、素子設計上
１０％程度まで許容されるため、図６ではリセス５の深
さは１００ｎｍ程度以下にすることが必要となる。
【００３４】（ｆ）はＳｉＯ2成膜工程であり、プラズ
マＣＶＤにより第２の絶縁層７を形成する工程である。
本工程は高温プロセス（３００〜４００℃）であるた
め、絶縁層２および７中への第１の導電層４の材料Ｃｕ
の熱拡散を防止し、絶縁層２および７の絶縁性低下を防
止することが重要となる。本実施の形態では、第１の導
電層４の周囲はＴｉＮ拡散防止層３および導電性被覆層
６により囲まれているが、該拡散防止層３（厚さ３０ｎ
ｍ）を有する場合と有しない場合について熱処理（４５
０℃、３０分間）後の絶縁層中へのＣｕの拡散を調べた
ところ、拡散防止層３を有する場合は３ｎｍとほとんど
拡散が見られないのに対し、拡散防止層３を有しない場
合は２０ｎｍまで拡散が認められた。従って、特に第１
の導電層材料にＣｕを用いた場合には、熱酸化工程にお
いて拡散防止層３の形成が必要となる。尚、本実施の形
態では、ＴｉＷＮからなる導電性被覆層６も同様の拡散
防止効果を有しているため、第２の絶縁層７中へのＣｕ
の拡散も防止することができる。
【００３５】（ｇ）はレジストマスク（図示せず）を用
いて該第２の絶縁層７のパターニングを行い、ビアホー
ル８を開口する工程である。本実施の形態では、第１の
導電層４上の導電性被覆層６が反射防止機能を備え、第
２絶縁層７のパターニング時の露光光の反射（ハレーシ
ョン）を防止できるためかかる反射光によるオーバー露
光を防止し、正確なパターン精度でビアホール８を形成
することができる。上記導電性被覆層６は、Ｔｉ、Ｔ
ａ、Ｍｏ、Ｃｒ、Ａｌ、Ｗおよびこれらの合金またはそ
の酸化物、窒化物から選択されることが好ましい。
【００３６】（ｈ）は第２の絶縁層７上およびビアホー
ル８に埋め込むようにＴｉＮ層、Ｗ層を順次堆積する工
程である。
【００３７】（ｉ）はＴｉＮ、Ｗ層のエッチバック工程
であり、ＴｉＮ、Ｗ層を上部よりエッチバックすること
により、上記ビアホール８内に拡散防止膜３、導電性接
続部９が埋め込まれた構造を作製する工程である。
【００３８】（ｊ）は、工程（ｉ）でエッチバックした
試料の表面にＣＶＤによりＳｉＯ2からなる第３の絶縁
層１０を形成する工程である。
【００３９】（ｋ）は上記（ａ）〜（ｅ）と同様の工程
を繰り返すことにより、第２の埋め込み配線用溝１３内
に拡散防止膜３、Ｃｕからなる第２の導電層１４を形成
し、２層目の配線構造を形成する工程である。本実施の
形態では、第２の導電層材料にもＣｕを用いたが、かか
る第２の導電層１２は、ＡｌＣｕＳｉ等他の導電層材料
によって形成しても構わない。また、導電性接続部９と
してＷのかわりにＣｕを用いても構わない。尚、更に上
記工程を繰り返すことにより、３段以上の多段埋め込み
構造の作製が可能となる（図７）。
【００４０】実施の形態２．図８は、本発明の他の代表
的な実施の形態であって、Ａｌを導電層に用いた集積回
路の多段埋め込み配線構造の完成図である。また、図９
は、本発明の集積回路の多段埋め込み配線構造の製造工
程をＡｌを導電層に用いた２段の積層構造に適用した例
である。図中、図１、２と同一符号は、同一または相当
箇所を示す。
【００４１】ＡｌはＣｕに比べて拡散係数が小さいた
め、Ａｌを導電層材料に用いた場合は、高温プロセス
（図９（ｆ）、（ｊ））におけるＡｌ導電層のＳｉＯ2
絶縁層２、７、１０中への拡散は問題とならない。従っ
て、図８、９においては導電層材料にＣｕを用いた場合
に比べて、拡散防止層３、拡散防止層形成工程（図２
（ｂ），（ｈ），（ｋ））が除かれており、これ以外の
構造及び製造工程はＣｕを導電層に用いた実施の形態１
（図１、２）と同様である。
【００４２】実施の形態３．導電層材料にはこのほかＡ
ｌＣｕＳｉを用いることも可能である。この場合の配線
構造、製造工程は、原則として図１、２に示す実施の形
態１の場合と同様であるが、Ｃｕの含有量が低くなり、
導電層材料の絶縁層中への拡散量がほとんど問題となら
ない程度にまで小さくなれば、適時拡散防止層３を設け
ない実施の形態２の構造、製造方法（図８、９）を採用
することが可能もある。
【００４３】尚、図２の（ｇ）工程の第１の導電層４に
ＡｌＣｕＳｉを用いた場合も、上記ＣｕまたはＡｌを用
いた場合と同様に、フォトマスクを用いて第２の絶縁層
７のパターニングを行いビアホール８を形成する場合の
露光光のハレーションによるパターニング精度の低下を
防止する必要がある。かかるハレーション防止のために
工程（ｅ）で反射防止層６が形成されるが、工程（ｇ）
において、導電性被覆層６の有無によるビアホール８の
開口寸法の誤差を比較したところ、導電性被覆層６を有
する場合は寸法誤差が７．３％であるのに対し、導電性
被覆層６を有する場合は４．３％となり、上記反射防止
層６により寸法精度の誤差が大幅に改善されていること
がわかる。
【００４４】実施の形態４．図１０は、図２の製造工程
の（ｃ）工程後に第１導電層４の表面をエッチング等に
より粗面化し、その後工程（ｄ），（ｅ）により反射防
止層６を形成した後の断面構造であり、他の製造工程は
図２の場合と同様である。本実施の形態では、第１の導
電層４の表面が粗面化されているために、導電性被覆層
６との密着力が向上し、図２（ｅ）に示すＣＭＰ研磨工
程においても導電性被覆層６の剥離が発生しにくくな
る。
【００４５】実施の形態５．図１１は、図２の製造工程
において、（ｃ）工程後に選択的に拡散防止膜３の上端
をエッチングした後、（ｄ），（ｅ）の工程を行った場
合の工程（ｅ）後の断面構造であり、他の製造工程は図
２の場合と同様である。本実施の形態では、第１の導電
層４の両側の拡散防止層３の上部が凹み、かかる部分に
も導電性被覆層６が埋め込まれているため、導電性被覆
層６との密着力が向上し、（ｅ）工程でのＣＭＰ研磨時
において導電性被覆層６の剥離が発生しにくくなる。
【００４６】実施の形態６．図１２は、図２の製造工程
において、（ｃ）工程でリセス５を形成する時に、エッ
チング溶液を選択して同時に周囲の第１の絶縁層２上面
をエッチングすることにより、拡散防止層３上端部を第
１の絶縁層２の上端よりも高く形成した後に工程（ｄ）
においてＴｉＷＮの成膜を行ったものであり、他の製造
工程は図２の場合と同様である。本実施の形態では、工
程（ｅ）のＣＭＰ工程において、ＴｉＷＮとともに拡散
防止層３の突出部も同時に研磨、除去し、最終的には工
程（ｅ）に示す断面構造が得られる。本実施の形態で
は、側壁拡散防止層３上部の突起部があることにより、
工程（ｅ）でのＴｉＷＮのＣＭＰ中に発生するゴミ等が
かかる突起にせきとめられ、導電性被覆層６上には来に
くいため、かかるごみによる導電性被覆層６表面のスク
ラッチ（ＣＭＰ研磨中の傷）を低減することができる。
【００４７】実施の形態７．図１３は、図２の製造工程
において、工程（ｂ）のＣｕの成膜の途中にＣｕよりエ
ッチングされ易い材料を成膜し、即ち第１の絶縁層２上
にＴｉＮ、Ｃｕ、Ｃｕよりエッチングされ易い材料、Ｃ
ｕの順に成膜した後に、工程（ｃ）〜（ｅ）を行った後
の断面構造であり、他の製造工程は図２の場合と同様で
ある。上記Ｃｕよりエッチングされ易い材料は、工程
（ｃ）のリセス形成時に第１の導電層４であるＣｕより
速くエッチングされるため、上面がＣｕより掘りこまれ
た中間層１６を形成する。従って、工程（ｄ），（ｅ）
において導電性被覆層６を埋め込む場合、上記掘りこま
れた部分にも導電性被覆層６が埋め込まれることによ
り、第１の導電層４と導電性被覆層６との密着性が向上
し、（ｅ）工程のＣＭＰ研磨時においても導電性被覆層
６の剥離を防止することができる。
【００４８】実施の形態８．図１４は、図２の製造工程
において、工程（ｂ）におけるＣｕの成膜時に、第１の
埋め込み配線用溝１２の中央部において簾が残る状態で
Ｃｕを成膜した後に、工程（ｃ）〜（ｅ）を行うことに
より、第１の導電層４の中央部の簾１５中にも導電性被
覆層６材料が埋め込まれるように形成された（ｅ）工程
後の断面構造であり、他の製造工程は図２の場合と同様
である。かかる構造では、第１の導電層４と導電性被覆
層６との密着性が向上し、（ｅ）工程のＣＭＰ研磨時に
おいても導電性被覆層６の剥離を防止することができ
る。
【００４９】
【発明の効果】本発明によれば、第１の導電層上に形成
された導電性被覆層が、下層埋め込み配線と上層埋め込
み配線の間の導電性接続部を埋め込むためのビアホール
形成時の露光光の反射を有効に防止し、高精度で該ビア
ホールおよび該ビアホールに埋め込まれた導電性接続部
を形成することが可能となり、かかる部分での接続抵抗
の増加や断線を防止でき、集積回路の歩留まりの向上を
図ることができる。
【００５０】また、上記埋め込み構造の配線材料として
酸化されやすいＣｕを用いる場合であっても、上記導電
性被覆層が同時に酸化防止機能を有しているため、Ｃｕ
の酸化による配線抵抗の増加が防止でき、高性能な集積
回路の作製が可能となる。
【００５１】更には、上記埋め込み構造の配線材料に拡
散係数の大きいＣｕを用いた場合であっても、上記導電
性被覆層が同時に拡散防止機能を有しているため、絶縁
層中へのＣｕの拡散を有効に防止でき、信頼性の高い集
積回路の作製が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態にかかる集積回路
の多段埋め込み配線構造図である。
【図２】 本発明の第１の実施の形態にかかる集積回路
の多段埋め込み配線の製造工程図である。
【図３】 本発明の第１の実施の形態の製造工程（ｃ）
における、酸性エッチャントのＰＨと表面モホロジーの
関係である。
【図４】 本発明の第１の実施の形態の製造工程（ｃ）
における、アルカリ性エッチャントのＰＨと表面モホロ
ジーの関係である。
【図５】 本発明の第１の実施の形態の製造工程（ｅ）
における、リセス深さと熱処理前後の第１の導電層の抵
抗値の変化の関係である。
【図６】 本発明の第１の実施の形態の製造工程（ｅ）
における、リセスの深さと配線間容量の関係である。
【図７】 本発明の第１の実施の形態を３層以上の積層
構造に適用した場合の多段埋め込み配線構造図である。
【図８】 本発明の第２の実施の形態にかかる集積回路
の多段埋め込み配線構造図である。
【図９】 本発明の第２の実施の形態にかかる集積回路
の多段埋め込み配線の製造工程図である。
【図１０】 本発明の第４の実施の形態の製造工程
（ｅ）後の断面構造図である。
【図１１】 本発明の第５の実施の形態の製造工程
（ｅ）後の断面構造図である。
【図１２】 本発明の第６の実施の形態の製造工程
（ｄ）後の断面構造図である。
【図１３】 本発明の第７の実施の形態の製造工程
（ｅ）後の断面構造図である。
【図１４】 本発明の第８の実施の形態の製造工程
（ｅ）後の断面構造図である。
【符号の説明】
１は半導体基板、２は第１の絶縁層、３は拡散防止層、
４は第１の導電層、５はリセス、６は導電性被覆層、７
は第２の絶縁層、８はビアホール、９は導電性接続部、
１０は第３の絶縁層、１１は第４の絶縁層、１２は第１
の埋め込み配線用溝、１３は第２の埋め込み配線用溝、
１４は第２の導電層、１５は簾、１６は中間層である。
フロントページの続き (72)発明者 長谷川 万希子 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平６−275612（ＪＰ，Ａ) 特開 平７−307338（ＪＰ，Ａ) 特開 平６−120219（ＪＰ，Ａ) 特開 平８−83780（ＪＰ，Ａ) 特開 平７−193034（ＪＰ，Ａ) 特開 平８−222569（ＪＰ，Ａ) 特開 平８−124926（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 H01L 21/3205 - 21/3213 H01L 21/768

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上の第１の絶縁層中に形成さ
    れた第１の埋め込み配線用溝と、 該第１の埋め込み配線用溝に埋め込まれる第１の導電層
    および該導電層と導通し、第２の絶縁層のパターニング
    時の露光光の反射を防止する機能を有する導電性被覆層
    と、 上記第１の絶縁層および導電性被覆層上に形成され、上
    記第１の導電層上にビアホールを有する第２の絶縁層
    と、 該ビアホール内に形成され、上記第１の導電層と接続す
    る導電性接続部と、 上記第２の絶縁層と導電性接続部上に形成され、該導電
    性接続部上に第２の埋め込み配線用溝を有する第３の絶
    縁層と、 該第２の埋め込み配線用溝に埋め込まれ、上記導電性接
    続部と導通する第２の導電層と、 上記第１および第２の埋め込み配線用溝の内壁部に形成
    された拡散防止層とを含み、 上記導電性被覆層が、第１の埋め込み配線用溝の側壁上
    部に侵入するように形成され、上記拡散防止層上端と接
    続して、第１の導電層を包囲していることを特徴とする
    集積回路の多段埋め込み配線構造。
  2. 【請求項２】 上記第１の導電層がＣｕまたはその合金
    であり、上記導電性被覆層がＣｕの拡散防止機能を備え
    ることを特徴とする請求項１に記載の集積回路の多段埋
    め込み配線構造。
  3. 【請求項３】 上記第１の導電層がＡｌまたはその合金
    であることを特徴とする請求項１に記載の集積回路の多
    段埋め込み配線構造。
  4. 【請求項４】 上記導電性被覆層が耐酸化性材料である
    ことを特徴とする請求項１に記載の集積回路の多段埋め
    込み配線構造。
  5. 【請求項５】 上記導電性被覆層がＴｉ、Ｔａ、Ｍｏ、
    Ｃｒ、Ａｌ、Ｗおよびこれらの合金またはその酸化物、
    窒化物から選択されることを特徴とする請求項１に記載
    の集積回路の多段埋め込み配線構造。
  6. 【請求項６】 上記第２の導電層上に更に第２の導電性
    被覆層を有することを特徴とする請求項１に記載の集積
    回路の多段埋め込み配線構造。
  7. 【請求項７】 上記第１および第２の導電層がＣｕから
    なり、上記導電性被覆層がＴｉＷＮからなり、上記導電
    性接続部がＷあるいはＣｕからなることを特徴とする請
    求項１に記載の集積回路の多段埋め込み配線構造。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020640A (en) * 1996-12-19 2000-02-01 Texas Instruments Incorporated Thick plated interconnect and associated auxillary interconnect
US5891802A (en) * 1997-07-23 1999-04-06 Advanced Micro Devices, Inc. Method for fabricating a metallization stack structure to improve electromigration resistance and keep low resistivity of ULSI interconnects
TW400621B (en) * 1998-01-26 2000-08-01 United Microelectronics Corp Metallization structure and the manufacture method thereof
JPH11283985A (ja) * 1998-03-27 1999-10-15 Seiko Epson Corp 半導体装置およびその製造方法
US6372633B1 (en) * 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US6150257A (en) * 1998-08-28 2000-11-21 Micron Technology, Inc. Plasma treatment of an interconnect surface during formation of an interlayer dielectric
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
JP4095731B2 (ja) 1998-11-09 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
JP2000150644A (ja) 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
US6319833B1 (en) * 1998-12-07 2001-11-20 Advanced Micro Devices, Inc. Chemically preventing copper dendrite formation and growth by spraying
JP3708732B2 (ja) 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6157081A (en) * 1999-03-10 2000-12-05 Advanced Micro Devices, Inc. High-reliability damascene interconnect formation for semiconductor fabrication
JP3236576B2 (ja) * 1999-03-24 2001-12-10 キヤノン販売株式会社 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
US6030896A (en) * 1999-04-21 2000-02-29 National Semiconductor Corporation Self-aligned copper interconnect architecture with enhanced copper diffusion barrier
US6261950B1 (en) * 1999-10-18 2001-07-17 Infineon Technologies Ag Self-aligned metal caps for interlevel metal connections
JP2001176967A (ja) * 1999-12-21 2001-06-29 Nec Corp 半導体装置及びその製造方法
JP4064595B2 (ja) * 2000-03-28 2008-03-19 株式会社東芝 半導体装置の製造方法
JP3772059B2 (ja) * 2000-01-25 2006-05-10 株式会社東芝 半導体装置及び半導体装置の製造方法
KR100367734B1 (ko) * 2000-01-27 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 배선형성 방법
US6368953B1 (en) 2000-05-09 2002-04-09 International Business Machines Corporation Encapsulated metal structures for semiconductor devices and MIM capacitors including the same
JP4425432B2 (ja) * 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6909354B2 (en) * 2001-02-08 2005-06-21 Interlink Electronics, Inc. Electronic pressure sensitive transducer apparatus and method for manufacturing same
JP2002252281A (ja) * 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US7183193B2 (en) * 2001-12-28 2007-02-27 Micrel, Inc. Integrated device technology using a buried power buss for major device and circuit advantages
KR100462762B1 (ko) * 2002-06-18 2004-12-20 동부전자 주식회사 반도체 소자의 구리 배선 형성 방법
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
US6975032B2 (en) 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US7050045B2 (en) * 2003-01-07 2006-05-23 Interlink Electronics, Inc. Miniature highly manufacturable mouse pointing device
AU2003220989A1 (en) * 2003-03-28 2004-10-25 Fujitsu Limited Semiconductor device
US8372757B2 (en) 2003-10-20 2013-02-12 Novellus Systems, Inc. Wet etching methods for copper removal and planarization in semiconductor processing
US7972970B2 (en) 2003-10-20 2011-07-05 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US7531463B2 (en) * 2003-10-20 2009-05-12 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US8530359B2 (en) * 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
KR100590205B1 (ko) * 2004-01-12 2006-06-15 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
JP2005244031A (ja) * 2004-02-27 2005-09-08 Nec Electronics Corp 半導体装置およびその製造方法
US7605082B1 (en) 2005-10-13 2009-10-20 Novellus Systems, Inc. Capping before barrier-removal IC fabrication method
JP2006080559A (ja) * 2005-10-31 2006-03-23 Toshiba Corp 半導体装置の製造方法、半導体製造装置及び半導体装置
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
US7573464B2 (en) * 2006-07-20 2009-08-11 Interlink Electronics, Inc. Shape adaptable resistive touchpad
JP2009026989A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置及び半導体装置の製造方法
DE102008030849B4 (de) * 2008-06-30 2013-12-19 Advanced Micro Devices, Inc. Verfahren zur Reduzierung der Leckströme in dielektrischen Materialien mit Metallgebieten und einer Metalldeckschicht in Halbleiterbauelementen
CN102203935A (zh) * 2008-10-27 2011-09-28 Nxp股份有限公司 生物兼容电极
US8597461B2 (en) 2009-09-02 2013-12-03 Novellus Systems, Inc. Reduced isotropic etchant material consumption and waste generation
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US20140248767A1 (en) 2013-03-01 2014-09-04 Micron Technology, Inc. Methods Of Fabricating Integrated Circuitry
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
KR102334181B1 (ko) * 2016-03-25 2021-12-03 쇼와덴코머티리얼즈가부시끼가이샤 유기 인터포저 및 유기 인터포저의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114214B2 (ja) * 1987-08-03 1995-12-06 三菱電機株式会社 半導体装置
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5164699A (en) * 1990-12-17 1992-11-17 Hughes Aircraft Company Via resistors within-multi-layer, 3 dimensional structures substrates
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2756887B2 (ja) * 1992-03-02 1998-05-25 三菱電機株式会社 半導体装置の導電層接続構造およびその製造方法
JP2705476B2 (ja) * 1992-08-07 1998-01-28 ヤマハ株式会社 半導体装置の製造方法
JP2970255B2 (ja) * 1992-10-06 1999-11-02 日本電気株式会社 金属配線の形成方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP2570139B2 (ja) * 1993-10-29 1997-01-08 日本電気株式会社 半導体装置の埋め込み配線の形成方法
US5442235A (en) * 1993-12-23 1995-08-15 Motorola Inc. Semiconductor device having an improved metal interconnect structure

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