JPH053253A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH053253A JPH053253A JP2224391A JP2224391A JPH053253A JP H053253 A JPH053253 A JP H053253A JP 2224391 A JP2224391 A JP 2224391A JP 2224391 A JP2224391 A JP 2224391A JP H053253 A JPH053253 A JP H053253A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】レジストをマスクとしてドライエッチングを行
った後、レジストを完全に除去できるようにする。 【構成】エッチング対象となる、例えばＡｌ等からなる
配線層１３の上にＳｉＮ膜１４を着膜し、この上にレジ
ストパタ−ン１５を形成する。この後、レジストパタ−
ン１５をマスクとしてＳｉＮ膜１４及び配線層１３をエ
ッチングする。次にレジストパタ−ン１５を除去すると
共に、ＳｉＮ膜１４を除去する。これにより、ＳｉＮ膜
１４上に残ったレジスト残渣物は、ＳｉＮ膜１４を除去
するときにＳｉＮ膜１４と共に除去される。 【効果】多層配線を行う場合においても、下地に必要以
上の段差が生じないので、断線或いは短絡が生じる恐れ
がなくなり、製品の歩留り及び信頼性を向上させること
ができる。
った後、レジストを完全に除去できるようにする。 【構成】エッチング対象となる、例えばＡｌ等からなる
配線層１３の上にＳｉＮ膜１４を着膜し、この上にレジ
ストパタ−ン１５を形成する。この後、レジストパタ−
ン１５をマスクとしてＳｉＮ膜１４及び配線層１３をエ
ッチングする。次にレジストパタ−ン１５を除去すると
共に、ＳｉＮ膜１４を除去する。これにより、ＳｉＮ膜
１４上に残ったレジスト残渣物は、ＳｉＮ膜１４を除去
するときにＳｉＮ膜１４と共に除去される。 【効果】多層配線を行う場合においても、下地に必要以
上の段差が生じないので、断線或いは短絡が生じる恐れ
がなくなり、製品の歩留り及び信頼性を向上させること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、レジスト膜を用いてコ
ンタクト孔或いはパタ−ン配線を形成する工程を有する
半導体装置の製造方法の改良に関するものである。
ンタクト孔或いはパタ−ン配線を形成する工程を有する
半導体装置の製造方法の改良に関するものである。
【０００２】
【従来の技術】従来、絶縁膜を介して積層形成された第
１及び第２の配線層を有する半導体装置においては、前
記絶縁膜にコンタクト孔を形成して第１の配線層と第２
の配線層とを接続している。図２の(a) 〜(i) は、コン
タクト孔の形成手順を示したものである。即ち、Ｓｉ基
板１上にＳｉＯ2 膜２を着膜し、さらにこの上に、例え
ばアルミニウム（Ａｌ）からなる第１の配線層３を形成
する(a) 。
１及び第２の配線層を有する半導体装置においては、前
記絶縁膜にコンタクト孔を形成して第１の配線層と第２
の配線層とを接続している。図２の(a) 〜(i) は、コン
タクト孔の形成手順を示したものである。即ち、Ｓｉ基
板１上にＳｉＯ2 膜２を着膜し、さらにこの上に、例え
ばアルミニウム（Ａｌ）からなる第１の配線層３を形成
する(a) 。
【０００３】次に、第１の配線層３の上にレジストパタ
−ン４を形成し(b)、レジストパタ−ン４をマスクとし
て第１の配線層３をドライエッチングした後(c) 、レジ
ストパタ−ン４を除去して、所望の配線パタ−ンを形成
する(d) 。この後、Ｐ−ＳｉＯ2 からなる層間絶縁膜５
を着膜し(e) 、この上にコンタクト孔形成のためのレジ
ストパタ−ン６を形成する(f) 。次いで、このレジスト
パタ−ン６をマスクにして、層間絶縁膜５をドライエッ
チングした後(g) 、レジストパタ−ン６を除去する(h)
。これにより、コンタクト孔７が形成される。
−ン４を形成し(b)、レジストパタ−ン４をマスクとし
て第１の配線層３をドライエッチングした後(c) 、レジ
ストパタ−ン４を除去して、所望の配線パタ−ンを形成
する(d) 。この後、Ｐ−ＳｉＯ2 からなる層間絶縁膜５
を着膜し(e) 、この上にコンタクト孔形成のためのレジ
ストパタ−ン６を形成する(f) 。次いで、このレジスト
パタ−ン６をマスクにして、層間絶縁膜５をドライエッ
チングした後(g) 、レジストパタ−ン６を除去する(h)
。これにより、コンタクト孔７が形成される。
【０００４】この後、層間絶縁膜５の上に例えばアルミ
ニウム（Ａｌ）からなる第２の配線層８を着膜すること
により(i) 、層間絶縁膜５を介して積層形成された第１
及び第２の配線層３，８を有する半導体装置が形成され
る。このとき、第１の配線層３と第２の配線層８はコン
タクト孔７を介して電気的に接続されている。
ニウム（Ａｌ）からなる第２の配線層８を着膜すること
により(i) 、層間絶縁膜５を介して積層形成された第１
及び第２の配線層３，８を有する半導体装置が形成され
る。このとき、第１の配線層３と第２の配線層８はコン
タクト孔７を介して電気的に接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た半導体装置の製造方法では、例えばレジストパタ−ン
４をマスクとして第１の配線層３をドライエッチングし
たとき、及びレジストパタ−ン６をマスクとして層間絶
縁膜５をドライエッチングしたときに、レジスト４，６
がプラズマにさらされ、レジスト４，６の表面が変質し
て、図３に示すように第１の配線層３のエッジ部、コン
タクト孔７のエッジ部にポリマ−状のレジスト残り４
ａ，６ａが生成される。このレジスト残り４ａ，６ａは
通常のアッシングでは除去できず、そのまま残ってしま
う。このため、多層配線を行う場合には、下地に必要以
上の段差が生じて断線或いは短絡が生じ易くなり、製品
の歩留りが低下する、信頼性が低下する等の問題点があ
った。
た半導体装置の製造方法では、例えばレジストパタ−ン
４をマスクとして第１の配線層３をドライエッチングし
たとき、及びレジストパタ−ン６をマスクとして層間絶
縁膜５をドライエッチングしたときに、レジスト４，６
がプラズマにさらされ、レジスト４，６の表面が変質し
て、図３に示すように第１の配線層３のエッジ部、コン
タクト孔７のエッジ部にポリマ−状のレジスト残り４
ａ，６ａが生成される。このレジスト残り４ａ，６ａは
通常のアッシングでは除去できず、そのまま残ってしま
う。このため、多層配線を行う場合には、下地に必要以
上の段差が生じて断線或いは短絡が生じ易くなり、製品
の歩留りが低下する、信頼性が低下する等の問題点があ
った。
【０００６】本発明の目的は上記の問題点に鑑み、レジ
ストをマスクとしてドライエッチングを行った後、レジ
ストを完全に除去できる半導体装置の製造方法を提供す
ることにある。
ストをマスクとしてドライエッチングを行った後、レジ
ストを完全に除去できる半導体装置の製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、請求項１では、絶縁膜を介して積層形成
された第１の配線層と第２の配線層とを接続するために
前記絶縁膜にコンタクト孔を形成するコンタクト孔形成
工程を有する半導体装置の製造方法において、前記コン
タクト形成工程は、第１の配線層上にＳｉＯ2 からなる
第１の絶縁膜を着膜する第１の工程と、前記第１の絶縁
膜上にＳｉＮからなる第２の絶縁膜を着膜する第２の工
程と、前記第２の絶縁膜上の前記コンタクト孔形成位置
以外にレジスト膜を着膜する第３の工程と、前記レジス
ト膜をマスクとして前記第２及び第１の絶縁膜をエッチ
ングする第４の工程と、前記レジスト膜を剥離する第５
の工程と、前記第２の絶縁膜を除去する第６の工程とか
らなる半導体装置の製造方法を提案する。
成するために、請求項１では、絶縁膜を介して積層形成
された第１の配線層と第２の配線層とを接続するために
前記絶縁膜にコンタクト孔を形成するコンタクト孔形成
工程を有する半導体装置の製造方法において、前記コン
タクト形成工程は、第１の配線層上にＳｉＯ2 からなる
第１の絶縁膜を着膜する第１の工程と、前記第１の絶縁
膜上にＳｉＮからなる第２の絶縁膜を着膜する第２の工
程と、前記第２の絶縁膜上の前記コンタクト孔形成位置
以外にレジスト膜を着膜する第３の工程と、前記レジス
ト膜をマスクとして前記第２及び第１の絶縁膜をエッチ
ングする第４の工程と、前記レジスト膜を剥離する第５
の工程と、前記第２の絶縁膜を除去する第６の工程とか
らなる半導体装置の製造方法を提案する。
【０００８】また、請求項２では、配線層を所定のパタ
−ン配線に形成するパタ−ン配線形成工程を有する半導
体装置の製造方法において、前記パタ−ン配線形成工程
は、前記配線層上にＳｉＮ膜を着膜する第１の工程と、
前記ＳｉＮ膜上の前記パタ−ン配線形成位置以外にレジ
スト膜を着膜する第２の工程と、前記レジスト膜をマス
クとして前記ＳｉＮ膜及び前記配線層をエッチングする
第３の工程と、前記レジスト膜を剥離すると共に、前記
ＳｉＮ膜を除去する第４の工程とからなる半導体装置の
製造方法を提案する。
−ン配線に形成するパタ−ン配線形成工程を有する半導
体装置の製造方法において、前記パタ−ン配線形成工程
は、前記配線層上にＳｉＮ膜を着膜する第１の工程と、
前記ＳｉＮ膜上の前記パタ−ン配線形成位置以外にレジ
スト膜を着膜する第２の工程と、前記レジスト膜をマス
クとして前記ＳｉＮ膜及び前記配線層をエッチングする
第３の工程と、前記レジスト膜を剥離すると共に、前記
ＳｉＮ膜を除去する第４の工程とからなる半導体装置の
製造方法を提案する。
【０００９】
【作用】本発明の請求項１によれば、コンタクト孔を形
成する工程においては、第１の工程において第１の配線
層上にＳｉＯ2 からなる第１の絶縁膜が着膜され、第２
の工程において前記第１の絶縁膜上にＳｉＮからなる第
２の絶縁膜が着膜される。この後、第３の工程において
前記第２の絶縁膜上のコンタクト孔形成位置以外にレジ
スト膜が着膜されると共に、第４の工程において前記レ
ジスト膜をマスクとして前記第２及び第１の絶縁膜がエ
ッチングされる。次に、第５の工程において前記レジス
ト膜が剥離されると共に、第６の工程において前記第２
の絶縁膜が除去されてコンタクト孔が形成される。前記
レジスト膜をマスクとして前記第２及び第１の絶縁膜が
エッチングされたとき、従来と同様にレジストの表面が
変質し、この変質した部分はレジストを剥離した後も、
前記第２の絶縁膜に付着しているが、前記第２の絶縁膜
を除去する際に共に除去される。
成する工程においては、第１の工程において第１の配線
層上にＳｉＯ2 からなる第１の絶縁膜が着膜され、第２
の工程において前記第１の絶縁膜上にＳｉＮからなる第
２の絶縁膜が着膜される。この後、第３の工程において
前記第２の絶縁膜上のコンタクト孔形成位置以外にレジ
スト膜が着膜されると共に、第４の工程において前記レ
ジスト膜をマスクとして前記第２及び第１の絶縁膜がエ
ッチングされる。次に、第５の工程において前記レジス
ト膜が剥離されると共に、第６の工程において前記第２
の絶縁膜が除去されてコンタクト孔が形成される。前記
レジスト膜をマスクとして前記第２及び第１の絶縁膜が
エッチングされたとき、従来と同様にレジストの表面が
変質し、この変質した部分はレジストを剥離した後も、
前記第２の絶縁膜に付着しているが、前記第２の絶縁膜
を除去する際に共に除去される。
【００１０】また、請求項２によれば、パタ−ン配線形
成工程においては、第１の工程において配線層上にＳｉ
Ｎ膜が着膜され、第２の工程において前記ＳｉＮ膜上の
パタ−ン配線形成位置以外にレジスト膜が着膜される。
さらに、第３の工程において前記レジスト膜をマスクと
して前記ＳｉＮ膜及び前記配線層がエッチングされ、第
４の工程において前記レジスト膜が剥離されると共に、
前記ＳｉＮ膜が除去される。従って、前記第３の工程に
おいて、前記レジスト膜をマスクとして前記ＳｉＮ膜及
び前記配線層がエッチングされたとき、従来と同様にレ
ジストの表面が変質し、この変質した部分はレジストを
剥離した後も、前記ＳｉＮ膜に付着しているが、前記Ｓ
ｉＮ膜を除去する際に共に除去される。
成工程においては、第１の工程において配線層上にＳｉ
Ｎ膜が着膜され、第２の工程において前記ＳｉＮ膜上の
パタ−ン配線形成位置以外にレジスト膜が着膜される。
さらに、第３の工程において前記レジスト膜をマスクと
して前記ＳｉＮ膜及び前記配線層がエッチングされ、第
４の工程において前記レジスト膜が剥離されると共に、
前記ＳｉＮ膜が除去される。従って、前記第３の工程に
おいて、前記レジスト膜をマスクとして前記ＳｉＮ膜及
び前記配線層がエッチングされたとき、従来と同様にレ
ジストの表面が変質し、この変質した部分はレジストを
剥離した後も、前記ＳｉＮ膜に付着しているが、前記Ｓ
ｉＮ膜を除去する際に共に除去される。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて詳述す
る。
る。
【００１２】図１は本発明の第１の実施例の半導体装置
の製造工程における半導体装置の要部を断面構造で示し
たものである。
の製造工程における半導体装置の要部を断面構造で示し
たものである。
【００１３】例えば、ＭＯＳ型トランジスタ等が形成さ
れたＳｉ基板１１上にＳｉＯ2 膜１２を着膜し、さらに
この上に、膜厚1.0 μｍのＡｌ−Ｓｉ（１％）膜からな
る第１の配線層１３をスパッタ法により形成する(a) 。
れたＳｉ基板１１上にＳｉＯ2 膜１２を着膜し、さらに
この上に、膜厚1.0 μｍのＡｌ−Ｓｉ（１％）膜からな
る第１の配線層１３をスパッタ法により形成する(a) 。
【００１４】次に、第１の配線層１３の上にプラズマＣ
ＶＤ法を用いて膜厚0.4 μｍのＳｉＮ膜１４を着膜する
と共に、ＳｉＮ膜１４の上に厚さ1.5 μｍのレジストパ
タ−ン１５を形成する(b) 。この後、レジストパタ−ン
１５をマスクとしてＳｉＮ膜１４をＲＩＥ（Reactive I
on Etching) 法によってエッチングする。このときの条
件は、例えばＣＦ4 ／Ｈ2 ＝20/12 ，1.3 Ｐａ，３５０
Ｗである。続けて第１の配線層１３をＲＩＥ法によって
エッチングする(c) 。
ＶＤ法を用いて膜厚0.4 μｍのＳｉＮ膜１４を着膜する
と共に、ＳｉＮ膜１４の上に厚さ1.5 μｍのレジストパ
タ−ン１５を形成する(b) 。この後、レジストパタ−ン
１５をマスクとしてＳｉＮ膜１４をＲＩＥ（Reactive I
on Etching) 法によってエッチングする。このときの条
件は、例えばＣＦ4 ／Ｈ2 ＝20/12 ，1.3 Ｐａ，３５０
Ｗである。続けて第１の配線層１３をＲＩＥ法によって
エッチングする(c) 。
【００１５】次いで、ダウンストリ−ム型のアッシング
装置によってレジストパタ−ン１５を除去する(d) 。こ
のときのアッシング装置の条件は、例えば（Ｏ2 ：5000
SCCM 1.6Torr,900W)である。ここで、従来と同様にレ
ジスト１５の表面が変質してＳｉＮ膜１４のエッジ部に
レジスト残り１６が付着し、アッシングによっても除去
できないで残存する。
装置によってレジストパタ−ン１５を除去する(d) 。こ
のときのアッシング装置の条件は、例えば（Ｏ2 ：5000
SCCM 1.6Torr,900W)である。ここで、従来と同様にレ
ジスト１５の表面が変質してＳｉＮ膜１４のエッジ部に
レジスト残り１６が付着し、アッシングによっても除去
できないで残存する。
【００１６】この後、ＳｉＮ膜１４をＣＤＥ（Chemical
Dry Etching) 法を用いて除去し、水洗を行う(e) 。こ
れにより残存していたレジスト残り１６はＳｉＮ膜１４
と共に除去される。このときのＣＤＥ法における条件
は、例えばＣＦ4 / Ｏ2 / Ｎ2＝340/90/100 SCCM,圧力
0.30 Torr,Power 430 Wである。また、ＳｉＮ膜１４の
除去にＣＤＥ法を用いると、第１の配線層１３及び下地
のＳｉＯ2 膜１２に対して十分な選択比が得られるの
で、第１の配線層１３及びＳｉＯ2 膜１２にダメ−ジを
与えない、即ち第１の配線層１３及びＳｉＯ2 膜１２は
エッチングされない。 次に、第１の配線層１３が形成
されたＳｉ基板１１上にプラズマＣＶＤ法を用いて膜厚
10000 オングストロ−ムのＳｉＯ2 膜からなる層間絶縁
膜１７を着膜する(f) 。さらにこの上にプラズマＣＶＤ
法を用いて膜厚2000オングストロ−ムのＳｉＮ膜１８を
着膜すると共に、コンタクト孔形成位置以外の部分にレ
ジストパタ−ン１９を形成する(g) 。この後、レジスト
パタ−ン１９をマスクとしてＲＩＥ法を用いてＳｉＮ膜
１８及び層間絶縁膜１７をエッチングする(h) 。エッチ
ングが終了した後、レジストパタ−ン１９を除去する
(i) 。ここで、従来と同様にレジスト１９の表面が変質
してＳｉＮ膜１８のエッジ部にレジスト残り１９ａが付
着し、アッシングによっても除去できないで残存する
が、さらにＣＤＥ法を用いてＳｉＮ膜１８を除去して、
水洗を行うことにより、レジスト残り１９ａ等の残渣物
を除去することができる(j) 。これにより、レジスト残
り１９ａ等の残渣物が付着していないコンタクト孔２０
を形成することができる。
Dry Etching) 法を用いて除去し、水洗を行う(e) 。こ
れにより残存していたレジスト残り１６はＳｉＮ膜１４
と共に除去される。このときのＣＤＥ法における条件
は、例えばＣＦ4 / Ｏ2 / Ｎ2＝340/90/100 SCCM,圧力
0.30 Torr,Power 430 Wである。また、ＳｉＮ膜１４の
除去にＣＤＥ法を用いると、第１の配線層１３及び下地
のＳｉＯ2 膜１２に対して十分な選択比が得られるの
で、第１の配線層１３及びＳｉＯ2 膜１２にダメ−ジを
与えない、即ち第１の配線層１３及びＳｉＯ2 膜１２は
エッチングされない。 次に、第１の配線層１３が形成
されたＳｉ基板１１上にプラズマＣＶＤ法を用いて膜厚
10000 オングストロ−ムのＳｉＯ2 膜からなる層間絶縁
膜１７を着膜する(f) 。さらにこの上にプラズマＣＶＤ
法を用いて膜厚2000オングストロ−ムのＳｉＮ膜１８を
着膜すると共に、コンタクト孔形成位置以外の部分にレ
ジストパタ−ン１９を形成する(g) 。この後、レジスト
パタ−ン１９をマスクとしてＲＩＥ法を用いてＳｉＮ膜
１８及び層間絶縁膜１７をエッチングする(h) 。エッチ
ングが終了した後、レジストパタ−ン１９を除去する
(i) 。ここで、従来と同様にレジスト１９の表面が変質
してＳｉＮ膜１８のエッジ部にレジスト残り１９ａが付
着し、アッシングによっても除去できないで残存する
が、さらにＣＤＥ法を用いてＳｉＮ膜１８を除去して、
水洗を行うことにより、レジスト残り１９ａ等の残渣物
を除去することができる(j) 。これにより、レジスト残
り１９ａ等の残渣物が付着していないコンタクト孔２０
を形成することができる。
【００１７】この後、例えば膜厚1.0 μｍのＡｌ−Ｓｉ
（１％）膜からなる第２の配線層２１をスパッタ法によ
り形成する(k) 。これにより、第１の配線層１３と第２
の配線層２１とはコンタクト孔２０を介して電気的に接
続される。
（１％）膜からなる第２の配線層２１をスパッタ法によ
り形成する(k) 。これにより、第１の配線層１３と第２
の配線層２１とはコンタクト孔２０を介して電気的に接
続される。
【００１８】従って、多層配線を行う場合においても、
従来のように下地に必要以上の段差が生じないので、断
線或いは短絡が生じる恐れがなくなり、製品の歩留り及
び信頼性を向上させることができる。
従来のように下地に必要以上の段差が生じないので、断
線或いは短絡が生じる恐れがなくなり、製品の歩留り及
び信頼性を向上させることができる。
【００１９】次に、本発明の第２の実施例を説明する。
【００２０】図４は本発明の第２の実施例の半導体装置
の製造工程における半導体装置の要部を断面構造で示し
たものである。図において、前述した第１の実施例と同
一構成部分は同一符号をもって表す。
の製造工程における半導体装置の要部を断面構造で示し
たものである。図において、前述した第１の実施例と同
一構成部分は同一符号をもって表す。
【００２１】例えば、ＭＯＳ型トランジスタ等が形成さ
れたＳｉ基板１１上にＳｉＯ2 膜１２を着膜し、さらに
この上に、膜厚1.0 μｍのＡｌ−Ｓｉ（１％）膜からな
る第１の配線層１３をスパッタ法により形成する(a) 。
れたＳｉ基板１１上にＳｉＯ2 膜１２を着膜し、さらに
この上に、膜厚1.0 μｍのＡｌ−Ｓｉ（１％）膜からな
る第１の配線層１３をスパッタ法により形成する(a) 。
【００２２】次に、第１の配線層１３の上にプラズマＣ
ＶＤ法を用いて膜厚0.4 μｍのＳｉＮ膜１４を着膜する
と共に、ＳｉＮ膜１４の上に厚さ1.5 μｍのレジストパ
タ−ン１５を形成する(b) 。この後、レジストパタ−ン
１５をマスクとしてＳｉＮ膜１４をＲＩＥ（Reactive I
on Etching) 法によってエッチングする。このときの条
件は、例えばＣＦ4 ／Ｈ2 ＝20/12 ，1.3 Ｐａ，３５０
Ｗである。続けて第１の配線層１３をＲＩＥ法によって
エッチングする(c) 。
ＶＤ法を用いて膜厚0.4 μｍのＳｉＮ膜１４を着膜する
と共に、ＳｉＮ膜１４の上に厚さ1.5 μｍのレジストパ
タ−ン１５を形成する(b) 。この後、レジストパタ−ン
１５をマスクとしてＳｉＮ膜１４をＲＩＥ（Reactive I
on Etching) 法によってエッチングする。このときの条
件は、例えばＣＦ4 ／Ｈ2 ＝20/12 ，1.3 Ｐａ，３５０
Ｗである。続けて第１の配線層１３をＲＩＥ法によって
エッチングする(c) 。
【００２３】次いで、ダウンストリ−ム型のアッシング
装置によってレジストパタ−ン１５を除去する(d) 。こ
のときのアッシング装置の条件は、例えば（Ｏ2 ：5000
SCCM1.6Torr,900W ) である。ここで、従来と同様にレ
ジスト１５の表面が変質してＳｉＮ膜１４のエッジ部に
レジスト残り１６が付着し、アッシングによっても除去
できないで残存するが、さらにＳｉＮ膜１４をＣＤＥ法
を用いて除去し、水洗を行うことにより、残存していた
レジスト残り１６はＳｉＮ膜１４と共に除去される(e)
。このときのＣＤＥ法における条件は、例えばＣＦ4 /
Ｏ2/ Ｎ2 ＝340/90/100 SCCM,圧力 0.30 Torr,Power 4
30 Wである。また、ＳｉＮ膜１４の除去にＣＤＥ法を用
いると、第１の配線層１３及び下地のＳｉＯ2 膜１２に
対して十分な選択比が得られるので、第１の配線層１３
及びＳｉＯ2膜１２はエッチングされず、第１の配線層
１３及びＳｉＯ2 膜１２にダメ−ジを与えることがな
い。 次に、第１の配線層１３が形成されたＳｉ基板１
１上にプラズマＣＶＤ法を用いて膜厚7000オングストロ
−ムのＳｉＯ2 膜からなる層間絶縁膜１７を着膜する
(f) 。さらにこの上にプラズマＣＶＤ法を用いて膜厚30
00オングストロ−ムのＳｉＮ膜１８を着膜すると共に、
コンタクト孔形成位置以外の部分にレジストパタ−ン１
９を形成する(g) 。この後、レジストパタ−ン１９をマ
スクとしてＣＤＥ法を用いてＳｉＮ膜１８を等方性エッ
チングする(h) 。このときのＣＤＥ法における条件は、
例えばＣＦ4 / Ｏ2 / Ｎ2 ＝340/90/100 SCCM,圧力 0.3
0 Torr,Power 430 Wである。ＣＤＥ法によりＳｉＮ膜１
８を等方性エッチングすることにより、ＳｉＮ膜１８は
レジストパタ−ン１９よりも内側まで削られ、ワイング
ラス形状の、いわゆるラウンドエッチと同様になる。
装置によってレジストパタ−ン１５を除去する(d) 。こ
のときのアッシング装置の条件は、例えば（Ｏ2 ：5000
SCCM1.6Torr,900W ) である。ここで、従来と同様にレ
ジスト１５の表面が変質してＳｉＮ膜１４のエッジ部に
レジスト残り１６が付着し、アッシングによっても除去
できないで残存するが、さらにＳｉＮ膜１４をＣＤＥ法
を用いて除去し、水洗を行うことにより、残存していた
レジスト残り１６はＳｉＮ膜１４と共に除去される(e)
。このときのＣＤＥ法における条件は、例えばＣＦ4 /
Ｏ2/ Ｎ2 ＝340/90/100 SCCM,圧力 0.30 Torr,Power 4
30 Wである。また、ＳｉＮ膜１４の除去にＣＤＥ法を用
いると、第１の配線層１３及び下地のＳｉＯ2 膜１２に
対して十分な選択比が得られるので、第１の配線層１３
及びＳｉＯ2膜１２はエッチングされず、第１の配線層
１３及びＳｉＯ2 膜１２にダメ−ジを与えることがな
い。 次に、第１の配線層１３が形成されたＳｉ基板１
１上にプラズマＣＶＤ法を用いて膜厚7000オングストロ
−ムのＳｉＯ2 膜からなる層間絶縁膜１７を着膜する
(f) 。さらにこの上にプラズマＣＶＤ法を用いて膜厚30
00オングストロ−ムのＳｉＮ膜１８を着膜すると共に、
コンタクト孔形成位置以外の部分にレジストパタ−ン１
９を形成する(g) 。この後、レジストパタ−ン１９をマ
スクとしてＣＤＥ法を用いてＳｉＮ膜１８を等方性エッ
チングする(h) 。このときのＣＤＥ法における条件は、
例えばＣＦ4 / Ｏ2 / Ｎ2 ＝340/90/100 SCCM,圧力 0.3
0 Torr,Power 430 Wである。ＣＤＥ法によりＳｉＮ膜１
８を等方性エッチングすることにより、ＳｉＮ膜１８は
レジストパタ−ン１９よりも内側まで削られ、ワイング
ラス形状の、いわゆるラウンドエッチと同様になる。
【００２４】次に、レジストパタ−ン１９をマスクに
し、ＲＩＥ法を用いて層間絶縁膜１７を異方性エッチン
グして、コンタクト孔２０を形成する(i) 。このとき、
レジストパタ−ン１９の側壁部分が変質するがＳｉＮ膜
１８はレジストパタ−ン１９の側壁部分よりも内側まで
削られているので、レジストの変質部分がＳｉＮ膜１８
に付着することはない。
し、ＲＩＥ法を用いて層間絶縁膜１７を異方性エッチン
グして、コンタクト孔２０を形成する(i) 。このとき、
レジストパタ−ン１９の側壁部分が変質するがＳｉＮ膜
１８はレジストパタ−ン１９の側壁部分よりも内側まで
削られているので、レジストの変質部分がＳｉＮ膜１８
に付着することはない。
【００２５】この後、レジストパタ−ン１９を除去する
と共に、コンタクト孔２０の周辺部の残渣物を水洗によ
って除去した後(j) 、例えば膜厚1.0 μｍのＡｌ−Ｓｉ
（１％）膜からなる第２の配線層２１をスパッタ法によ
り形成する(k) 。これにより、第１の配線層１３と第２
の配線層２１とはコンタクト孔２０を介して電気的に接
続される。
と共に、コンタクト孔２０の周辺部の残渣物を水洗によ
って除去した後(j) 、例えば膜厚1.0 μｍのＡｌ−Ｓｉ
（１％）膜からなる第２の配線層２１をスパッタ法によ
り形成する(k) 。これにより、第１の配線層１３と第２
の配線層２１とはコンタクト孔２０を介して電気的に接
続される。
【００２６】従って、多層配線を行う場合においても、
従来のように下地に必要以上の段差が生じないので断線
或いは短絡が生じる恐れがなくなり、製品の歩留り及び
信頼性を向上させることができる。さらに、コンタクト
孔２０の形状がワイングラス形状の、いわゆるラウンド
エッチと同様になり、次の配線層のステップガバレ−ジ
の改善になる。
従来のように下地に必要以上の段差が生じないので断線
或いは短絡が生じる恐れがなくなり、製品の歩留り及び
信頼性を向上させることができる。さらに、コンタクト
孔２０の形状がワイングラス形状の、いわゆるラウンド
エッチと同様になり、次の配線層のステップガバレ−ジ
の改善になる。
【００２７】前述した第２の実施例の製造方法において
は、ＳｉＮ膜１８を除去せず、そのまま層間絶縁膜とし
て使用することができるので、第１の配線層１３とPoly
-Si或いは拡散層との間のコンタクト孔を形成する際に
も有効である。
は、ＳｉＮ膜１８を除去せず、そのまま層間絶縁膜とし
て使用することができるので、第１の配線層１３とPoly
-Si或いは拡散層との間のコンタクト孔を形成する際に
も有効である。
【００２８】
【発明の効果】以上説明したように、本発明の請求項１
によれば、従来のようにコンタクト孔のエッジ部にポリ
マ−状のレジストが残ることがないので、多層配線を行
う場合には、下地に必要以上の段差が生じることがな
く、断線或いは短絡が生じる恐れがなくなり、製品の歩
留り及び信頼性を向上させることができる。
によれば、従来のようにコンタクト孔のエッジ部にポリ
マ−状のレジストが残ることがないので、多層配線を行
う場合には、下地に必要以上の段差が生じることがな
く、断線或いは短絡が生じる恐れがなくなり、製品の歩
留り及び信頼性を向上させることができる。
【００２９】また、請求項２によれば、従来のように配
線層の上にポリマ−状のレジストが残ることがないの
で、多層配線を行う場合には、下地に必要以上の段差が
生じることがなく、断線或いは短絡が生じる恐れがなく
なり、製品の歩留り及び信頼性を向上させることができ
るという非常に優れた効果を奏するのもである。
線層の上にポリマ−状のレジストが残ることがないの
で、多層配線を行う場合には、下地に必要以上の段差が
生じることがなく、断線或いは短絡が生じる恐れがなく
なり、製品の歩留り及び信頼性を向上させることができ
るという非常に優れた効果を奏するのもである。
【図１】 本発明の第１の実施例における製造工程を表
す断面構造図
す断面構造図
【図２】 従来の製造工程を表す断面構造図
【図３】 従来例における問題点の要部を示す図
【図４】 本発明の第２の実施例における製造工程を表
す断面構造図
す断面構造図
１１…Ｓｉ基板、１２…ＳｉＯ2 膜、１３…第１の配線
層、１４…ＳｉＮ膜、１５…レジストパタ−ン、１６…
レジスト残り、１７…層間絶縁膜、１８…ＳｉＮ膜、１
９…レジストパタ−ン、２０…コンタクト孔、２１…第
２の配線層。
層、１４…ＳｉＮ膜、１５…レジストパタ−ン、１６…
レジスト残り、１７…層間絶縁膜、１８…ＳｉＮ膜、１
９…レジストパタ−ン、２０…コンタクト孔、２１…第
２の配線層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 21/3205
Claims (2)
- 【請求項１】 絶縁膜を介して積層形成された第１の配
線層と第２の配線層とを接続するために前記絶縁膜にコ
ンタクト孔を形成するコンタクト孔形成工程を有する半
導体装置の製造方法において、前記コンタクト形成工程
は、第１の配線層上にＳｉＯ2 からなる第１の絶縁膜を
着膜する第１の工程と、前記第１の絶縁膜上にＳｉＮか
らなる第２の絶縁膜を着膜する第２の工程と、前記第２
の絶縁膜上の前記コンタクト孔形成位置以外にレジスト
膜を着膜する第３の工程と、前記レジスト膜をマスクと
して前記第２及び第１の絶縁膜をエッチングする第４の
工程と、前記レジスト膜を剥離する第５の工程と、前記
第２の絶縁膜を除去する第６の工程とからなる、ことを
特徴とする半導体装置の製造方法。 - 【請求項２】 配線層を所定のパタ−ン配線に形成する
パタ−ン配線形成工程を有する半導体装置の製造方法に
おいて、前記パタ−ン配線形成工程は、前記配線層上に
ＳｉＮ膜を着膜する第１の工程と、前記ＳｉＮ膜上の前
記パタ−ン配線形成位置以外にレジスト膜を着膜する第
２の工程と、前記レジスト膜をマスクとして前記ＳｉＮ
膜及び前記配線層をエッチングする第３の工程と、前記
レジスト膜を剥離すると共に、前記ＳｉＮ膜を除去する
第４の工程とからなる、ことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224391A JPH053253A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224391A JPH053253A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053253A true JPH053253A (ja) | 1993-01-08 |
Family
ID=12077357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224391A Pending JPH053253A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888573A (en) * | 1995-05-22 | 1999-03-30 | Rheon Automatic Machinery Co., Ltd. | Method for continuously and uniformly supplying dough |
| US6117472A (en) * | 1997-11-25 | 2000-09-12 | Rheon Automatic Machinery Co., Inc. | Process for preparing dough pieces |
| US6126431A (en) * | 1996-05-22 | 2000-10-03 | Rheon Automatic Machinery, Co., Inc. | Apparatus for continuously and quantitatively supplying bread dough |
-
1991
- 1991-02-15 JP JP2224391A patent/JPH053253A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888573A (en) * | 1995-05-22 | 1999-03-30 | Rheon Automatic Machinery Co., Ltd. | Method for continuously and uniformly supplying dough |
| US6155814A (en) * | 1995-05-22 | 2000-12-05 | Rheon Automatic Machinery Co. Inc. | Apparatus for continuously and uniformly supplying dough |
| US6126431A (en) * | 1996-05-22 | 2000-10-03 | Rheon Automatic Machinery, Co., Inc. | Apparatus for continuously and quantitatively supplying bread dough |
| US6268004B1 (en) | 1996-05-22 | 2001-07-31 | Rheon Automatic Machinery Co., Ltd. | Method for continuously and quantitatively supplying bread dough |
| US6117472A (en) * | 1997-11-25 | 2000-09-12 | Rheon Automatic Machinery Co., Inc. | Process for preparing dough pieces |
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