JP2001351974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001351974A JP2001351974A JP2000172080A JP2000172080A JP2001351974A JP 2001351974 A JP2001351974 A JP 2001351974A JP 2000172080 A JP2000172080 A JP 2000172080A JP 2000172080 A JP2000172080 A JP 2000172080A JP 2001351974 A JP2001351974 A JP 2001351974A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- gas
- chf
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 層間絶縁膜に接続孔を形成する際に接続孔内
に剥離残りが発生するのを抑制できる半導体装置の製造
方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１のＡｌ配線１上にＴｉＮ膜３を形成する工程と、Ｔ
ｉＮ膜３上に、ＮＳＧ（ＳｉＯ2）膜５、無機ＳＯＧ膜
７及びＮＳＧ（ＳｉＯ2）膜９からなる層間絶縁膜１０
を形成する工程と、層間絶縁膜１０上にレジスト膜を形
成する工程と、ウエハ温度を１５℃以上とした状態で、
前記レジスト膜をマスクとして前記層間絶縁膜１０を、
Ｎ2ガスを添加したＣＦ4／ＣＨＦ3／Ａｒのプロセスガ
スを用いてドライエッチングすることにより、該層間絶
縁膜１０にビアホール１０ａを形成する工程と、前記ビ
アホール１０ａ内にＷプラグ１５を埋め込む工程と、Ｗ
プラグ１５上に第２のＡｌ配線１７を形成する工程と、
を具備するものである。
に剥離残りが発生するのを抑制できる半導体装置の製造
方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１のＡｌ配線１上にＴｉＮ膜３を形成する工程と、Ｔ
ｉＮ膜３上に、ＮＳＧ（ＳｉＯ2）膜５、無機ＳＯＧ膜
７及びＮＳＧ（ＳｉＯ2）膜９からなる層間絶縁膜１０
を形成する工程と、層間絶縁膜１０上にレジスト膜を形
成する工程と、ウエハ温度を１５℃以上とした状態で、
前記レジスト膜をマスクとして前記層間絶縁膜１０を、
Ｎ2ガスを添加したＣＦ4／ＣＨＦ3／Ａｒのプロセスガ
スを用いてドライエッチングすることにより、該層間絶
縁膜１０にビアホール１０ａを形成する工程と、前記ビ
アホール１０ａ内にＷプラグ１５を埋め込む工程と、Ｗ
プラグ１５上に第２のＡｌ配線１７を形成する工程と、
を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。特には、層間絶縁膜に接続孔を形成する
際に接続孔内に剥離残りが発生するのを抑制できる半導
体装置の製造方法に関する。
方法に関する。特には、層間絶縁膜に接続孔を形成する
際に接続孔内に剥離残りが発生するのを抑制できる半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法の一例につ
いて図１〜図３を参照しつつ説明する。なお、図１〜図
３は、従来の半導体装置の製造方法ではないが、説明の
便宜上、参照する。
いて図１〜図３を参照しつつ説明する。なお、図１〜図
３は、従来の半導体装置の製造方法ではないが、説明の
便宜上、参照する。
【０００３】まず、第１のＡｌ配線１上にスパッタ法に
よりＴｉＮ膜３を堆積する。この後、このＴｉＮ膜３上
にＮＳＧ（ＳｉＯ2）膜５を形成し、このＮＳＧ膜５上
に無機ＳＯＧ（ＳｉＯ2）膜７を形成し、この無機ＳＯ
Ｇ膜７上にＮＳＧ（ＳｉＯ2）膜９を形成する。このよ
うにしてＮＳＧ膜５、無機ＳＯＧ膜７及びＮＳＧ膜９か
らなる層間絶縁膜１０が形成される。
よりＴｉＮ膜３を堆積する。この後、このＴｉＮ膜３上
にＮＳＧ（ＳｉＯ2）膜５を形成し、このＮＳＧ膜５上
に無機ＳＯＧ（ＳｉＯ2）膜７を形成し、この無機ＳＯ
Ｇ膜７上にＮＳＧ（ＳｉＯ2）膜９を形成する。このよ
うにしてＮＳＧ膜５、無機ＳＯＧ膜７及びＮＳＧ膜９か
らなる層間絶縁膜１０が形成される。
【０００４】次に、層間絶縁膜１０上にｉ線レジスト１
１を塗布し、このレジストを露光、現像する。これによ
り、レジスト１１には開口部１１ａが形成される。この
後、このレジスト１１をマスクとして層間絶縁膜１０を
反応性イオンエッチング（ＲＩＥ）装置によりドライエ
ッチングする。これにより、層間絶縁膜１０には、深い
穴からなるビアホール１０ａが形成される。この際、Ｒ
ＩＥ装置で用いられるエッチングガスは、ＣＦ4／ＣＨ
Ｆ3又はＣＦ4／ＣＨＦ3／Ａｒのプロセスガスである。
また、エッチング時のウエハ温度は−１０℃〜０℃程度
とされている。
１を塗布し、このレジストを露光、現像する。これによ
り、レジスト１１には開口部１１ａが形成される。この
後、このレジスト１１をマスクとして層間絶縁膜１０を
反応性イオンエッチング（ＲＩＥ）装置によりドライエ
ッチングする。これにより、層間絶縁膜１０には、深い
穴からなるビアホール１０ａが形成される。この際、Ｒ
ＩＥ装置で用いられるエッチングガスは、ＣＦ4／ＣＨ
Ｆ3又はＣＦ4／ＣＨＦ3／Ａｒのプロセスガスである。
また、エッチング時のウエハ温度は−１０℃〜０℃程度
とされている。
【０００５】次に、上記レジスト１１をＯ2プラズマア
ッシング（ハーフアッシング）し、その後、レジスト剥
離液によりレジストを剥離する。このようにしてレジス
ト１１が剥離される。
ッシング（ハーフアッシング）し、その後、レジスト剥
離液によりレジストを剥離する。このようにしてレジス
ト１１が剥離される。
【０００６】この後、ビアホール１０ａ内及び層間絶縁
膜１０上に、下層がＴｉ膜で上層がＴｉＮ膜からなるメ
タル層１３をスパッタ法により堆積する。次に、このメ
タル層１３上にスパッタ法によりＷ膜を堆積し、このＷ
膜をエッチバックすることにより、ビアホール１０ａ内
にはＷプラグ１５が埋め込まれる。
膜１０上に、下層がＴｉ膜で上層がＴｉＮ膜からなるメ
タル層１３をスパッタ法により堆積する。次に、このメ
タル層１３上にスパッタ法によりＷ膜を堆積し、このＷ
膜をエッチバックすることにより、ビアホール１０ａ内
にはＷプラグ１５が埋め込まれる。
【０００７】次に、Ｗプラグ１５及びメタル層１３の上
にスパッタ法によりＡｌ膜を堆積する。この後、このＡ
ｌ膜上にレジスト膜を設け、このレジスト膜をマスクと
してエッチングすることにより、Ｗプラグ１５及びメタ
ル層１３の上に第２のＡｌ配線１７が形成される。この
第２のＡｌ配線１７はＷプラグ１５を介して第１のＡｌ
配線１に電気的に接続される。
にスパッタ法によりＡｌ膜を堆積する。この後、このＡ
ｌ膜上にレジスト膜を設け、このレジスト膜をマスクと
してエッチングすることにより、Ｗプラグ１５及びメタ
ル層１３の上に第２のＡｌ配線１７が形成される。この
第２のＡｌ配線１７はＷプラグ１５を介して第１のＡｌ
配線１に電気的に接続される。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、ＮＳＧ膜、ＳＯＧ膜及びＮ
ＳＧ膜からなる層間絶縁膜１０を、ＣＦ4／ＣＨＦ3／Ａ
ｒのプロセスガスを用いてドライエッチングすることに
より、層間絶縁膜１０にビアホール１０ａを形成する。
この際、下地膜であるＴｉＮ膜３がエッチングストッパ
ーとして作用するが、このエッチングによりＴｉＮ膜３
の表面も一部反応して削れてしまい、その反応生成物が
ビアホール内に再付着して残存することがある。そし
て、次にレジストを剥離する工程を施しても、ビアホー
ル内に残存する反応生成物を剥離することができず、結
局、ビアホール内に前記反応生成物が残ることとなる。
これにより、ビアホール底の寸法が所望値より小さくな
り、ホール抵抗が高くなるという不良が発生したり、ホ
ール抵抗の面内バラツキが大きくなったり、温度サイク
ルがかかるとホール抵抗値が変化する等によって、半導
体装置の信頼性が低下するという問題が発生する。
半導体装置の製造方法では、ＮＳＧ膜、ＳＯＧ膜及びＮ
ＳＧ膜からなる層間絶縁膜１０を、ＣＦ4／ＣＨＦ3／Ａ
ｒのプロセスガスを用いてドライエッチングすることに
より、層間絶縁膜１０にビアホール１０ａを形成する。
この際、下地膜であるＴｉＮ膜３がエッチングストッパ
ーとして作用するが、このエッチングによりＴｉＮ膜３
の表面も一部反応して削れてしまい、その反応生成物が
ビアホール内に再付着して残存することがある。そし
て、次にレジストを剥離する工程を施しても、ビアホー
ル内に残存する反応生成物を剥離することができず、結
局、ビアホール内に前記反応生成物が残ることとなる。
これにより、ビアホール底の寸法が所望値より小さくな
り、ホール抵抗が高くなるという不良が発生したり、ホ
ール抵抗の面内バラツキが大きくなったり、温度サイク
ルがかかるとホール抵抗値が変化する等によって、半導
体装置の信頼性が低下するという問題が発生する。
【０００９】上記の問題を解決する方法としては、レジ
ストを剥離した後にビアホール内に剥離残り（反応生成
物）が生じないように、レジスト剥離工程を次のように
変更することも考えられる。つまり、レジストをＯ2プ
ラズマアッシング（フルアッシング）し、その後、液組
成を変更して剥離性を向上させた専用の剥離液を用いて
前記剥離残りを除去する方法である。
ストを剥離した後にビアホール内に剥離残り（反応生成
物）が生じないように、レジスト剥離工程を次のように
変更することも考えられる。つまり、レジストをＯ2プ
ラズマアッシング（フルアッシング）し、その後、液組
成を変更して剥離性を向上させた専用の剥離液を用いて
前記剥離残りを除去する方法である。
【００１０】しかし、この方法では、剥離残りの問題は
解決できるが、剥離液の剥離性が強いため、層間絶縁膜
中の比較的剥離され易いＳＯＧ膜７も溶解してしまい、
ＳＯＧ膜の部分だけビアホール径が広がる。このビアホ
ール内にＷプラグを埋め込むと、ＳＯＧ膜中の広がった
ホール内にＷが入り込むことにより、配線ショートを起
こすことがある。即ち、専用の剥離液の剥離性能の向上
による剥離残りの除去と、ＳＯＧ膜の溶解とがトレード
オフの関係にある。一方、層間絶縁膜にＳＯＧ膜を用い
なければ剥離性の強い剥離液を用いても上記の配線ショ
ートの問題が起こることもないわけであるが、層間絶縁
膜を平坦化するためにはＳＯＧ膜を用いる必要がある。
解決できるが、剥離液の剥離性が強いため、層間絶縁膜
中の比較的剥離され易いＳＯＧ膜７も溶解してしまい、
ＳＯＧ膜の部分だけビアホール径が広がる。このビアホ
ール内にＷプラグを埋め込むと、ＳＯＧ膜中の広がった
ホール内にＷが入り込むことにより、配線ショートを起
こすことがある。即ち、専用の剥離液の剥離性能の向上
による剥離残りの除去と、ＳＯＧ膜の溶解とがトレード
オフの関係にある。一方、層間絶縁膜にＳＯＧ膜を用い
なければ剥離性の強い剥離液を用いても上記の配線ショ
ートの問題が起こることもないわけであるが、層間絶縁
膜を平坦化するためにはＳＯＧ膜を用いる必要がある。
【００１１】また、層間絶縁膜の平坦化にＳＯＧ膜を用
いると、第１のＡｌ配線１の下地段差構造の違いで、Ｓ
ＯＧ膜の溜まり量が顕著に変化し、そのため層間絶縁膜
の厚さは、約２倍程度の差になる。層間絶縁膜の厚さの
異なるビアホールを１度のドライエッチングで形成する
場合、層間絶縁膜の膜厚が薄いビアホール底は、ドライ
エッチングの過剰なオーバーエッチングで下地膜である
ＴｉＮ膜３が削れてしまい、その結果、ビアホール底で
第１のＡｌ配線１が露出することがある。すると、第１
のＡｌ配線が電池効果によりＡｌ腐食（サイドエッチ）
を起こすという問題が生じる。
いると、第１のＡｌ配線１の下地段差構造の違いで、Ｓ
ＯＧ膜の溜まり量が顕著に変化し、そのため層間絶縁膜
の厚さは、約２倍程度の差になる。層間絶縁膜の厚さの
異なるビアホールを１度のドライエッチングで形成する
場合、層間絶縁膜の膜厚が薄いビアホール底は、ドライ
エッチングの過剰なオーバーエッチングで下地膜である
ＴｉＮ膜３が削れてしまい、その結果、ビアホール底で
第１のＡｌ配線１が露出することがある。すると、第１
のＡｌ配線が電池効果によりＡｌ腐食（サイドエッチ）
を起こすという問題が生じる。
【００１２】また、前述したように層間絶縁膜のエッチ
ング時にはウエハ温度を−１０℃〜０℃程度としてお
り、エッチング時のウエハ温度を１５℃未満とすると、
ビアホール内に剥離残りが生じてしまう。
ング時にはウエハ温度を−１０℃〜０℃程度としてお
り、エッチング時のウエハ温度を１５℃未満とすると、
ビアホール内に剥離残りが生じてしまう。
【００１３】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、層間絶縁膜に接続孔を形
成する際に接続孔内に剥離残りが発生するのを抑制でき
る半導体装置の製造方法を提供することにある。
れたものであり、その目的は、層間絶縁膜に接続孔を形
成する際に接続孔内に剥離残りが発生するのを抑制でき
る半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、下地膜上に
層間絶縁膜を形成する工程と、前記層間絶縁膜上にレジ
スト膜を形成する工程と、前記層間絶縁膜の温度を１５
℃以上とした状態で、前記レジスト膜をマスクとして前
記層間絶縁膜を、Ｎ2ガスを添加したプロセスガスを用
いてドライエッチングすることにより、該層間絶縁膜に
接続孔を形成する工程と、を具備することを特徴とす
る。
め、本発明に係る半導体装置の製造方法は、下地膜上に
層間絶縁膜を形成する工程と、前記層間絶縁膜上にレジ
スト膜を形成する工程と、前記層間絶縁膜の温度を１５
℃以上とした状態で、前記レジスト膜をマスクとして前
記層間絶縁膜を、Ｎ2ガスを添加したプロセスガスを用
いてドライエッチングすることにより、該層間絶縁膜に
接続孔を形成する工程と、を具備することを特徴とす
る。
【００１５】上記半導体装置の製造方法によれば、エッ
チング時の層間絶縁膜の温度を１５℃以上としているた
め、接続孔内に剥離残りが生じるのを抑制することがで
きる。また、層間絶縁膜に、ドライエッチングにより接
続孔を形成する際、エッチングガスとしてＮ2ガスを添
加したプロセスガスを用いる。このようにＮ2ガスを添
加するため、下地膜とのエッチング選択比を向上させる
ことができ、下地膜がエッチングされることを抑制で
き、その結果、その反応生成物がビアホール内に再付着
して残存することを抑制でき、ビアホール内の剥離残り
の発生を抑制できる。
チング時の層間絶縁膜の温度を１５℃以上としているた
め、接続孔内に剥離残りが生じるのを抑制することがで
きる。また、層間絶縁膜に、ドライエッチングにより接
続孔を形成する際、エッチングガスとしてＮ2ガスを添
加したプロセスガスを用いる。このようにＮ2ガスを添
加するため、下地膜とのエッチング選択比を向上させる
ことができ、下地膜がエッチングされることを抑制で
き、その結果、その反応生成物がビアホール内に再付着
して残存することを抑制でき、ビアホール内の剥離残り
の発生を抑制できる。
【００１６】また、本発明に係る半導体装置の製造方法
は、第１の配線上に下地膜を形成する工程と、前記下地
膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上
にレジスト膜を形成する工程と、前記層間絶縁膜の温度
を１５℃以上とした状態で、前記レジスト膜をマスクと
して前記層間絶縁膜を、Ｎ2ガスを添加したプロセスガ
スを用いてドライエッチングすることにより、該層間絶
縁膜に接続孔を形成する工程と、前記接続孔内に金属プ
ラグを埋め込む工程と、前記金属プラグ上に第２の配線
を形成する工程と、を具備することを特徴とする。
は、第１の配線上に下地膜を形成する工程と、前記下地
膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上
にレジスト膜を形成する工程と、前記層間絶縁膜の温度
を１５℃以上とした状態で、前記レジスト膜をマスクと
して前記層間絶縁膜を、Ｎ2ガスを添加したプロセスガ
スを用いてドライエッチングすることにより、該層間絶
縁膜に接続孔を形成する工程と、前記接続孔内に金属プ
ラグを埋め込む工程と、前記金属プラグ上に第２の配線
を形成する工程と、を具備することを特徴とする。
【００１７】また、本発明に係る半導体装置の製造方法
においては、前記ドライエッチングする際のＮ2ガスの
ガス流量が、５〜５０sccmであることが好ましい。
においては、前記ドライエッチングする際のＮ2ガスの
ガス流量が、５〜５０sccmであることが好ましい。
【００１８】また、本発明に係る半導体装置の製造方法
において、前記プロセスガスは、ＣＦ4／ＣＨＦ3、ＣＦ
4／ＣＨＦ3／Ｈｅ、ＣＦ4／ＣＨＦ3／Ａｒ、ＣＨＦ3／
Ｈｅ／Ｏ2、Ｃ4Ｆ8／Ｏ2／Ａｒ、Ｃ2Ｆ6／ＣＨＦ3、Ｃ2
Ｆ6／ＣＨＦ3／Ｈｅ、及び、Ｃ2Ｆ6／ＣＨＦ3／Ａｒの
うちのいずれかであることが好ましい。
において、前記プロセスガスは、ＣＦ4／ＣＨＦ3、ＣＦ
4／ＣＨＦ3／Ｈｅ、ＣＦ4／ＣＨＦ3／Ａｒ、ＣＨＦ3／
Ｈｅ／Ｏ2、Ｃ4Ｆ8／Ｏ2／Ａｒ、Ｃ2Ｆ6／ＣＨＦ3、Ｃ2
Ｆ6／ＣＨＦ3／Ｈｅ、及び、Ｃ2Ｆ6／ＣＨＦ3／Ａｒの
うちのいずれかであることが好ましい。
【００１９】また、本発明に係る半導体装置の製造方法
において、前記層間絶縁膜は、少なくともＳＯＧ膜を有
することが好ましい。
において、前記層間絶縁膜は、少なくともＳＯＧ膜を有
することが好ましい。
【００２０】また、本発明に係る半導体装置の製造方法
において、前記下地膜は、ＴｉＮ膜、Ｗ膜、ＴｉＷ膜、
Ｔｉシリサイド膜、Ｃｏシリサイド膜、Ｔｉ膜とＴｉＮ
膜の２膜構造、及び、Ｔｉ膜とＴｉＷ膜の２膜構造のう
ちのいずれかであることが好ましい。
において、前記下地膜は、ＴｉＮ膜、Ｗ膜、ＴｉＷ膜、
Ｔｉシリサイド膜、Ｃｏシリサイド膜、Ｔｉ膜とＴｉＮ
膜の２膜構造、及び、Ｔｉ膜とＴｉＷ膜の２膜構造のう
ちのいずれかであることが好ましい。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図３は、本発明の実
施の形態による半導体装置の製造方法を示す断面図であ
る。
施の形態について説明する。図１〜図３は、本発明の実
施の形態による半導体装置の製造方法を示す断面図であ
る。
【００２２】まず、図１に示すように、厚さ０．４５μ
ｍ程度の第１のＡｌ（Ａｌ−Ｃｕ合金）配線１上にスパ
ッタ法により厚さ０．０８μｍ程度のＴｉＮからなる反
射防止膜３を形成する。
ｍ程度の第１のＡｌ（Ａｌ−Ｃｕ合金）配線１上にスパ
ッタ法により厚さ０．０８μｍ程度のＴｉＮからなる反
射防止膜３を形成する。
【００２３】この後、この反射防止膜３上にＮＳＧ（Ｓ
ｉＯ2）膜５を形成し、このＮＳＧ膜５上に無機ＳＯＧ
（ＳｉＯ2）膜７を形成し、この無機ＳＯＧ膜７上にＮ
ＳＧ（ＳｉＯ2）膜９を形成する。このようにしてＮＳ
Ｇ膜５、無機ＳＯＧ膜７及びＮＳＧ膜９からなる層間絶
縁膜１０が形成され、この層間絶縁膜１０の厚さは１μ
ｍ程度である。
ｉＯ2）膜５を形成し、このＮＳＧ膜５上に無機ＳＯＧ
（ＳｉＯ2）膜７を形成し、この無機ＳＯＧ膜７上にＮ
ＳＧ（ＳｉＯ2）膜９を形成する。このようにしてＮＳ
Ｇ膜５、無機ＳＯＧ膜７及びＮＳＧ膜９からなる層間絶
縁膜１０が形成され、この層間絶縁膜１０の厚さは１μ
ｍ程度である。
【００２４】次に、層間絶縁膜１０上にｉ線レジスト１
１を厚さ１μｍ程度塗布し、このレジスト１１を露光、
現像する。これにより、レジスト１１には０．６μｍφ
の開口部１１ａが形成される。
１を厚さ１μｍ程度塗布し、このレジスト１１を露光、
現像する。これにより、レジスト１１には０．６μｍφ
の開口部１１ａが形成される。
【００２５】この後、図２に示すように、このレジスト
１１をマスクとして層間絶縁膜１０を反応性イオンエッ
チング（ＲＩＥ）装置（図示せず）によりドライエッチ
ングする。これにより、層間絶縁膜１０には、深い穴か
らなるビアホール１０ａが形成される。この際、エッチ
ング時のウエハ温度（層間絶縁膜の温度）は１５℃以上
とし、ＲＩＥ装置で用いられるエッチングガスは、ＣＦ
4／ＣＨＦ3／ＡｒのプロセスガスにＮ2ガスを添加した
ものとする。ガス流量は、プロセスガス５０〜２５０sc
cm程度、Ｎ2ガス５〜５０sccm程度が好ましい。但し、
Ｎ2ガスは、微量でも添加すれば効果があると考えられ
る。次に、上記レジスト１１をＯ2プラズマアッシング
等により剥離する。
１１をマスクとして層間絶縁膜１０を反応性イオンエッ
チング（ＲＩＥ）装置（図示せず）によりドライエッチ
ングする。これにより、層間絶縁膜１０には、深い穴か
らなるビアホール１０ａが形成される。この際、エッチ
ング時のウエハ温度（層間絶縁膜の温度）は１５℃以上
とし、ＲＩＥ装置で用いられるエッチングガスは、ＣＦ
4／ＣＨＦ3／ＡｒのプロセスガスにＮ2ガスを添加した
ものとする。ガス流量は、プロセスガス５０〜２５０sc
cm程度、Ｎ2ガス５〜５０sccm程度が好ましい。但し、
Ｎ2ガスは、微量でも添加すれば効果があると考えられ
る。次に、上記レジスト１１をＯ2プラズマアッシング
等により剥離する。
【００２６】この後、図３に示すように、ビアホール１
０ａ内及び層間絶縁膜１０上に、下層がＴｉ膜で上層が
ＴｉＮ膜からなるメタル層１３をスパッタ法により堆積
する。次に、このメタル層１３上にスパッタ法によりＷ
膜を堆積し、このＷ膜をエッチバックすることにより、
ビアホール９内にはＷプラグ１５が埋め込まれる。
０ａ内及び層間絶縁膜１０上に、下層がＴｉ膜で上層が
ＴｉＮ膜からなるメタル層１３をスパッタ法により堆積
する。次に、このメタル層１３上にスパッタ法によりＷ
膜を堆積し、このＷ膜をエッチバックすることにより、
ビアホール９内にはＷプラグ１５が埋め込まれる。
【００２７】次に、Ｗプラグ１５及びメタル層１３の上
にスパッタ法によりＡｌ膜を堆積する。この後、このＡ
ｌ膜上にレジスト膜（図示せず）を設け、このレジスト
膜をマスクとしてエッチングすることにより、Ｗプラグ
１５及びメタル層１３の上に第２のＡｌ配線１７が形成
される。この第２のＡｌ配線１７はＷプラグ１５を介し
て第１のＡｌ配線１に電気的に接続される。
にスパッタ法によりＡｌ膜を堆積する。この後、このＡ
ｌ膜上にレジスト膜（図示せず）を設け、このレジスト
膜をマスクとしてエッチングすることにより、Ｗプラグ
１５及びメタル層１３の上に第２のＡｌ配線１７が形成
される。この第２のＡｌ配線１７はＷプラグ１５を介し
て第１のＡｌ配線１に電気的に接続される。
【００２８】上記実施の形態によれば、層間絶縁膜をエ
ッチングする際のウエハ温度を１５℃以上としているた
め、ビアホール内に剥離残りが生じるのを抑制すること
ができる。エッチング時のウエハ温度を１５℃未満とし
た場合と１５℃以上とした場合の実験を行った。その結
果、１５℃未満のウエハ温度でエッチングをするとビア
ホール内に剥離残りが発生したが、１５℃以上のウエハ
温度でエッチングをするとビアホール内に剥離残りが発
生しないことを確認した。
ッチングする際のウエハ温度を１５℃以上としているた
め、ビアホール内に剥離残りが生じるのを抑制すること
ができる。エッチング時のウエハ温度を１５℃未満とし
た場合と１５℃以上とした場合の実験を行った。その結
果、１５℃未満のウエハ温度でエッチングをするとビア
ホール内に剥離残りが発生したが、１５℃以上のウエハ
温度でエッチングをするとビアホール内に剥離残りが発
生しないことを確認した。
【００２９】また、ＮＳＧ膜５、ＳＯＧ膜７及びＮＳＧ
膜９からなる層間絶縁膜１０に、ドライエッチングによ
りビアホール１０ａを形成する際、エッチングガスとし
てＣＦ4／ＣＨＦ3／ＡｒのプロセスガスにＮ2ガスを添
加したものを用いる。このようにＮ2ガスを添加するた
め、ＴｉＮ膜３とのエッチング選択比を向上させること
ができる。つまり、従来の半導体装置の製造方法のよう
にＴｉＮ膜３がエッチングされることを抑制でき、その
結果、その反応生成物がビアホール内に再付着して残存
することを抑制でき、ビアホール内の剥離残りを抑制で
きる。従って、ビアホール１０ａ底を所望の寸法に形成
することができ、それにより、ホール抵抗値を低く安定
させることができ、ホール抵抗の面内バラツキが大きく
なることや温度サイクルによるホール抵抗値の変化など
を防止できる。よって、半導体装置の信頼性低下を防止
でき、歩留まりを向上できる。
膜９からなる層間絶縁膜１０に、ドライエッチングによ
りビアホール１０ａを形成する際、エッチングガスとし
てＣＦ4／ＣＨＦ3／ＡｒのプロセスガスにＮ2ガスを添
加したものを用いる。このようにＮ2ガスを添加するた
め、ＴｉＮ膜３とのエッチング選択比を向上させること
ができる。つまり、従来の半導体装置の製造方法のよう
にＴｉＮ膜３がエッチングされることを抑制でき、その
結果、その反応生成物がビアホール内に再付着して残存
することを抑制でき、ビアホール内の剥離残りを抑制で
きる。従って、ビアホール１０ａ底を所望の寸法に形成
することができ、それにより、ホール抵抗値を低く安定
させることができ、ホール抵抗の面内バラツキが大きく
なることや温度サイクルによるホール抵抗値の変化など
を防止できる。よって、半導体装置の信頼性低下を防止
でき、歩留まりを向上できる。
【００３０】また、上述したようにＴｉＮ膜３とのエッ
チング選択比を向上させることができるため、ＴｉＮ膜
３の膜厚を薄くでき、微細化が可能となり、ＴｉＮ膜３
を形成する処理時間を短縮でき、スループットが向上す
るのでコストダウンが可能となる。また、ＴｉＮ膜３が
削れることを抑制できるのでパーティクルが低減し、そ
れにより歩留まりを向上できる。
チング選択比を向上させることができるため、ＴｉＮ膜
３の膜厚を薄くでき、微細化が可能となり、ＴｉＮ膜３
を形成する処理時間を短縮でき、スループットが向上す
るのでコストダウンが可能となる。また、ＴｉＮ膜３が
削れることを抑制できるのでパーティクルが低減し、そ
れにより歩留まりを向上できる。
【００３１】また、上述したようにビアホール内の剥離
残りを抑制できるので、専用の剥離液を用いた剥離残り
除去工程を行う必要がない。
残りを抑制できるので、専用の剥離液を用いた剥離残り
除去工程を行う必要がない。
【００３２】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、層間絶縁膜１０にビアホール１０
ａを形成する際、エッチングガスとしてＣＦ4／ＣＨＦ3
／ＡｒのプロセスガスにＮ2ガスを添加したものを用い
ているが、Ｎ2ガスを添加したものであれば他のエッチ
ングガスを用いることも可能であり、例えば、ＣＦ4／
ＣＨＦ3／Ｈｅのプロセスガス、ＣＦ4／ＣＨＦ3／Ａｒ
のプロセスガス及びＣＨＦ3／Ｈｅ／Ｏ2のプロセスガ
ス、Ｃ2Ｆ6／ＣＨＦ3のプロセスガス、Ｃ2Ｆ6／ＣＨＦ3
／Ｈｅのプロセスガス、及び、Ｃ2Ｆ6／ＣＨＦ3／Ａｒ
のプロセスガスのうちのいずれかを用いることも可能で
ある。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、層間絶縁膜１０にビアホール１０
ａを形成する際、エッチングガスとしてＣＦ4／ＣＨＦ3
／ＡｒのプロセスガスにＮ2ガスを添加したものを用い
ているが、Ｎ2ガスを添加したものであれば他のエッチ
ングガスを用いることも可能であり、例えば、ＣＦ4／
ＣＨＦ3／Ｈｅのプロセスガス、ＣＦ4／ＣＨＦ3／Ａｒ
のプロセスガス及びＣＨＦ3／Ｈｅ／Ｏ2のプロセスガ
ス、Ｃ2Ｆ6／ＣＨＦ3のプロセスガス、Ｃ2Ｆ6／ＣＨＦ3
／Ｈｅのプロセスガス、及び、Ｃ2Ｆ6／ＣＨＦ3／Ａｒ
のプロセスガスのうちのいずれかを用いることも可能で
ある。
【００３３】また、本実施の形態では、層間絶縁膜１０
をドライエッチングする際にＲＩＥ装置を用いている
が、Ｎ2ガスを添加したプロセスガスを用いれば他のエ
ッチング装置を使用することも可能であり、例えば、Ｅ
ＣＲ（電子サイクロトロン共鳴）エッチング装置を用い
ることも可能である。このＥＣＲエッチング装置を用い
る場合は、Ｃ4Ｆ8／Ｏ2／ＡｒのプロセスガスにＮ2ガス
を添加したエッチングガスを用いることが好ましい。
をドライエッチングする際にＲＩＥ装置を用いている
が、Ｎ2ガスを添加したプロセスガスを用いれば他のエ
ッチング装置を使用することも可能であり、例えば、Ｅ
ＣＲ（電子サイクロトロン共鳴）エッチング装置を用い
ることも可能である。このＥＣＲエッチング装置を用い
る場合は、Ｃ4Ｆ8／Ｏ2／ＡｒのプロセスガスにＮ2ガス
を添加したエッチングガスを用いることが好ましい。
【００３４】また、本実施の形態では、第１のＡｌ配線
１上に下地膜としてＴｉＮ膜３を形成しているが、これ
に限られず、例えば、第１のＡｌ配線１上にＴｉ膜を形
成し、Ｔｉ膜上にＴｉＮ膜を形成することも可能であ
り、第１のＡｌ配線１上にＴｉＮ膜を形成し、ＴｉＮ膜
上にＴｉ膜を形成することも可能であり、第１のＡｌ配
線１上にＴｉ膜を形成し、Ｔｉ膜上にＴｉＷ膜を形成す
ることも可能であり、第１のＡｌ配線１上にＷ膜を形成
することも可能であり、第１のＡｌ配線１上にＴｉＷ膜
を形成することも可能であり、第１のＡｌ配線１上にＴ
ｉシリサイド膜を形成することも可能であり、第１のＡ
ｌ配線１上にＣｏシリサイド膜を形成することも可能で
ありる。
１上に下地膜としてＴｉＮ膜３を形成しているが、これ
に限られず、例えば、第１のＡｌ配線１上にＴｉ膜を形
成し、Ｔｉ膜上にＴｉＮ膜を形成することも可能であ
り、第１のＡｌ配線１上にＴｉＮ膜を形成し、ＴｉＮ膜
上にＴｉ膜を形成することも可能であり、第１のＡｌ配
線１上にＴｉ膜を形成し、Ｔｉ膜上にＴｉＷ膜を形成す
ることも可能であり、第１のＡｌ配線１上にＷ膜を形成
することも可能であり、第１のＡｌ配線１上にＴｉＷ膜
を形成することも可能であり、第１のＡｌ配線１上にＴ
ｉシリサイド膜を形成することも可能であり、第１のＡ
ｌ配線１上にＣｏシリサイド膜を形成することも可能で
ありる。
【００３５】また、本実施の形態では、ＮＳＧ膜５、無
機ＳＯＧ膜７及びＮＳＧ膜９からなる層間絶縁膜１０を
用いているが、ＳｉＯ2膜、ＢＰＳＧ(Boron-doped Phos
phor-Silicate Glass)膜及びＳｉＯ2膜からなる層間絶
縁膜を用いることも可能である。
機ＳＯＧ膜７及びＮＳＧ膜９からなる層間絶縁膜１０を
用いているが、ＳｉＯ2膜、ＢＰＳＧ(Boron-doped Phos
phor-Silicate Glass)膜及びＳｉＯ2膜からなる層間絶
縁膜を用いることも可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、エ
ッチング時の層間絶縁膜の温度を１５℃以上とし、層間
絶縁膜に、ドライエッチングにより接続孔を形成する
際、エッチングガスとしてＮ2ガスを添加したプロセス
ガスを用いている。したがって、層間絶縁膜に接続孔を
形成する際に接続孔内に剥離残りが発生するのを抑制で
きる半導体装置の製造方法を提供することができる。
ッチング時の層間絶縁膜の温度を１５℃以上とし、層間
絶縁膜に、ドライエッチングにより接続孔を形成する
際、エッチングガスとしてＮ2ガスを添加したプロセス
ガスを用いている。したがって、層間絶縁膜に接続孔を
形成する際に接続孔内に剥離残りが発生するのを抑制で
きる半導体装置の製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
１ 第１のＡｌ（Ａｌ−Ｃｕ合金）配線 ３ ＴｉＮ膜（反射防止膜） ５ ＮＳＧ（ＳｉＯ2）膜 ７ 無機ＳＯＧ膜 ９ ＮＳＧ（ＳｉＯ2）膜 １０ａ ビアホール １０ 層間絶縁膜 １１ ｉ線レジスト １１ａ 開口部 １３ メタル層 １５ Ｗプラグ １７ 第２のＡｌ配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA09 DA00 DA01 DA02 DA16 DA22 DA23 DA25 DA26 DB00 DB03 DB06 EB01 EB03 5F033 HH08 JJ18 JJ19 JJ33 KK08 KK09 KK18 KK19 KK23 KK26 KK27 KK33 NN06 NN07 PP15 QQ03 QQ08 QQ09 QQ13 QQ15 QQ25 QQ31 QQ37 RR04 RR09 RR15 TT02 WW03 XX07 XX09 XX21
Claims (6)
- 【請求項１】 下地膜上に層間絶縁膜を形成する工程
と、 前記層間絶縁膜上にレジスト膜を形成する工程と、 前記層間絶縁膜の温度を１５℃以上とした状態で、前記
レジスト膜をマスクとして前記層間絶縁膜を、Ｎ2ガス
を添加したプロセスガスを用いてドライエッチングする
ことにより、該層間絶縁膜に接続孔を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 第１の配線上に下地膜を形成する工程
と、 前記下地膜上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上にレジスト膜を形成する工程と、 前記層間絶縁膜の温度を１５℃以上とした状態で、前記
レジスト膜をマスクとして前記層間絶縁膜を、Ｎ2ガス
を添加したプロセスガスを用いてドライエッチングする
ことにより、該層間絶縁膜に接続孔を形成する工程と、 前記接続孔内に金属プラグを埋め込む工程と、 前記金属プラグ上に第２の配線を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ドライエッチングする際のＮ2ガス
のガス流量が、５〜５０sccmであることを特徴とする請
求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記プロセスガスは、ＣＦ4／ＣＨＦ3、
ＣＦ4／ＣＨＦ3／Ｈｅ、ＣＦ4／ＣＨＦ3／Ａｒ、ＣＨＦ
3／Ｈｅ／Ｏ2、Ｃ4Ｆ8／Ｏ2／Ａｒ、Ｃ2Ｆ6／ＣＨＦ3、
Ｃ2Ｆ6／ＣＨＦ3／Ｈｅ、及び、Ｃ2Ｆ6／ＣＨＦ3／Ａｒ
のうちのいずれかであることを特徴とする請求項１〜３
のうちいずれか１項記載の半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜は、少なくともＳＯＧ膜
を有することを特徴とする請求項１〜４のうちいずれか
１項記載の半導体装置の製造方法。 - 【請求項６】 前記下地膜は、ＴｉＮ膜、Ｗ膜、ＴｉＷ
膜、Ｔｉシリサイド膜、Ｃｏシリサイド膜、Ｔｉ膜とＴ
ｉＮ膜の２膜構造、及び、Ｔｉ膜とＴｉＷ膜の２膜構造
のうちのいずれかであることを特徴とする請求項１〜５
のうちいずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172080A JP2001351974A (ja) | 2000-06-08 | 2000-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172080A JP2001351974A (ja) | 2000-06-08 | 2000-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351974A true JP2001351974A (ja) | 2001-12-21 |
Family
ID=18674537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000172080A Withdrawn JP2001351974A (ja) | 2000-06-08 | 2000-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001351974A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196663A (ja) * | 2005-01-13 | 2006-07-27 | Tokyo Electron Ltd | エッチング方法，プログラム，コンピュータ読み取り可能な記録媒体及びプラズマ処理装置 |
| JP2006261269A (ja) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | 接続孔形成法 |
| US7655570B2 (en) | 2005-01-13 | 2010-02-02 | Tokyo Electron Limited | Etching method, program, computer readable storage medium and plasma processing apparatus |
-
2000
- 2000-06-08 JP JP2000172080A patent/JP2001351974A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196663A (ja) * | 2005-01-13 | 2006-07-27 | Tokyo Electron Ltd | エッチング方法，プログラム，コンピュータ読み取り可能な記録媒体及びプラズマ処理装置 |
| US7655570B2 (en) | 2005-01-13 | 2010-02-02 | Tokyo Electron Limited | Etching method, program, computer readable storage medium and plasma processing apparatus |
| JP2006261269A (ja) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | 接続孔形成法 |
| JP4543976B2 (ja) * | 2005-03-16 | 2010-09-15 | ヤマハ株式会社 | 接続孔形成法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| US20040219796A1 (en) | Plasma etching process | |
| KR100548515B1 (ko) | 반도체 소자의 금속 배선의 형성 방법 | |
| JPH07335748A (ja) | 半導体素子の製造方法 | |
| JPH1197414A (ja) | 酸化シリコン系絶縁膜のプラズマエッチング方法 | |
| JP3282314B2 (ja) | アルミニウム系金属パターンの形成方法 | |
| US20060134921A1 (en) | Plasma etching process | |
| JP2861785B2 (ja) | 半導体装置の配線の形成方法 | |
| JP2001351974A (ja) | 半導体装置の製造方法 | |
| JP2000357734A (ja) | 半導体装置の製造方法 | |
| JP4646346B2 (ja) | 電子デバイスの製造方法 | |
| JP2003124312A (ja) | 半導体装置およびその製造方法 | |
| JP2004172456A (ja) | 半導体装置の製造方法 | |
| US7148150B2 (en) | Method of forming metal line layer in semiconductor device | |
| JP2004363371A (ja) | 電子デバイスの製造方法 | |
| JP2842405B2 (ja) | 半導体装置の製造方法 | |
| JPH07297281A (ja) | 接続孔の製造方法 | |
| JP5596403B2 (ja) | 半導体装置の製造方法 | |
| JP2002043421A (ja) | 半導体装置の製造方法 | |
| US20050285268A1 (en) | Alternative interconnect structure for semiconductor devices | |
| JP2003197737A (ja) | 半導体装置の製造方法 | |
| JPH08288255A (ja) | 半導体装置の製造方法 | |
| JP2504587B2 (ja) | 半導体集積回路の製造方法 | |
| JP2003264228A (ja) | 半導体装置の製造方法 | |
| US7071101B1 (en) | Sacrificial TiN arc layer for increased pad etch throughput |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040113 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070920 |