JP2006261269A - 接続孔形成法 - Google Patents

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Abstract

【課題】塗布絶縁膜を含む層間絶縁膜において、良好な層間接続が得られる接続孔を形成する。
【解決手段】半導体基板10の一主面を覆う絶縁膜12の上にTiN等の反射防止膜14cを有する配線層14を形成した後、配線層14を覆って絶縁膜16a〜16cを含む層間絶縁膜を形成する。絶縁膜16a,16cは、プラズマCVD法等により形成したシリコン酸化膜からなり、絶縁膜16bは、無機又は有機SOG等の塗布絶縁膜からなる。レジスト層18をマスクとするドライエッチング処理により配線層14の一部に対応する接続孔20を層間絶縁膜に形成する際に、サイドエッチが進行しやすい絶縁膜16bまではNを含まないデポジション性の強い条件でエッチングを行い、その後はNを含むデポジション性の弱いい条件で絶縁膜16aのエッチングを行なう。
【選択図】図3

Description

この発明は、LSI等の半導体装置を製造する際に用いるに好適な接続孔形成法に関し、特に選択的ドライエッチング処理により層間絶縁膜に接続孔を形成する方法の改良に関するものである。
従来、選択的ドライエッチング処理により層間絶縁膜に接続孔を形成する方法としては、エッチングガスとしてフルオロカーボン系ガスを用いるものが知られている(例えば、特許文献1参照)。
特開2001−77086号公報
本願の発明者の研究によれば、上記のような従来の接続孔形成法を用いて塗布絶縁膜を有する層間絶縁膜に接続孔を形成する際にはいくつかの問題点があることが判明した。図5,6及び図7,8は、発明者の研究に係る接続孔形成法の一例及び他の例をそれぞれ示すものである。
図5の工程では、シリコン基板1の一主面を覆うシリコン酸化膜等の絶縁膜2の上に下方配線層3を形成する。配線層3としては、下から順にTiN等のバリアメタル層3a、Al合金等の配線金属層3b及びTiN又はTiON等の反射防止膜3cを重ねた積層を形成する。
次に、絶縁膜2の上には、配線層3を覆って層間絶縁膜4を形成する。層間絶縁膜4としては、下から順にシリコン酸化膜4a、塗布絶縁膜4b及びシリコン酸化膜4cを重ねた積層膜を形成する。シリコン酸化膜4a,4cは、いずれもプラズマCVD(ケミカル・ベーパー・デポジション)法により形成する。塗布絶縁膜4bとしては、HSQ(ハイドロキシ・シルセスキオキサン)樹脂を回転塗布して平坦状に塗布膜を形成した後、塗布膜に熱処理を施すことによりシリコン酸化膜を形成する。
層間絶縁膜4の上には、配線層3の一部に対応した孔5aを有するレジスト層5をホトリソグラフィ処理により形成する。そして、レジスト層5をマスクとするドライエッチング処理により配線層3の一部に対応する接続孔6を層間絶縁膜4に形成する。このときのドライエッチング処理では、エッチングガスとしてCF/CHFの混合ガスを用い、この混合ガスにはN(窒素)を添加しない。
図6の工程では、周知のアッシング処理等によりレジスト層5を除去する。そして、層間絶縁膜4の上には、接続孔6の内面を覆うようにTiN等の密着層8をスパッタ法により形成する。基板上面にW(タングステン)層を堆積した後、このW層をエッチバックすることにより接続孔6内に残存するWからなるWプラグ9を形成する。この後は、基板上面に配線用金属を被着し、パターニングするなどして密着層8及びWプラグ9と一体をなす上方配線層を形成する。
図7,8に示す接続孔形成法は、接続孔6を形成するためのドライエッチング処理においてエッチングガス(CF/CHFの混合ガス)にNを添加する点を除き図5,6に関して前述した接続孔形成法と同様のものである。図7,8において、図5,6と同様の部分には同様の符号を付して詳細な説明を省略する。
図5,6に関して上記した接続孔形成法によると、図5のドライエッチング工程において、デポジション性が強い条件でエッチングが行なわれるため、反射防止膜3cに由来するTi,TiNx,TiOx等の物質を含むエッチング生成物(ポリマー)7が接続孔6の側壁に強固に付着する。このため、図6の工程で密着層8を形成すると、密着層8は、接続孔6の側壁に対して密着不十分になると共に、配線層3に対して接触面積が減少する。また、Wプラグ9を形成すると、埋込形状が良好でなくなる。従って、接続状態の不安定性や接続抵抗の増大を招く不都合がある。
一方、図7,8に関して上記した接続孔形成法によると、図7のドライエッチング工程において、デポジション性が弱い条件でエッチングが行なわれるため、上記のようなポリマー付着を抑制できるものの、塗布絶縁膜4bがサイドエッチにより後退し、接続孔6がいわゆるボーイング形状を持つようになる。このため、図8の工程で密着層8を形成すると、接続孔6の側壁では、密着層8が被覆不足又は厚さ不足となる。また、Wプラグ9を形成すると、中央部に空洞(ボイド)9aが生ずることが多く、埋込形状が悪化する。従って、信頼性の低下や接続抵抗の増大を招く不都合がある。
この発明の目的は、良好な層間接続が得られる接続孔を形成することができる新規な接続孔形成法を提供することにある。
この発明に係る接続孔形成法は、
基板の一主面を覆う絶縁膜の上に配線層を形成する工程と、
前記絶縁膜の上に前記配線層を覆って下から順に堆積絶縁膜及び塗布絶縁膜を重ねた積層膜を含む層間絶縁膜を形成する工程と、
選択的ドライエッチング処理により前記配線層の一部に対応する接続孔を前記層間絶縁膜に形成する工程であって、前記選択的ドライエッチング処理を少なくとも第1及び第2ステップを含む複数ステップで行ない、前記第1ステップではデポジション性の強い条件で前記塗布絶縁膜までのエッチングを行ない、前記第2ステップではデポジション性の弱い条件で前記堆積絶縁膜のエッチングを行なうものと
を含むものである。
この発明の接続孔形成法によれば、層間絶縁膜に接続孔を形成するための選択的ドライエッチング処理は、少なくとも第1及び第2ステップを含む複数ステップで行なわれる。第1ステップでは、デポジション性の強い条件で塗布絶縁膜までのエッチングを行なうので、接続孔の側壁がサイドエッチにより後退する(ボーイング形状を持つ)のを抑制することができる。また、第1ステップでは、堆積絶縁膜が残されるため、配線層の導電材料がエッチングされず、ポリマー発生が抑制される。その上、第2ステップでは、デポジション性の弱い条件で堆積絶縁膜のエッチングを行なうので、ポリマー付着が抑制される。従って、形状良好でポリマー付着のない接続孔が得られる。
この発明の接続孔形成法において、前記選択的ドライエッチング処理では前記第1ステップのエッチングの後前記層間絶縁膜を大気にさらすことなく前記第2ステップのエッチングを行なうようにしてもよい。このようにすると、汚染を防ぎつつ迅速な処理が可能になる。また、この発明の接続孔形成法において、前記第1ステップのエッチングではエッチングガスとして窒素非含有のフルオロカーボン系ガスを用いると共に前記第2ステップのエッチングでは窒素含有のフルオロカーボン系ガスを用いるようにしてもよい。このようにすると、Nガスの供給をオフ状態からオン状態に切換えるだけで簡単にエッチング条件の変更が可能になる。エッチングガスとしてフルオロカーボン系ガスを用いる場合、前記配線層を形成する工程では前記配線層としてチタン含有化合物からなる導電層を最上層に有する配線層を形成するのが好ましい。また、前記層間絶縁膜を形成する工程では前記塗布絶縁膜として無機スピンオンガラス膜又は有機スピンオンガラス膜を形成するのが好ましい。
この発明によれば、形状良好でポリマー付着のない接続孔を簡単に形成可能であるから、層間接続部において安定性及び信頼性の向上と接続抵抗の低減とを低コストで達成できる効果が得られる。
図1〜4は、この発明の一実施形態に係る接続孔形成法を示すもので、各々の図に対応する工程(1)〜(4)を順次に説明する。
(1)例えばシリコンからなる半導体基板10の一方の主面を覆うシリコン酸化膜等の絶縁膜12の上に下方配線層14を形成する。配線層14としては、下から順にバリアメタル層14a、配線用金属層14b及び反射防止膜14cを重ねた積層を形成する。バリアメタル層14aとしては、例えばTi等の抵抗低減膜にTiN等のバリア膜を重ねたものを形成する。反射防止膜(キャップメタル膜)14cとしては、TiN又はTiON等の膜を形成し、必要に応じて反射防止膜14cの下にTi膜を敷いてもよい。反射防止膜14cとしては、IVa属又はV属遷移金属の化合物、特に窒化物、窒化酸化物、窒化ホウ化物を使用可能であり、TiN,TiON,TiBN等のチタン含有化合物が好適である。これらのチタン含有化合物は、安価で高純度の材料を得やすい。近年、HfやTa等の原子量の大きな材料も利用されるようになっており、これらの材料は、バリア性が高い。
次に、絶縁膜12の上には、配線層14を覆って層間絶縁膜16を形成する。層間絶縁膜16としては、下から順に堆積絶縁膜16a、塗布絶縁膜(低誘電率膜)16b及び堆積絶縁膜16cを重ねた積層膜を形成する。堆積絶縁膜16aを形成するのは、塗布絶縁膜16bを配線層14に直接接触させないためであり、また2ステップエッチングの際にエッチング条件の切換えを可能にするためである。堆積絶縁膜16aは、塗布絶縁膜16bに対してデポジション性の弱い条件でエッチングしてもサイドエッチが入り難い特徴を有する。堆積絶縁膜16cは、必要に応じて形成する。
堆積絶縁膜16a,16cとしては、いずれもTEOS(テトラエチルオルソシリケート)を原料とするプラズマCVD法によりシリコン酸化膜を形成する。塗布絶縁膜16bとしては、低誘電率の無機SOG(スピンオンガラス)膜又は有機SOG膜を形成する。塗布絶縁膜16bとしては、例えばHSQ樹脂を回転塗布して平坦状に塗布膜を形成した後、塗布膜に熱処理を施すことによりシリコン酸化膜を形成する。HSQ樹脂としては、MHSQ(メチルシルセスキオキサン)等の有機HSQ樹脂を用いてもよい。
層間絶縁膜16を形成した後、層間絶縁膜16の上には、配線層14の一部に対応した孔18aを有するレジスト層18をホトリソグラフィ処理により形成する。
(2)レジスト層18をマスクとするドライエッチング処理により塗布絶縁膜16b及び堆積絶縁膜16cの積層に接続孔20を形成し、接続孔20の底部には堆積絶縁膜16aの一部16sを残す。このときのドライエッチングは、エッチングガスとしてフルオロカーボン系ガスを用いてデポジション性の強い条件で行なう。一例として、ドライエッチング条件は、
ガス流量:CF/CHF=20〜50/80〜100[sccm]
(好ましくは30/90[sccm])
RFパワー:750[W]
圧力:200[mTorr]
とすることができる。
図2のドライエッチング処理では、デポジション性の強い条件でエッチングを行なうため、塗布絶縁間膜16bが接続孔20の側壁にてサイドエッチにより後退する(ボーイング形状を持つ)のが抑制される。また、図5に関して前述したポリマーは、反射防止膜14c等の導電材料をエッチングすることにより発生するものであり、図2のドライエッチング処理では、堆積絶縁膜16aを残すようにエッチングを行なうので、ポリマー発生が抑制される。
(3)レジスト層18をマスクとするドライエッチング処理により堆積絶縁膜16aの一部16sを除去して接続孔20を配線層14の反射防止膜(最上層)14cに到達させる。このときのドライエッチングは、エッチングガスとしてフルオロカーボン系ガスを用いてデポジション性の弱い条件で行なう。一例として、ドライエッチング条件は、
ガス流量:CF/CHF/N=20〜50/80〜100/3〜10
[sccm](好ましくは30/90/4〜5[sccm])
RFパワー:750[W]
圧力:200[mTorr]
とすることができる。
図3のドライエッチング処理では、デポジション性の弱い条件でエッチングを行なってもエッチング時間が短いので、接続孔20の側壁にて塗布絶縁膜16bにサイドエッチが殆ど入らない。また、堆積絶縁膜16aは、デポジション性の弱い条件でも性質上サイドエッチが殆ど入らない。
図3のドライエッチング処理は、図2のドライエッチング処理と比べてNを添加する点だけが異なる。そこで、図3のドライエッチング処理は、図2のドライエッチング処理に連続して途中からNガスの供給をスタートさせる方法で実行してもよいし、あるいはマルチチャンバ型式のドライエッチャを用いるときは基板10を大気開放せずにN非添加のエッチング室からN添加のエッチング室に移す方法で実行してもよい。いずれの方法でも、基板10や層間絶縁膜16を大気にさらすことなく(汚染を防ぎつつ)迅速な処理を行なうことができる。
図3のドライエッチング処理の後は、必要に応じてオーバーエッチングを行なう。オーバーエッチング条件は、図3に関して前述したドライエッチング条件と同じにすることができる。この後、レジスト層18をアッシング処理等により除去してから、薬液処理等によりエッチング残渣物(生成物)を除去する。図2,3のドライエッチング処理では、前述したようにポリマーの発生や付着が抑制されるので、残渣物除去処理では、塗布絶縁膜16bにダメージを与えるような強力な薬液を用いる必要がない。
図2,3に関して上記した2ステップのドライエッチング処理によれば、図3に示すようにボーイング形状を持たずポリマー付着のない接続孔20が得られる。次の表1は、N流量に応じてポリマー付着抑制効果及びサイドエッチ抑制効果が変化する様子を示すものである。
Figure 2006261269
表1の「比較例」において、N流量を0[sccm]とした場合は、図5に関して前述したドライエッチング処理に相当し、N流量を1〜10[sccm]とした場合は、図7に関して前述したドライエッチング処理に相当する。N流量=0[sccm]では、ポリマー付着を抑制できず(強固にポリマーが付着し)、N流量=1[sccm]では、若干のポリマー付着がみられ、N流量≧3[sccm]では、ポリマー付着抑制効果が良好である。N流量=0[sccm]では、サイドエッチ抑制効果が良好であるが、Nが1[sccm]でも添加されると(N流量≧1[sccm]となると)、サイドエッチ抑制効果が得られなくなる。サイドエッチによる塗布絶縁膜の後退量はN流量に殆ど依存しなかった。
表1によれば、図5又は図7に関して前述したような1ステップのドライエッチング処理では、ポリマー付着抑制効果とサイドエッチ抑制効果とを共に得ることが困難であることがわかる。これに対し、図2の工程でN流量を0[sccm]とし且つ図3の工程でN流量を5[sccm]とした「本発明」の場合には、ポリマー抑制効果及びサイドエッチ抑制効果がいずれも良好であることがわかる。
(4)層間絶縁膜16の上には、接続孔20の内面を覆うように密着層22をスパッタ法により形成する。密着層22としては、10〜50nm(好ましくは20nm)のTi膜に50〜250nm(好ましくは100nm)のTiNを重ねた積層膜を形成する。この場合、TiN膜の代りにTiON膜を形成したり、TiN膜に重ねてTiON膜を形成したりしてもよい。基板上面にW(タングステン)層を堆積した後、このW層をエッチバックすることにより接続孔20内に残存するWからなるWプラグ24を形成する。この後は、基板上面に配線用金属層26を被着し、この金属層26及び密着層22の積層をパターニングするなどして密着層22及びWプラグ24と一体をなす上方配線層を形成する。
上記した実施形態によれば、形状良好でポリマー付着のない接続孔20が得られるため、図4に示すように接続孔20の側壁に対する密着層22の密着性や配線層14に対する密着層22の接触状態が良好になると共にWプラグ24の埋込形状が良好となる。従って、層間接続部において安定性及び信頼性が向上すると共に接続抵抗の低減が可能となる。
この発明の一実施形態に係る接続孔形成法におけるレジスト層形成工程を示す断面図である。 図1の工程に続く第1のドライエッチング工程を示す断面図である。 図2の工程に続く第2のドライエッチング工程を示す断面図である。 図3の工程に続くWプラグ形成工程を示す断面図である。 発明者の研究に係る接続孔形成法の一例におけるドライエッチング工程を示す断面図である。 図5の工程に続くWプラグ形成工程を示す断面図である。 発明者の研究に係る接続孔形成法の他の例におけるドライエッチング工程を示す断面図である。 図7の工程に続くWプラグ形成工程を示す断面図である。
符号の説明
10:半導体基板、12:絶縁膜、14:配線層、16:層間絶縁膜、18:レジスト層。

Claims (5)

  1. 基板の一主面を覆う絶縁膜の上に配線層を形成する工程と、
    前記絶縁膜の上に前記配線層を覆って下から順に堆積絶縁膜及び塗布絶縁膜を重ねた積層膜を含む層間絶縁膜を形成する工程と、
    選択的ドライエッチング処理により前記配線層の一部に対応する接続孔を前記層間絶縁膜に形成する工程であって、前記選択的ドライエッチング処理を少なくとも第1及び第2ステップを含む複数ステップで行ない、前記第1ステップではデポジション性の強い条件で前記塗布絶縁膜までのエッチングを行ない、前記第2ステップではデポジション性の弱い条件で前記堆積絶縁膜のエッチングを行なうものと
    を含む接続孔形成法。
  2. 前記選択的ドライエッチング処理では前記第1ステップのエッチングの後前記層間絶縁膜を大気にさらすことなく前記第2ステップのエッチングを行なう請求項1記載の接続孔形成法。
  3. 前記第1ステップのエッチングではエッチングガスとして窒素非含有のフルオロカーボン系ガスを用いると共に前記第2ステップのエッチングでは窒素含有のフルオロカーボン系ガスを用いる請求項1又は2記載の接続孔形成法。
  4. 前記配線層を形成する工程では前記配線層としてチタン含有化合物からなる導電層を最上層に有する配線層を形成する請求項3記載の接続孔形成法。
  5. 前記層間絶縁膜を形成する工程では前記塗布絶縁膜として無機スピンオンガラス膜又は有機スピンオンガラス膜を形成する請求項4記載の接続孔形成法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070264829A1 (en) * 2006-05-12 2007-11-15 Hynix Semiconductor Inc. Slurry and method for chemical mechanical polishing
JP2009049078A (ja) * 2007-08-15 2009-03-05 Elpida Memory Inc 半導体装置の製造方法
CN114843221A (zh) * 2021-02-02 2022-08-02 芯恩(青岛)集成电路有限公司 一种cmos器件的接触孔刻蚀方法及cmos器件制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041274A (ja) * 1996-04-29 1998-02-13 Applied Materials Inc 誘電層のエッチング方法
JP2000077396A (ja) * 1998-09-01 2000-03-14 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000340549A (ja) * 1999-06-01 2000-12-08 Canon Inc エッチング方法及びそれを用いた半導体装置の製造方法
JP2001351974A (ja) * 2000-06-08 2001-12-21 Seiko Epson Corp 半導体装置の製造方法
JP2002009058A (ja) * 2000-06-26 2002-01-11 Tokyo Electron Ltd エッチング方法
JP2003282709A (ja) * 2002-01-09 2003-10-03 Hynix Semiconductor Inc 半導体素子の多層金属配線形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077086A (ja) 1999-08-31 2001-03-23 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
KR100350811B1 (ko) * 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
US7067435B2 (en) * 2004-09-29 2006-06-27 Texas Instruments Incorporated Method for etch-stop layer etching during damascene dielectric etching with low polymerization

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041274A (ja) * 1996-04-29 1998-02-13 Applied Materials Inc 誘電層のエッチング方法
JP2000077396A (ja) * 1998-09-01 2000-03-14 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000340549A (ja) * 1999-06-01 2000-12-08 Canon Inc エッチング方法及びそれを用いた半導体装置の製造方法
JP2001351974A (ja) * 2000-06-08 2001-12-21 Seiko Epson Corp 半導体装置の製造方法
JP2002009058A (ja) * 2000-06-26 2002-01-11 Tokyo Electron Ltd エッチング方法
JP2003282709A (ja) * 2002-01-09 2003-10-03 Hynix Semiconductor Inc 半導体素子の多層金属配線形成方法

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