WO2007078011A1 - 多層配線の製造方法と多層配線構造 - Google Patents

多層配線の製造方法と多層配線構造 Download PDF

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Hiroto Ohtake
Munehiro Tada
Makoto Ueki
Yoshihiro Hayashi
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Nec Corporation
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Definitions

  • the present invention relates to a method for manufacturing a multilayer wiring structure having groove wiring and a multilayer wiring structure.
  • a method using copper as a wiring material and a film having a lower dielectric constant than a silicon oxide film as an interlayer insulating film is used. Furthermore, the dual damascene method is adopted to reduce the process and wiring resistance. In the dual damascene method, the process of copper embedding and the mechanical and chemical polishing process of copper can be reduced compared to single damascene. Also, since there is no barrier film above the via, the via resistance can be reduced.
  • the via-first process has a feature that a structure having a thickness and an oxide layer is formed frequently by being exposed to oxygen plasma. Disclosure of the invention:
  • ashing is performed twice with the interlayer film exposed.
  • the carbon in the low dielectric constant film is reduced and the relative dielectric constant is reduced.
  • the rate increases (Ashing damage).
  • ashing is performed when misalignment occurs during the exposure of the wiring groove pattern, the damage of the low dielectric constant film is further exacerbated.
  • an object of the present invention is to provide a multilayer wiring manufacturing method using a low dielectric constant film as a wiring interlayer film, a method for manufacturing a multilayer wiring with less ashing damage between wiring layers, and a small increase in the relative dielectric constant of an inter-groove insulating film. It is to provide a highly reliable multilayer wiring with high adhesion between the inter-layer insulating film and the barrier film.
  • the present invention provides a manufacturing method in an etching process in which a low dielectric constant film is less damaged in a dual damascene wiring using a Si OCH low dielectric constant insulating film, and a multilayer wiring structure formed as a result.
  • a barrier insulating film, a via interlayer insulating film, a wiring interlayer insulating film, and a hard mask film are stacked in this order on the lower layer wiring, a via hole pattern is formed in the insulating film structure, and then a groove is formed in the hard mask film.
  • a multilayer wiring manufacturing method characterized in that a pattern is formed and a trench is etched in an insulating film structure using this as a mask.
  • the hard mask film is a material resistant to oxygen ashing, and may have a structure of two or more layers.
  • the hard mask film may be a silicon oxide film in the lower layer and a silicon nitride film in the upper layer.
  • the mask may have a thin structure.
  • a laminated film of metal, titanium, tantalum, tungsten, aluminum metal and alloy, or compound may be used as a hard mask.
  • the via and wiring interlayer films have a relative dielectric constant lower than that of the silicon oxide film. For example, a porous film is used.
  • the wiring interlayer film is characterized in that it is a laminated film including at least one kind of low dielectric constant film, such as a single layer low dielectric constant film or a heterogeneous laminated low dielectric constant film.
  • low dielectric constant film such as a single layer low dielectric constant film or a heterogeneous laminated low dielectric constant film.
  • the carbon-silicon ratio of the lower dielectric constant film in the upper layer is smaller than the carbon-Z silicon ratio in comparison with the lower dielectric constant film.
  • the hard mask is characterized in that the lower hard mask has ashing resistance and includes at least one of silicon, nitrogen, and carbon.
  • the upper hard mask is an inorganic film, titanium, Metals and alloys such as tantalum, tungsten, and aluminum, or a compound thereof may be used.
  • the side walls of the insulating film between the wiring trenches are not oxidized compared to the inside, and the side wall of the insulating film between the wirings immediately above the vias is oxidized, and between the via holes. It is possible to provide a multilayer wiring structure characterized in that the side wall of the insulating film is oxidized as compared with the inside.
  • a method of manufacturing a multilayer wiring with less ashing damage between wiring layers and a small increase in the relative dielectric constant of an inter-groove insulating film are reduced.
  • a highly reliable multilayer wiring with high adhesion between the interlayer insulating film and the barrier film is realized.
  • Figures 1 (a), (b), (c), and (d) are diagrams showing a multilayer wiring manufacturing method using a peer-first process as a conventional dual damascene process.
  • Figures 2 (a), (b), (c), and (d) are diagrams showing a multilayer wiring manufacturing method using the peer-first process as a conventional dual damascene process.
  • Figure 3 shows the S i OCH etching technique with a high S i 0 2 selection ratio.
  • Fig. 4 shows the MPS etching technology with a high A u ro ra _ULK selectivity.
  • 6 (a), 6 (b), 6 (c), and 6 (d) show the multilayer wiring manufacturing method described in the first embodiment of the present invention.
  • FIGS. 7 (a), (b), (c), and (d) show the multilayer wiring manufacturing method described in the first embodiment of the present invention.
  • FIGS. 8 (a), (b) and (c) show the method for manufacturing a multilayer wiring according to the first embodiment of the present invention. This is another example of application.
  • Figures 9 (a) and 9 (b) compare the structures of the first embodiment of the present invention and the conventional process.
  • FIGS 10 (a), (b), (c), and (d) show the multilayer wiring manufacturing method according to the second embodiment of the present invention.
  • FIGS 11 (a), (b), (c), and (d) show the method of manufacturing the multilayer wiring described in the second embodiment of the present invention.
  • FIGS. 12 (a), (b), and (c) show the method for manufacturing a multilayer wiring described in the second embodiment of the present invention. '
  • Figures 13 (a), (b), and (c) are other applications of the multilayer wiring manufacturing method described in the second embodiment of the present invention.
  • Figures 14 (a), (b), (c), and (d) show the method of manufacturing a multilayer wiring described in the third embodiment of the present invention.
  • FIGS. 15 (a), (b), (c), and (d) show the method for manufacturing a multilayer wiring described in the third embodiment of the present invention.
  • FIGS. 16 (a), (b), and (c) show the manufacturing method of the multilayer wiring described in the third embodiment of the present invention.
  • FIGS. 17 (a) and 17 (b) show another application example of the method for manufacturing a multilayer wiring described in the third embodiment of the present invention.
  • FIG. 18 shows a multilayer wiring manufacturing method according to the fourth embodiment of the present invention. Explanation of symbols
  • a via first process First, as shown in FIG. 1 (a), a cap film 2 is formed on the upper surface of the lower wiring structure 1.
  • FIG. 1 (a) a cap film 2 is formed on the upper surface of the lower wiring structure 1.
  • FIG. The cap film 2 serves as an etching stopper when etching the via interlayer film 3 as will be described later.
  • a via interlayer film 3 is formed on the upper surface of the cap film 2.
  • a stopper film 4 is formed on the upper surface of the via interlayer film 3.
  • This stopper film 4 serves as an etching stopper when etching the wiring interlayer film 5 as will be described later.
  • a wiring interlayer film 5 is formed on the upper surface of the stopper film 4.
  • a node mask 6 is formed on the upper surface of the wiring interlayer film 5.
  • an antireflection film 7 and a photoresist 8 are formed on the upper surface of the hard mask 6, and a contact hole opening resist pattern 8 a is formed in the photoresist 8 using
  • FIG. 1 (b) using the photoresist 8 in which the connection hole opening pattern 8a is formed as a mask, the antireflection film 7, the hard mask 6, the wiring interlayer film 5, and the stopper
  • the film 4 and the via interlayer film 3 are sequentially etched to form the connection hole opening 3a.
  • the etching of the via interlayer film 3 is stopped by the cap film 2.
  • FIG. 1 (c.) The resist 8 and the antireflection film 7 are peeled off by oxygen plasma.
  • an oxide layer 20 made of oxygen plasma is formed on the sidewalls of the via interlayer film 3 and the wiring interlayer film 5.
  • an antireflection film 9 and a photoresist 10 are formed on the upper surface of the hard mask 6.
  • This antireflection film serves to protect the cap film 2 at the bottom of the connection hole.
  • resist patterns 10 a, 10 b, and 10 c for wiring grooves are formed in the photoresist 10 using a photolithography technique. 'Next, as shown in Fig. 2 (a), the antireflection film 9, the hard mask 6, and the wiring interlayer film 5 under the photoresist patterns 10a, 10b, and 10c are successively etched, Wiring groove patterns 5a, 5b, .5c are formed.
  • the cap film 2 at the bottom of the connection hole is protected from the etching plasma by the antireflection film.
  • a dual damascene structure can be formed.
  • oxygen plasma is used in the same manner as the groove resist.
  • both the via interlayer film 3 and the wiring interlayer film 5 are oxidized, and oxide layers 21 a and 21 b are formed.
  • an oxide layer with a high degree of oxidation is formed.
  • a barrier film and copper are buried in the connection hole opening 3a and the wiring groove 5a to form a copper wiring 11.
  • a Cu cap film 12 is formed.
  • an Aurora_ULK film from ASM which is a plasma CVD-SiOCH film as a via interlayer insulating film
  • an MP S film which is a molecular pore film, as a wiring interlayer insulating film ( Use Molecular Pole S tack membrane).
  • the carbon / silicon ratio of MPS is 2.7, which is larger than 0.7 of Au orora-ULK film.
  • S i 0 2 is used as the first hard mask and S i N is used as the second hard mask.
  • the method for manufacturing a multilayer wiring according to the present invention includes forming an via and then forming an organic film and a resist.
  • a trench film is formed, a trench resist pattern is formed, the trench resist pattern is transferred to a hard mask, and trench processing is performed with a hard mask. Since the via hole side wall has two ashings, oxidation proceeds, while trench processing uses a hard mask, so that no ashing damage occurs on the sidewalls of the wiring interlayer. '
  • etching is performed by a mixed gas plasma in which oxygen gas is added to 40% or more of nitrogen gas or 40% or more of fluorocarbon gas. By doing so, it is possible to increase the etching selection ratio between the Si OCH-based low dielectric constant insulating film and the silicon oxide film to 5 or more.
  • FIG 3 is a diagram showing S i OCH (rigid S i OCH, Au rora -ULK, MP S), the oxygenation dependency of the etching rate of the S I_ ⁇ 2 film.
  • S io 2 film by increasing the oxygen amount, the oxygen concentration of the surface is increased, the etch ring speed decreases.
  • SiOCH film when the oxygen addition amount is increased, the carbon on the surface tends to be detached, so that the etching rate increases until a certain amount of oxygen is added. Etching with this oxygen content enables highly selective etching of Si OCH.
  • Si OCH low dielectric constant films with different carbon Z silicon ratios can be obtained by etching with a mixed gas plasma in which 15% or more oxygen gas and 5% or more and less than 20% fluorocarbon gas are diluted with nitrogen.
  • the selection ratio can be made 3 or more by using for the via and the wiring interlayer insulation film.
  • dual damascene processing without a stopper can be achieved by using Au rora-ULK with a low carbon / silicon ratio between via layers and MPS with a high ratio between wiring layers.
  • FIG. 4 is a graph showing the oxygen addition dependency of the etching rate of MPS, Aurora-ULK, and SiN films.
  • Au rora- ULK Huge has a high Si content, so if the amount of fluorocarbon is low, the etching rate is low, and increasing the amount of oxygen added increases the oxygen concentration on the surface, thus reducing the etching rate. To do. However, since the MP S film has a large amount of carbon components, increasing the amount of oxygen added increases the surface carbon. The etching rate increases until a certain amount of oxygen is added because the element is easily detached. By etching with this oxygen content, high selective etching of MPS is possible, and a dual damascene structure can be formed without a stagger.
  • a wiring interlayer film structure having a stack structure of a low dielectric constant film / porous low dielectric film can also have a good shape and a structure without a stopper. Processing becomes possible.
  • the inter-via insulating film is sufficiently oxidized, so that the adhesion between the barrier film and the via interlayer insulating film side wall can be enhanced. In addition, as a result of sufficient oxidation, leakage between vias can be suppressed, improving reliability. On the other hand, since the inter-groove insulating film is not ashed, it is possible to form a multilayer having a low dielectric constant.
  • the first example is the formation of a so-called dual damascene Cu wiring in which a via and a trench are formed in an insulating film structure of silicon oxide film ZM PS film Z silicon oxide film stopper _ Aurora _ ULK, After processing via holes to a part of the Aurora-ULK film, applying organic material resist, forming a trench resist pattern, and performing groove processing by silicon nitride / silicon oxide / node mask process, Dual damascene processing can be performed without causing sidewall damage on the MPS film in the trench.
  • a so-called dual damascene Cu wiring in which a via and a trench are formed in an insulating film structure of silicon oxide film ZM PS film Z silicon oxide film stopper _ Aurora _ ULK, After processing via holes to a part of the Aurora-ULK film, applying organic material resist, forming a trench resist pattern, and performing groove processing by silicon nitride / silicon oxide / node mask process, Dual damascene processing can be performed without causing sidewall damage on the MPS
  • a film 204, an MPS film 205 serving as a wiring layer and an insulating film, a silicon oxide film 206 serving as a lower hard mask, and a silicon nitride film 207 serving as an upper hard mask are formed in this order by, for example, a plasma CVD method.
  • resist 209 with via resist pattern 209a formed thereon is formed.
  • the antireflection film 208 As a mask, a part of the antireflection film 208, the silicon nitride film 207, the silicon oxide film 206, the MPS film 205, the silicon oxide film 204, and the Australia_ULK film 203 is etched in this order.
  • the via hole pattern 203a is formed by performing ashing using, for example, oxygen plasma.
  • an oxide layer 230 is formed by oxygen plasma on the side walls of Au rora-UL! O 203 and MPS film 205.
  • an organic film 210 is applied on the silicon nitride film 207, and a silicon oxide film 211 is formed by, for example, a CVD method.
  • an antireflection film 21 2 and a trench resist 21 3 are applied in this order on the silicon oxide film 21 1, and the trench resist patterns 21 3a, 213b, and 213c are applied.
  • the antireflection film 212, the silicon oxide film 21 1, and the organic film 210 are partially etched.
  • the organic film 210 is etched, the trench resist 213 and the antireflection film 212 disappear, and when the silicon oxide film 206 is partially etched, the silicon oxide S 221 disappears.
  • the organic film 210 becomes the top layer.
  • the trench groove hard mask pattern to which the trench groove pattern has been transferred is transferred.
  • Turns 206a, .206b, 206c can be formed.
  • the MPS film 205 under the trench groove hard mask patterns 206a, 206b, and 206c is not exposed to the ashing plasma, so that no damage occurs.
  • the via pattern formed earlier is further oxidized by exposure to oxygen plasma.
  • etching can be performed without degrading the shape of the hard mask by etching MPS with a mixed gas plasma in which oxygen gas is added to 40% or more of nitrogen gas or 40% or more of fluorocarbon gas. is there.
  • the silicon nitride hard mask 207 disappears while the copper cap film 202 is etched and packed.
  • barrier Cu seed sputtering and Cu plating are performed, and Cu wiring 214 is formed by CMP.
  • a silicon carbonitride film 215 is formed as a Cu cap film by, for example, CVD.
  • CVD chemical vapor deposition
  • a multilayer wiring can be formed.
  • the side wall of the Au rora-ULK film 203 passes through two oxygen ashings, so that it becomes a highly oxidized film, improving the adhesion of the barrier and improving the reliability between the via layers.
  • the side wall of the MP S film 205 that is not directly above the via does not undergo oxygen ashing, so the dielectric constant is low! / It will be kept.
  • Au rora-ULK film was shown as the via interlayer film of this example. II (B lack D i amo nd / B lack D i amo nd 1 1), Novellus C oral and other CVD—S i OCH membrane, DowC hemica 1 porous S i LK: Catalyst Kao's NCS and other S i OCH film It doesn't matter. Furthermore, an SiOCH film formed by plasma polymerization as disclosed in JP 2004-047873 A (Document 1) may be used. Although the MPS film is shown as the wiring interlayer insulating film, the same material as above can be applied. In view of mounting tolerance, it is preferable to select a material having a higher density for the via interlayer insulating film than for the wiring interlayer insulating film. '
  • the force shown in the example using the silicon carbonitride film as the Cu cap film can ensure the etching selectivity with the low dielectric constant film, and there is no particular limitation as long as it is a Cu Paria material.
  • Any material can be used.
  • a silicon carbide film, a silicon nitride film, and the like can be cited.
  • An organic film formed by plasma polymerization may be a siloxane-containing organic film such as dibutylsiloxane 'benzocyclobutene (DVS-BCB). Good.
  • a silicon oxide film is shown as an etching stopper film.
  • Si N / S i 0 2 is shown as a combination of hard masks, but there is no particular limitation as long as the selection ratio can be secured, and S i C / S i 0 2 , S i CNZS i 0 2 , S i O 2 / Si N, Si 0 2 / S i C, S i O no S i CN, etc., etc. Any combination of porous S i OCH membranes with a high selectivity may be used.
  • titanium, tantalum, tungsten, aluminum and its alloys, or oxides and nitrides can be used for one or both of the hard masks.
  • a low dielectric constant film or a modified film thereof may be used as long as it is a film having resistance to ashing.
  • the method of etching via etching to about half of the Au rora-ULK film was shown, but via etching is performed by etching the entire Au rora-ULK film as shown in Fig. 7 (c). You can do it.
  • the silicon oxide film stopper may be etched as shown in Fig. 7 (d) when the Cu cap film is etched back.
  • FIG. 1 Another possible application of this embodiment is the structure shown in FIG. 1
  • Fig. 8 (a) all of the silicon oxide film on the low dielectric constant film may be removed by CMP.
  • a structure having a liner 220 for protecting the side wall of the porous Si OCH film or controlling the side wall roughness may be used. Silicone oxide film, silicon nitride film, silicon carbonitride film, silicon carbide film, Si OCH film, organic film formed by plasma polymerization, silicon dioxide containing organic film, etc. can be considered as the liner at this time . '
  • Fig. 8 (c) shows an example in which a low dielectric constant film 221 is used as a Cu cap film.
  • organic films formed by plasma polymerization such as dibulosyloxane 'benzocyclobutene (DVS-BCB), can be considered, for example, organic films containing siloxanes.
  • DVS-BCB dibulosyloxane 'benzocyclobutene
  • Figure 9 (a) shows a schematic diagram of the cross section of the dual damascene wiring structure formed in the present invention
  • Fig. 9 (b) shows the via first process, which is a conventional process.
  • the side walls of the vias are the same in both processes and are similar.
  • the trench side wall is oxidized by the via-first process in Fig. 9 (a), whereas in the present invention shown in Fig. 9 (b), it is suppressed and it is possible to create a state that is hardly oxidized. It is possible.
  • the effective relative dielectric constant can be suppressed while ensuring the reliability of the via.
  • FIGS. 10 to 12 are a plan view and a cross-sectional view of relevant parts schematically showing the manufacturing process of the multilayer wiring structure according to the second embodiment of the present invention.
  • the production method is as follows. First, as shown in FIG. 1
  • a silicon carbonitride film 202 serving as a copper cap film
  • an aurora-ULK film 203 serving as a via interlayer insulating film
  • an MPS film serving as a wiring interlayer insulating film on the lower layer wiring 201 205
  • silicon oxide film 206 as the lower hard mask
  • silicon nitride J3 207 as the upper hard mask, in this order, for example, by plasma CVD
  • antireflection film 208 via resist 20 9 Are applied in this order to form a via resist pattern 209a.
  • via hole pattern 203a is formed when ashing is performed, for example, with oxygen plasma.
  • an oxide layer 230 is formed by oxygen plasma on the side walls of the Au rora-ULK film 203 and the MPS film 205.
  • the etching shows etching up to half of the Auroral-ULK film, but all may be etched as shown in Fig. 12 (c).
  • an organic film 210 is applied on the silicon nitride film 207, and a silicon oxide film 211 is formed by, for example, a CVD method.
  • An antireflection film 212 and a trench resist 213 are applied in this order on the silicon oxide film 211 to form trench resist patterns 213a, 213b, and 213c.
  • Fig. 11 (a) using the resist 213 formed with the trench resist patterns 213a, 21 3b, and 213c as a mask, the antireflection film 212, the silicon oxide film 211, the organic film 210, silicon The nitride film 207 and the silicon oxide film 206 are partially etched.
  • the trench resist 213 and the antireflection film 21 2 disappear, and when the silicon oxide film 208 is partially etched, the silicon oxide film 212 disappears. After the etching process, the organic film 210 is in the uppermost layer.
  • the trench groove hard mask to which the trench groove pattern is transferred is obtained.
  • Patterns 206 a., 206 b, 206 c can be formed.
  • the MPS film 205 under the trench groove hard mask patterns 206a, 206b, and 206c is not exposed to the ashing plasma, so that no damage occurs.
  • the previously formed via pattern is further oxidized by exposure to oxygen plasma.
  • the remaining amount of the silicon oxide film 206 is greatly increased.
  • the MPS film 205 is etched, and the remaining film of the Aurora-ULK film 203 is etched using the insulating film in which the via hole pattern 203a is formed as a mask.
  • etching is stopped at an Aurora-ULK film by etching M p S with a mixed gas plasma in which 15% or more oxygen gas and 5% or more and less than 20% fluorocarbon gas are diluted with nitrogen. Can be made.
  • the silicon nitride hard mask 207 disappears while the copper cap film 202 is etched back.
  • barrier Cu seed sputtering and Cu plating are performed, and Cu wiring 214 is formed by CMP.
  • the upper layer wiring M2 is aligned with the via V1, and therefore the misalignment between M2 and V1 is suppressed to ⁇ d2.
  • a silicon carbonitride film 215 is formed as a Cu cap film by, for example, CVD. By repeating this, a multilayer wiring can be formed.
  • the side wall of the ⁇ rora-ULK film 203 passes through two oxygen ashings, it becomes a highly oxidized film, improving the adhesion of the barrier and improving the reliability between the via layers.
  • the side wall of the MPS film 205 that is not directly above the via does not undergo oxygen ashing, so that the relative dielectric constant is kept low.
  • the Au rora-ULK film is shown as the via interlayer film in this example.
  • Aurora series other than Aurora_ULK Japan Aurora series, Triicon Orion, Applied Materials BD / CVD—SiOCH film such as BD II, Novella's Cora 1, Dow—Chemi cal
  • S i OCH film for coating film such as Porous S i.
  • an Si OCH film formed by plasma polymerization as shown in Reference 1 may be used.
  • the MPS film is shown as the wiring interlayer insulating film, the same material as above can be applied.
  • an inter-wiring insulating film with a higher carbon-Z silicon ratio than the via inter-layer insulating film it is preferable to use an inter-wiring insulating film with a higher carbon-Z silicon ratio than the via inter-layer insulating film. It is preferable to select a material in which the insulating film has a higher density than the wiring interlayer insulating film.
  • an etching selectivity ratio with a low dielectric constant film can be secured as shown in the example using a silicon carbonitride film as a Cu cap film, and there is no particular limitation as long as the material has a Cu barrier property.
  • Any material can be used.
  • a silicon carbide film, a silicon nitride film, and the like can be mentioned, but an organic film formed by plasma polymerization may be a siloxane-containing organic film such as divinylsiloxane or benzocyclobutene (DVS-BCB). .
  • S i C / S I_ ⁇ 2 S i C / S I_ ⁇ 2
  • S i CN / S I_ ⁇ 2 Si 0 2 ZS i N
  • S i 0 2 ZS i C Si 0 2 / S i CN
  • any combination having a high selectivity to the porous S i OCH film may be used.
  • titanium, tantalum, tungsten, aluminum and alloys thereof, or oxides and nitrides can be used for one or both of the hard masks.
  • a low dielectric constant film or a modified film thereof may be used as long as it has resistance to ashing. '
  • FIG. 1 Another possible application of this embodiment is the structure shown in FIG. 1
  • the silicon oxide film on the low dielectric constant film may be completely removed by CMP as shown in Fig. 13 (a).
  • a structure having a liner 220 for protecting the side wall of the porous Si OCH film or controlling the side wall roughness may be used.
  • a silicon oxide film, a silicon nitride film, a silicon carbonitride film, a silicon carbide film, a Si OCH film, an organic film formed by plasma polymerization, a silicon oxide-containing organic film, or the like can be considered.
  • Figure 13. (c) shows an example using a low dielectric constant film 103 as the Cu cap film.
  • organic films formed by plasma polymerization and organic films containing siloxanes such as divinylsiloxane benzocyclobutene (DVS-BCB) are conceivable.
  • 14 to 16 are a plan view and a cross-sectional view of relevant parts schematically showing a manufacturing process of the multilayer wiring structure according to the third embodiment of the present invention.
  • the third example is a so-called low dielectric constant film (Low wk) hard mask / silicon oxide film Z rigid S i OC H / MPS / Au rora—ULK insulating film structure with vias and trenches formed Dual damascene with porous Si OCH / stopless structure
  • via processing was applied to a part of Au rora-ULK film, and then organic material and resist coating, trench resist pattern formation, silicon nitride film / silicon oxide
  • it is a via-first process and has features that allow dual damascene processing without a stopper without causing damage to the sidewall of the MPS film in the trench.
  • the dielectric constant of the hard mask can be reduced by this embodiment, the effective dielectric constant can be expected to decrease.
  • a silicon carbonitride film 302 to be a copper cap film on the lower layer spring # 301, an Au-rara-ULK film 303 to be a via interlayer insulating film, and a wiring interlayer insulating film The MP S film 304, the rigid S i OC HSI 305 to be a low w_k hard mask, the silicon oxide film 306 as a lower hard mask, and the silicon nitride film 307 as an upper hard mask are formed in this order by, for example, a plasma CVD method. Then, an antireflection film 308 and a via resist 309 are applied in this order to form a via resist pattern 309a.
  • the antireflection film 308, the silicon nitride film 307, the silicon oxide film 306, and the rigid SiOCH film 305 , MP S film 304, Au r ora—A part of ULK film 303 is etched in this order.
  • via-hole pattern 303a is formed when ashing is performed using, for example, oxygen plasma.
  • an oxide layer 330 is formed by oxygen plasma on the side walls of the Au rora—ULK film 303 and the MPS film 304.
  • the etching shows etching of up to half of the Au rora-ULK film 303, but all may be etched as shown in FIG. 16 (c).
  • an organic film 310 is applied on the silicon nitride film 307, and the silicon oxide film 31 1 is formed by, for example, a CVD method.
  • An antireflection film 312 and a trench resist 313 are applied in this order on the silicon oxide film 311, thereby forming trench resist patterns 313a, 313b, and 313c.
  • the antireflection film 312 using the resist 31 3 formed with the trench resist patterns 313a, 31 3b, and 313c as a mask, the antireflection film 312, the silicon oxide film 31 1, and the organic film 310, the silicon nitride film 307, and the silicon oxide film 306 are partially etched.
  • the trench resist 313 and the antireflection film 312 disappear when the organic film 310 is etched, and the silicon oxide film 311 disappears when the silicon oxide film 306 is partially etched.
  • the organic film 310 is in the uppermost layer.
  • trench groove hard mask patterns 306a, 306b, and 306c to which the trench groove pattern is transferred can be formed.
  • the rigid SiO CH film 305 under the trench groove hard mask patterns 306a, 306b, 306c is not exposed to the ashing plasma, so that no damage occurs.
  • the via pattern formed earlier is exposed to oxygen plasma and further acidified.
  • the i OCH film 305 and the MPS film 304 are etched, and the remaining film of the aurora-ULK film 303 is etched using the insulating film in which the via hole pattern 303a is formed as a mask.
  • Rigid Si OCH is etched by a mixed gas plasma in which oxygen gas is added to 40% or more of nitrogen gas and 40% or more of fluorocarbon gas. In this condition
  • the etching is performed by etching MPS with a mixed gas plasma obtained by diluting 15% or more of oxygen gas and 5% or more and less than 20% of fluorocarbon gas with nitrogen. Can be stopped by ULK membrane 303. Further, the silicon nitride hard mask 307 disappears while the copper cap film 302 is etched back.
  • Fig. 16 (a) barrier Cu seed sputtering and Cu plating are performed, and a Cu wiring 314 is formed by CMP.
  • the structure between the wiring layers consists of only a low dielectric constant film, so the effective dielectric constant can be expected to decrease.
  • the structure between the wiring layers consists of only a low dielectric constant film, so the effective dielectric constant can be expected to decrease.
  • sufficient CMP resistance can be guaranteed.
  • a silicon carbonitride film 315 is formed as a Cu cap film by, for example, CVD.
  • CVD chemical vapor deposition
  • multilayer wiring can be formed.
  • the side wall of the Au- rora-ULK film 303 passes through two oxygen ashings, and thus becomes a highly oxidized film, thereby improving the adhesion of the barrier and improving the reliability between the via layers.
  • the side wall of the MPS film 304 not directly above the via does not undergo oxygen ashing, so that the relative dielectric constant is kept low.
  • Au rora-ULK film is shown as the via interlayer film in this example.
  • Aurora series other than Aurora-ULK Japan ASM's Aurora series, Tricon Corporation's ⁇ rion, Applied Materials' BD II, Novella's Cora 1 etc.
  • an S i OCH film formed by plasma polymerization as shown in Document 1 may be used.
  • MPS film is shown as the wiring interlayer insulation film, but the same material as above is used. Applicable.
  • a wiring interlayer insulating film having a higher carbon silicon ratio than the via interlayer insulating film it is preferable to use a wiring interlayer insulating film having a higher carbon silicon ratio than the via interlayer insulating film. It is preferable to select a material having a higher density in the insulating film than in the wiring interlayer insulating film.
  • 0 _1 ⁇ Hadomasu click showed rigid S i OCH film is not particularly limited as long as L ow- k film having a CMP resistance, any of the low dielectric constant film as described above can be used.
  • a material having a Cu barrier property that can secure an etching selection ratio with a low dielectric constant film which shows an example using a silicon carbonitride film as a Cu cap film.
  • Any material can be used. Examples include silicon carbide films and silicon nitride films, but organic films formed by plasma polymerization are siloxane-containing organic films such as dibulolsiloxane 'benzocycloptenene (DVS-B CB). Also good.
  • S i N / S i 0 2 is shown as a combination of hard masks, but there is no particular limitation as long as the selection ratio can be secured, S i C / S i 0 2 , S i CN / S i 0 2, S I_ ⁇ 2 / S i N, S i 0 2 / S i C, S I_ ⁇ 2 / S i porous from a combination of such CN S i OCH film may be any combination of high selectivity to the.
  • titanium, tantalum, tungsten, aluminum and alloys thereof, or oxides and nitrides can be used for one or both of the hard masks.
  • a low dielectric constant film or a modified film thereof may be used as long as it has resistance to ashing.
  • FIG. 17 (a) Another possible application of this embodiment is the structure shown in FIG.
  • a structure having a liner 320 for porous Si OCH film side wall protection or side wall roughness control may be used.
  • the liner may be a silicon oxide film, a silicon nitride film, a silicon carbonitride film, a silicon carbide film, a Si OCH film, an organic film formed by plasma polymerization, a siloxane-containing organic film, or the like.
  • Figure 17 (b) shows an example using a low dielectric constant film 3 2 1 as the Cu cap film.
  • organic films formed by plasma polymerization such as divinylsiloxane / benzocyclobutene (DVS-BCB), such as siloxane-containing organic films, can be considered.
  • VS-BCB divinylsiloxane / benzocyclobutene
  • Fig. 18 shows an example in which a copper multilayer wiring is formed on a carbon-containing low-dielectric-constant insulating film on a MOS FET 603 separated by a device isolation oxide film 602 on a silicon substrate 601.
  • the structural features are shown below.
  • the via interlayer resist side wall is oxidized by using a method combining a via-first resist process and a hard mask to form a dual damascene structure, and the trench interlayer side wall other than directly above the via is oxidized. Can form a wiring having a non-oxidized structure.
  • the Au rora-ULK film was used as the via layer film
  • the MPS film was used as the trench interlayer film
  • the BD film was used as the low-k hard mask.
  • a Si OCH film for coating by NC S.
  • it is formed by plasma polymerization as shown in JP 2004-047873 A
  • the copper wiring of the first layer consists of such a BD film 615 / MP S film 6 14 Z silicon carbonitride film 6 1 3 in the wiring groove that penetrates the laminated insulating film Ta (10 nm) / T a N (5 nm
  • the Cu film 617 covered with the barrier film 616 is embedded. This first layer Cu wiring 606 is connected to the W contact plug 604.
  • a silicon carbonitride film 613a having a thickness of 30 nm is formed as a via etching stop layer. Furthermore, a 13 O nm thick Aurora-ULK film 614a is formed. Au rora—ULK membrane 61 4 a may be flattened by CMP or the like. Further, an MPS film 614b having a thickness of 130 nm and an 80 film 615b having a thickness of 3011! 11 are formed as a hard mask on the aurora-ULK film 614a. A second Cu wiring 608 in which a Cu film is embedded in a wiring groove penetrating the BD film 615 b / MPS film 614 b is formed for the laminated structure insulating film.
  • a first Cu via plug 607 penetrating the Au rora-UL K film 6 14a and the silicon carbonitride film 6 1 3a is formed.
  • Au rora—ULK film 614 a Side wall has oxide layer 618 b formed by two ashing processes, and MP S film 614 b side wall is aligned with the via side wall in the vertical direction. Exists. Due to the presence of this oxide layer, adhesion to the barrier material is improved and via leakage can be reduced.
  • the same structure as the second wiring layer 608 and via plug 607 can be formed for the Cu wiring plug 609 connecting the third layer and the second layer, and the same structure as the second wiring layer 608 and via plug 607. It is possible to form a multi-layer wiring by overlapping.
  • the method for manufacturing a multilayer wiring according to the present invention is applied to the manufacture of a semiconductor device and a self-insulating wire therefor.

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Abstract

下層配線上にバリア絶縁膜、ビア層間絶縁膜、配線層間絶縁膜、ハードマスク膜の順に積層された絶縁膜構造において、前記絶縁膜構造内にビア孔パターンを形成した後に、前記ハードマスク膜中に溝パターンを形成し、これをマスクとして前記絶縁膜構造内に溝加工を行う。従来例では、ビア側壁は両プロセスとも酸化が進んでおり、同様である。一方、トレンチ側壁は、ビアファーストプロセスで酸化が進んでいるのに対し、本発明では抑制され、ほとんど酸化していない状態を作ることが可能である。

Description

明 細 書 多層配線の製造方法と多層配線構造
技術分野：
本発明は溝配線を有する多層配線構造の製造方法と多層配線構造に関する 背景技術：
近年の超 L S Iデバイスでは、数 mm角のチップに数百万個以上の素子を集積 する必要があるため、 素子を微細化、 多層化することが不可欠である。 特にデバ ィス動作速度の高速化のため、 配線抵抗および層間容量の低減が重要な課題とな る。
配線抵抗および層間容量の低減のために、 銅を配線材料に、 シリコン酸化膜よ り誘電率の低い膜を層間絶縁膜に用いる方法が用いられている。 さらには、 工程 の低減、 配線抵抗低減のため、 デュアルダマシン工法が採用されている。 デュア ルダマシン工法では、 シングルダマシンに比べて銅の埋め込み工程や銅の機械的 化学的研磨工程が削減できるなど、 工程が大きく短縮される。 また、 ビア上部の バリァ膜が存在しないため、 ビア抵抗が低減でき ¾。
このように、ビアファーストプロセスは、酸素プラズマに曝される回数が多く、 厚 、酸化層を持つた構造が形成される特徴を有する。 発明の開示：
発明が解決しょうとする課題
前述のビアファーストプロセスでは層間膜が露出した状態でのァッシングが 2回ある。 その結果、 シリコン酸化膜よりも低い誘電率を持っている、 いわゆる 低誘電率膜を配線層間膜に使用すると、 低誘電率膜中の炭素が減るために比誘電 率が増加する （アツシングダメージ)。 さらに、 配線溝パターンの露光の際目合 わせずれを生じた場合にアツシングを行うと、 低誘電率膜のダメージはさらに悪 化する。
そこで、本発明の目的は、低誘電率膜を配線層間膜に用いた多層配線において、 配線層間のアツシングダメージが少ない多層配線の製造方法と溝間絶縁膜の比 誘電率上昇が少なく、 ビア間絶縁膜とバリア膜との密着性が高く、 信頼性の高い 多層配線を提供することにある。
課題を解決するための手段
本発明は、 S i O C H低誘電率絶縁膜を用いたデュアルダマシン配線において、 低誘電率膜のダメージが少ないエッチング加工における製造方法と、 結果として 形成される多層配線構造を提供するものである。
具体的には、 下層配線上にバリア絶縁膜、 ビア層間絶縁膜、 配線層間絶縁膜、 ハードマスク膜の順に積層し、 絶縁膜構造内にビア孔パターンを形成した後、 ハ ードマスク膜中に溝パターンを形成、 これをマスクとして、 絶縁膜構造内に溝加 ェを行うことを特徴とする多層配線の製造方法を提供する。
このとき、 ハードマスク膜は、 酸素アツシングに耐性のある材料であり、 2層 以上の構造になっていてもよく、 例えば、 下層にシリコン酸化膜、 上層にシリコ ン窒化膜などを用い上層のハードマスクが薄い構造にしているものであっても よい。 さらには、 金属材料であるチタン、 タンタル、 タングステン、 アルミニゥ ムの金属および合金、 あるいは化合物との積層膜をハードマスクとして使用して も良い。 ビア、 配線層間膜としては、 シリコン酸化膜よりも比誘電率が低いもの であり、 例えば多孔質膜などを使用する。 配線層間膜は、 単層の低誘電率膜、 あ るいは異種積層の低誘電率膜など、少なくとも 1種類の低誘電率膜を含む積層膜 であることが特徴である。 2層以上積層する場合には、 下層の低誘電率膜に比べ て、 上層の低誘電率膜の炭素ノシリコン比が炭素 Zシリコン比に比べて小さいこ とを特敷とする。 また、 ハードマスクとしては、 下層ハードマスクがアツシング 耐性を有し、 少なくともシリコン '窒素 .炭素のいずれか、 あるいは複数含むこ とが特徴である。 さらには、 上層のハードマスクは無機膜であるほか、 チタン、 タンタル、 タングステン、 アルミニウムなどの金属および合金、 あるいはその化 合物であってもよい。
この結果形成される配線構造として、 配線溝間絶縁膜の側壁は内部に比べて酸 化しておらず、 ビア直上の配線間絶縁膜の側壁は酸化している構造であって、 ビ ァ孔間絶縁膜の側壁は内部に比して酸化していることを特徴とする多層配線構 造を提供することができる。
発明の効果
本発明によれば、 低誘電率膜を配線層間膜に用いた多層配線において、 配線層 間のァッシングダメージが少ない多層配線の製造方法と溝間絶縁膜の比誘電率 上昇が少なく、 ビア間絶縁膜とバリア膜との密着性が高く、 信頼性の高い多層配 線が実現される。 図面の簡単な説明：
図 1 (a), (b)， (c)， (d) は従来のデュアルダマシン加工として、 ピアフ アーストプロセスによる多層配線の製造方法を示した図である。
図 2 (a), (b)， (c)， (d) は従来のデュアルダマシン加工として、 ピアフ アーストプロセスによる多層配線の製造方法を示した図である。
図 3は対 S i 02選択比の高い S i OCHエッチング技術について示した図で める。 ■
図 4が対 A u r o r a _ULK選択比の高い MP Sエッチング技術について 示した図である。
図 5 (a), (b), (c), (d) は本発明の第 1の実施例に記載の多層配線の製 造方法である。
図 6 (a), (b)， (c), (d) は本発明の第 1の実施例に記載の多層配線の製 造方法である。
図 7 (a), (b)， （c), (d) は本発明の第 1の実施例に記載の多層配線の製 造方法である。
図 8 (a), (b)， (c) は本発明の第 1の実施例に記載の多層配線の製造方法 の他の適用例であ.る。
図 9 (a), (b) は本発明の第 1の実施例と従来プ.ロセスとの構造を比較した ものである。
図 1 0 (a)， （b)， (c)， (d) は本発明の第 2の実施例に記載の多層配線の 製造方法である。
図 1 1 (a), (b)， (c)， (d) は本発明の第 2の実施例に記載の多層配線の 製造方法である。
図 1 2 (a), (b), ( c ) は本発明の第 2の実施例に記載の多層配線の製造方 法である。 '
図 1 3 (a), (b)， ( c ) は本発明の第 2の実施例に記載の多層配線の製造方 法の他の適用例である
図 1 4 (a), (b)， (c), (d) は本発明の第 3の実施例に記載の多層配線の 製造方法である。
図 1 5 (a), (b), (c), (d) は本発明の第 3の実施例に記載の多層配線の 製造方法である。
図 1 6 (a), (b), ( c ) は本発明の第 3の実施例に記載の多層配線の製造方 法である。
図 1 7 (a), (b) は本発明の第 3の実施例に記載の多層配線の製造方法の他 の適用例である。
図 1 8は本発明の第 4の実施例に記載の多層配線の製造方法である。 符号の説明
1、 20 1、 3 0 1 下層配線
2 キャップ月莫
3 ビア層間月莫
4 ストッパー膜
5 トレンチ層間膜
6 ノヽードマスク 、 9、 208, 212、 308、 312 反射防止膜
接続孔開口用レジスト
a 接続孔開口用レジストパターン
0、 213、 313 配線溝用レジスト
0 a、 10 b、 10 c、 213 a、 2'13 b、 21 3 c、 31 3 a、3 b、 313 c 配線溝用レジストパターン
1、 214、 314 銅配線
2 Cuキャップ膜
0、 21 a、 21 b、 230、 231 酸化改質層
02、 215、 302、 3 1 5 シリコン炭窒化膜
03、 303 Au r o r a -ULKI1
04、 206、 21 1、 306、 31 1、 605 シリコン酸化膜05、 304 MP S膜
07、 307 シリコン窒化膜
09、 309 ビア孔用レジスト
09 a、 309 a ビア孔用レジストパターン
10、 310 有機膜
20、 320 ライナー
21、 321 Cuキヤップ低誘電率膜
05 リジッド S i OCH膜
30、 331、 332 酸化改質層
01 シリコン基板
02 分離絶縁膜
03 MO S F ET
04 コンタクトプラグ
06 第一銅配線
07 第一ビアプラグ
08 第二銅配線 609 第二ビアプラグ
6 10 第三銅配線
6 1 3、 613 a トレンチキャップシリコン炭窒化膜
6 14、 614 a、 614 b 層間膜
6 15、 615 b BD膜 '
6 16 ノ リ ア膜
6 1 7 銅
618 改質層 発明を実施するための最良の形態： '
本発明の実施例を説明する前に、 本発明の理解を容易にするために、 従来技術 による多層配線の製造方法及び多層配線構造について説明する。
従来技術としては、一般にビアファーストプロセスといわれているものがある : まず、 図 1 (a) に示されているように、 下部配線構造 1の上面にキャップ膜 2が形成される。 キャップ膜 2は後述されるようにビア層間膜 3をエツチングす る際のエッチングストッパーになる。 更に、 キャップ膜 2の上面に、 ビア層間膜 3が形成される。 更に、 ビア層間膜 3の上面に、 ストッパー膜 4が形成される。 このストッパー膜 4は後述されるように配線層間膜 5をエッチングする際のェ ツチングストッパーになる。 更にス トッパー膜 4の上面に、 配線層間膜 5が形成 される。 更に、 配線層間膜 5の上面に、 ノヽ一ドマスク 6が形成される。 続いて、 ハードマスク 6の上面に反射防止膜 7、 フォ トレジスト 8が形成され、 更に、 フ ォトリソグラフィー技術を用いてフォトレジスト 8に接続孔開口用レジストパ ターン 8 aが形成される。
続いて、 図 1 (b) に示されているように、 接続孔開口パターン 8 aが形成さ れたフォトレジスト 8をマスクとして、 反射防止膜 7、 ハードマスク 6、 配線層 間膜 5、 ストッパー膜 4、 ビア層間膜 3力 順次にエッチングされ、 接続孔開口 3 aが形成される。 この際、 ビア層間膜 3のエッチングはキャップ膜 2でストツ プする。 次に、 図 1 (c.) に示されているようにレジスト 8、 反射防止膜 7を酸素ブラ ズマにより剥離する。 この際、 ビア層間膜 3、 配線層間膜 5側壁には、 酸素ブラ ズマによる酸化層 20が形成される。 次に、 図 1 (d) に示されているように、 ハードマスク 6の上面に、反射防止膜 9ならびにフォトレジスト 10が形成され る。 この反射防止膜は接続孔底のキャップ膜 2を保護する役割を果たす。 更に、 フォトリソグラフィー技術を用いてフォトレジスト 10に配線溝用レジストパ ターン 10 a、 10 b、 10 cが形成される。 ' 続いて、 図 2 (a) に示されているように、 フォ トレジストパターン 10 a、 10 b、 10 c下の反射防止膜 9、 ハードマスク 6、 配線層間膜 5が順次ェッチ ングされ、 配線溝パターン 5 a、 5 b、 .5 cが形成される。
次に、 図 2 (b) に示すように、 接続孔底のキャップ膜 2は反射防止膜により エッチングプラズマから保護される。 レジストアツシング後、 キャップ膜 2を除 去することにより、デュアルダマシンの構造が形成できる。アツシングの際には、 溝用レジストと同様、酸素プラズマが使用されるが、このときにもビア層間膜 3、 配線層間膜 5はともに酸ィ匕され、 酸化層 21 a、 21 bが形成される。 特にビア 側壁と配線側壁が上から下に一直線に並ぶ 21 aでは、酸化度合いの強い酸化層 が形成される。
続いて、 図 2 (c) に示されているように、 接続孔開口 3 aと配線溝 5 aとに バリア膜、 銅が埋め込まれ、 銅配線 1 1が形成される。
さらに、 図 2 (d) に示すように、 Cuキャップ膜 12を成膜する。
それでは、 本発明の多層配線の製造方法について説明する。 本発明の多層配線 の製造方法では、 例えばビア層間絶縁膜としてプラズマ CVD— S i OC H膜で ある、 ASM社の Au r o r a _ULK膜、 配線層間絶縁膜として分子細孔膜で ある MP S膜 （Mo l e c u l a r P o r e S t a c k膜） を使用する。 こ こで、 MPSの炭素/シリコン比は 2. 7であり、 Au o r o r a— ULK膜の 0. 7よりも大きい。 第 1のハードマスクとしては S i 02、 第 2のハードマス クとしては S i Nを使用する。
本発明の多層配線の製造方法は、 ビアを先に加工形成した後、 有機膜とレジス ト膜を形成、 トレ.ンチレジストパターンを形成、 トレンチレジストパターンをハ ードマスクに転写し、 ハードマスクでトレンチ加工を行うものである。 ビア孔側 壁はアツシングが 2回あるため、 酸化が進行している一方、 トレンチ加工はハー ドマスクを使用するため、 配線層間膜側壁にはアツシングダメ一ジを生じないこ とが特徴である。 '
また、 本発明の製造方法を実現するためには、 高選択な加工技術が必要になる が、 40%以上の窒素ガス、 40%以上のフロロカーボンガスに酸素ガスを添加 した混合ガスプラズマによってエッチングを行うことによって、 S i OCH系低 誘電率絶縁膜とシリコン酸化膜とのェツチング選択比を 5以上にすることが可 能である。
図 3は S i OCH (リジッド S i OCH、 Au r o r a -ULK, MP S), S i〇 2膜のエッチング速度の酸素添加量依存性を示す図である。 S i o2膜は、 酸素添加量を増加させることによって、 表面の酸素濃度が高くなるため、 エッチ ング速度が低下する。 しかし、 S i〇CH膜は、 酸素添加量を増加させると、 表 面の炭素が離脱しやすくなるため、 ある程度の酸素添加まではエッチング速度が 増加する。 この酸素含有量でエッチングすることにより、 S i OCHの高選択ェ ツチングが可能になる。
さらには、 15%以上の酸素ガス、 5%以上 20%未満のフロロカーボンガス を窒素で希釈した混合ガスプラズマによってエッチングを行うことによって、 炭 素 Zシリ コン比の異なる S i OCH系低誘電率膜をビアと配線層間絶縁膜に使 用すれば、 選択比を 3以上にすることが可能である。 すなわち、 炭素 /シリコン 比の低い Au r o r a—ULKをビア層間に、 比率の高い MP Sを配線層間に使 用することで、 ストツパがない構造でのデュアルダマシン加工が可能となる。 図 4は、 MPS、 Au r o r a -ULK, S i N膜のエッチング速度の酸素添 加量依存性を示す図である。 Au r o r a— ULK 莫は、 S i含有量が多いので、 フロロカーボン量が少ないとエッチング速度が低く、 また、 酸素添加量を増加さ せることによって、表面の酸素濃度が高くなるため、エッチング速度が低下する。 しカ し、 MP S膜は炭素成分が多いので、 酸素添加量を増加させると、 表面の炭 素が離脱しやすくなるため、 ある程度の酸素添加まではエッチング速度が増加す る。 この酸素含有量でエッチングすることにより、 MP Sの高選択エッチングが 可能になり、 ストツバなしでもデュアルダマシン構造の形成が可能となる。
また、 前記 2種類の混合ガスプラズマ条件を組み合わせて使用することで、 低 誘電率膜/ポーラス低誘電膜のスタック構造を持った配線層間膜構造において も良好形状でかつストッパーなし構造にも対応した加工が可能となる。
さらに、 本発明を使用した場合、 ビア間絶縁膜は十分に酸ィ匕されるため、 バリ ァ膜とビア層間絶縁膜側壁との密着性を強化できる。 また、 十分に酸化された結 果、 ビア間のリークを抑制することができるので、 信頼性も向上する。 一方、 溝 間絶縁膜はァッシングされないために低誘電率な多層配線を形成することが可 倉 となる。
本発明によれば、 低誘電率膜を配線層間膜に用いた多層配線において、 トレン チ側壁のアツシングダメージを生じず、 かつ、 ビア層間膜の密着性、 リークの抑 制が可能となり、実効比誘電率が低く、ビア信頼性の高い多層配線が形成できる。 実施例
以下、 本発明の実施例について図面を参照しながら詳細に説明する。
(実施例 1 )
<基本構造一ハーフビア + D HM〉
図 5乃至図 7は本発明の第 1の実施例に係る多層配線構造の製造プロセスを 模式的に示す要部平面図と断面図である。 第 1の実施例は、 シリコン酸化膜 ZM P S膜 Zシリコン酸化膜ストッパー _ A u r o r a _ U L Kの絶縁膜構造にビ ァとトレンチが形成されている、 いわゆるデュアルダマシン C u配線の形成にあ たり、 A u r o r a—U L K膜の一部までビア加工をした後、 有機材料おょぴレ ジスト塗布、 トレンチレジストパターン形成し、 シリコン窒化膜 Ζシリコン酸化 膜ノヽードマスクプロセスにより溝加工を行うことにより、 トレンチ部分の M P S 膜の側壁ダメ一ジを生じずにデュアルダマシン加工を行うことができるもので まず、 図 5 (a) に示すように、 下層配線 201上に銅キャップ膜となるシリ コン炭窒化膜 202、 ビア層間絶縁膜となる Au r o r a— ULK膜 203、 ェ ッチンダストッパーとなるシリコン酸化膜 204、 配線層閒絶縁膜となる M P S 膜 205、 下層のハードマスクであるシリコン酸化膜 206、 上層のハードマス クであるシリコン窒化膜 207をこの順に例えばプラズマ C V D法により成膜 し、 その上に反射防止膜 208、 ビア用レジスト 209をこの順に塗布し、 ビア レジストパターン 209 aを开成する · 次に図 5 (b) に示すように、 ビアレジス トパターン 209 aが形成されたレ ジスト 209をマスクとして、 反射防止膜 208、 シリコン窒化膜 207、 シリ コン酸化膜 206、 MP S膜 205、 シリコン酸化膜 204、 Au r o r a_U LK膜 203の一部をこの順でエッチングする。
その後、 図 5 (c) に示すように、 例えば酸素プラズマなどでアツシングを行 うと、 ビア孔パターン 203 aが形成される。 この際、 Au r o r a—UL!O 203、 MPS膜 205側壁には、 酸素プラズマによる酸化層 230が形成され る。 その後、.シリコン窒化膜 207の上に有機膜 210を塗布し、 シリコン酸化 膜 21 1を例えば CVD法によって成膜する。
次に、 図 5 (d) に示すように、 シリコン酸化膜 21 1の上に反射防止膜 21 2、 トレンチレジス ト 21 3をこの順に塗布し、 トレンチレジストパターン 21 3 a、 213 b、 213 cを形成する。
続いて、 図 6 (a) に示すように、 トレンチレジストパターン 21 3 a、 21 3 b、 213 cが形成されたレジスト 213をマスクとして、反射防止膜 212、 シリコン酸化膜 21 1、 有機膜 210、 シリコン窒化膜 207、 シリコン酸ィ匕膜 206の一部をエッチングする。 有機膜 210のエッチングの際にトレンチレジ スト 213と反射防止膜 212が消失し、 シリコン酸化膜 206の一部のエッチ ングの際にシリコン酸化 S莫 21 2が消失するため、 図 6 (a) に示したエツチン グ加工後は有機膜 210が最上層になる形となる。
その後、 図 6 (b) に示すように、 有機膜 210を例えば酸素プラズマにより アツシングすると、 トレンチ溝パタ一ンが転写されたトレンチ溝ハードマスクパ ターン 206 a、 .206 b、 206 cが形成できる。 この時、 トレンチ溝ハード マスクパターン 206 a、 206 b, 206 c下にある MP S膜 205はアツシ ングプラズマに曝されないので、 ダメージを生じない。 また、 先に形成したビア パターンは酸素プラズマに曝されてさらに酸化する。
さらに、図 6 (c)に示すように、 トレンチ溝ハードマスクパターン 206 a、 206 b, 206 cが形成されたシリコン窒化膜 207をマスクとして、 シリコ ン酸化膜 206の残膜と、 MP S膜 205をエッチングするとともに、 ビア孔パ ターン 203 aが形成された絶縁膜をマスクとして、 Au r o r a— ULK20 3膜の残膜をエッチングする。 この時、 40%以上の窒素ガス、 40%以上のフ ロロカーボンガスに酸素ガスを添加した混合ガスプラズマによって MP Sをェ ツチングすることによって、 ハードマスクの形状劣化を招くことなく加工が可能 である。
さらに図 6 (d) に示すように、 銅キャップ膜 202をエッチパックする間に シリコン窒化膜ハードマスク 207が消失する。
その後、 図 7 (a) に示すように、 バリア · Cuシードスパッタ、 Cuめっき を行い、 CMPにより Cu配線 214が形成される。
さらに図 7 (b) に示すように、 Cuキャップ膜としてシリコン炭窒化膜 21 5を例えば CVDにより成膜する。 これを繰り返すことにより、 多層配線が形成 できる。 このとき、 Au r o r a— ULK膜 203の側壁は 2回の酸素アツシン グを通過するため、 酸化度合いの強い膜になるだめ、 バリアの密着性が向上し、 ビア層間の信頼性が向上する。 一方、 ビア直上にない部分の MP S膜 205の側 壁は酸素アツシングを経ないため、 比誘電率は低！/、まま保たれる。
本実施例のビア層間膜として Au r o r a— ULK膜を示したが、 例えば、 A u r o r a _U L K以外の日本 A S M社の A u r o r aシリーズ、 T r i c o n 社の O r i o n、 Ap p l i e d Ma t e r i a l s社の BD/BD I I (B l a c k D i amo n d/B l a c k D i amo n d 1 1)、 ノべラ ス社の C o r a lなどの CVD— S i OCH膜、 D o w-C h e m i c a 1社の ポーラス S i L K：、 触媒化成社の N C Sなどの塗布成膜する S i O C H膜などで も構わない。 さら.には、 特開 2004— 047873号公報 （文献 1 ) で示され ているようなプラズマ重合で形成される S i〇CH膜でもよい。 配線層間絶縁膜 としては、 MP S膜を示したが、 上記と同じ材料が適用できる。 実装耐性を考え ると、 ビア層間絶縁膜の方が配線層間絶縁膜よりも高い密度を持つ材料を選択す るのが好ましい。 '
本実施例では、 Cuキャップ膜としてシリコン炭窒化膜を用いた例を示した力 低誘電率膜とのエッチング選択比が確保でき、 C uパリア性のある材料であれば、 特に制限はなく、 どのような材料も使用することができる。 例えば、 シリコン炭 化膜、 シリコン窒化膜などが挙げられるが、 プラズマ重合法で形成された有機膜 ゃジビュルシロキサン 'ベンゾシクロブテン （DVS—BCB) のようなシロキ サンン含有有機膜であってもよい。 エッチングストッパー膜としてシリコン酸ィ匕 膜を示したが、 低誘電率膜とのェツチング選択比が確保できる材料であれば、 特 に制限はなく、 S i〇CHの組成を持つ低誘電率膜などでも良い。 ハードマスク の組み合わせとしては S i N/S i 02を示したが、 選択比が確保できる組み合 わせであれば、 特に制限はなく、 S i C/S i〇2、 S i CNZS i 02、 S i O 2/S i N、 S i〇2/S i C、 S i Oノ S i C Nなどの組み合わせなどからポ 一ラス S i OCH膜どの選択比の高いいずれの組み合わせでも良い。 さらには、 チタン、 タンタル、 タングステン、 アルミニウムやその合金、 あるいは酸化物、 窒化物をハードマスクの片方、 あるいは両方に使用することもできる。 また、 ァ ッシング耐性がある膜であれば、 低誘電率膜でも良いし、 その改質膜でも良い。 本実施例では、 ビアエッチングを Au r o r a— U L K膜の半分程度までエツ チングする方法を示したが、 ビアエッチングは、 図 7 (c) のように Au r o r a—ULK膜をすベてエッチングしてしまっても良い。 また、 Cuキャップ膜の エッチバック時に図 7 (d) のようにシリコン酸化膜ストッパーがエッチングさ れてしまっても良い。
本実施例の適用例として、 図 8に示す構造が他に考えられる。
図 8 (a) のように低誘電率膜上のシリコン酸化膜を CMPで全て除去してし まってもよい。 また、 図 8 (b) のようにポーラス S i OCH膜側壁保護、 あるいは側壁ラフ ネス制御のためのライナー 220がある構造でも良い。 この際のライナーにはシ リコン酸化膜、 シリコン窒化膜、 シリコン炭窒化膜、 シリコン炭化膜、 S i OC H膜あるいはプラズマ重合で形成された有機膜、 シ口キサン含有有機膜などが考 えられる。 '
さらに図 8 (c) には C uキヤップ膜として低誘電率膜 221を用いた例を示 した。 前述したようにプラズマ重合法で形成された有機膜ゃジビュルシロキサ ン 'ベンゾシクロブテン （DVS— BCB) のようなシロキサンン含有有機膜な どが考えられる。 ·
図 9 (a) に従来プロセスであるビアファース トプロセスと図 9 (b) に本発 明で形成されるデュアルダマシン配線構造の断面の模式図を夫々示す。 ビア側壁 は両プロセスとも酸ィヒが進んでおり、 同様である。 一方、 トレンチ側壁は、 図 9 (a) におけるビアファーストプロセスで酸化が進んでいるのに対し、 図 9 (b) に示す本発明では抑制され、 ほとんど酸ィヒしていない状態を作ることが可能であ る。 この結果、 本発明によれば、 ビアの信頼性を確保しながら、 実効比誘電率を 抑制することが可能となる。
(実施例 2)
<ハーフビア + DHM+ストッパレス >
図 1 0から図 1 2は本発明の第 2の実施例に係る多層配線構造の製造プロセ スを模式的に示す要部平面図と断面図である。
第 2の実施例は、 シリコン酸化膜 ZMP S/Au r o r a _ULKの絶縁膜構 造にビアと トレンチが形成されている、 いわゆるストツパレスのデュアルダマシ ン Cu配線の形成にあたり、 Au r o r a— ULK膜の一部までビア加工をした 後、 有機材料およびレジスト塗布、 トレンチレジストパターン形成し、 シリコン 窒化膜/シリコン酸化膜ハードマスクプロセスにより溝力卩ェを行うことにより、 トレンチ部分の MP S膜の側壁ダメージを生じずにストッパなし構造のデュア ルダマシン加工を行うことができる特徴がある。 その製造方法は具体的には、 以 下の通りである。 まず、 図 10 (a) に示すように、 下層配線 201上に銅キャップ膜となるシ リコン炭窒化膜 202、 ビア層間絶縁膜となる Au r o r a— ULK膜 203、 配線層間絶縁膜となる M P S膜 205、 下層のハードマスクであるシリコン酸化 膜 206、 上層のハードマスクであるシリコン窒化 J3莫 207をこの順に例えばプ ラズマ CVD法により成膜し、 その上に反射防止膜 208、 ビア用レジスト 20 9をこの順に塗布し、 ビアレジストパターン 209 aを形成する。
次に図 10 (b) に示すように、 ビアレジストパターン 209 aが形成された レジスト 209をマスクとして、 反射防止膜 208、 シリコン窒化膜 207、 シ リコン酸化膜 206、. MP S膜 205、 Au r o r a—ULK膜 203の一部を この順でエッチングする。 .
その後、 図 1 0 (c) に示すように、 例えば酸素プラズマなどでアツシングを 行うと、 ビア孔パターン 203 aが形成される。 この際、 Au r o r a— ULK 膜 203、 MP S膜 205側壁には、 酸素プラズマによる酸化層 230が形成さ れる。 エッチングは例えば A u r o r a— ULK膜の半分までをエッチングした ものを示したが、 図 1 2 (c) のように全てをエッチングしても良い。
その後、 図 10 (d) に示すように、 シリコン窒化膜 207の上に有機膜 21 0を塗布し、 シリコン酸化膜 21 1を例えば CVD法によって成膜する。 シリコ ン酸化膜 21 1の上に反射防止膜 212、 トレンチレジスト 213をこの順に塗 布し、 トレンチレジス トパタ一ン 21 3 a、 213 b, 213 cを形成する。 図 1 1 (a) に示すように、 トレンチレジストパターン 213 a、 21 3 b, 213 cが形成されたレジスト 213をマスクとして、 反射防止膜 212、 シリ コン酸化膜 21 1、 有機膜 210、 シリコン窒化膜 207、 シリコン酸化膜 20 6の一部をエッチングする。 有機膜 210のエッチングの際にトレンチレジスト 213と反射防止膜 21 2が消失し、 シリコン酸化膜 208の一部のエッチング の際にシリコン酸化膜 212が消失するため、 図 1 1 (a) に示したエッチング 加工後は有機膜 210が最上層にある形となる。
その後、 図 1 1 (b) に示すように、 有機膜 210を例えば酸素プラズマによ りアツシングすると、 トレンチ溝パターンが転写されたトレンチ溝ハードマスク パターン 206 a.、 206 b, 206 cが形成できる。 この時、 トレンチ溝ハー ドマスクパターン 206 a、 206 b, 206 c下にある MP S膜 205はアツ シングプラズマに曝されないので、 ダメージを生じない。 また、 先に形成したビ ァパターンは酸素プラズマに曝されてさらに酸化する。
さらに、 図 1 1 (c) に示すように、 トレンチ溝ハードマスクパターン 206 a、 206 b, 206 cが形成されたシリコン窒化膜 207をマスクとして、 シ リコン酸ィ匕膜 206の残 g莫と、 MP S膜 205をエッチングするとともに、 ビア 孔パターン 203 aが形成された絶縁膜をマスクとして、 Au r o r a— ULK 膜 203の残膜をエッチングする。 この時、 15%以上の酸素ガス、 5%以上 2 0 %未満のフロロカーボンガスを窒素で希釈した混合ガスプラズマによつて M p Sをエッチングすることによって、 エッチングを A u r o r a一 ULK膜で停 止させることができる。
さらに、 図 1 1 (d) に示すように、 銅キャップ膜 202をエッチバックする 間にシリコン窒化 S莫ハードマスク 207が消失する。
その後、 図 1 2 (a) に示すように、 バリア · C uシ一ドスパッタ、 C uめつ きを行い、 CMPにより C u配線 214が形成される。
図 12 (b)に示すように、上層配線 M 2は、 ビア V 1に目合わせているので、 M2-V 1間目合わせずれは Δ d 2に抑制されている。 さらに Cuキャップ膜と してシリコン炭窒化膜 21 5を例えば CVDにより成膜する。 これを繰り返すこ とにより、 多層配線が形成できる。 このとき、 Αύ r o r a— ULK膜 203の 側壁は 2回の酸素ァッシングを通過するため、 酸化度合いの強い膜になるため、 バリアの密着性が向上し、 ビア層間の信頼性が向上する。 一方、 ビア直上にない 部分の MPS膜 205の側壁は酸素アツシングを経ないため、 比誘電率は低いま ま保たれる。
本実施例のビア層間膜として Au r o r a— ULK膜を示したが、 例えば、 A u r o r a _U L K以外の日本 A SM社の A u r o r aシリーズ、 T r i c o n 社の O r i o n、 Ap p l i e d Ma t e r i a l s社の BD/BD I I、 ノ ベラス社の C o r a 1などの CVD— S i OCH膜、 Dow— Ch emi c a l 社のポーラス S i.LK、 触媒化成社の NC Sなどの塗布成膜する S i OCH膜な どでも構わない。 さらには、 文献 1で示されているようなプラズマ重合で形成さ れる S i OCH膜でもよい。 配線層間絶縁膜としては、 MP S膜を示したが、 上 記と同じ材料が適用できる。 エッチング選択比を確保し、 良好なデュアルダマシ ン構造を形成するには、 ビア層間絶縁膜よりも炭素 Zシリコン比率の高い配線層 間絶縁膜を使用するのが好ましく、 実装耐性を考えるとビア層間絶縁膜の方が配 線層間絶縁膜よりも高い密度を持つ材料を選択するのが好ましい。
本実施例では、 Cuキャップ膜としてシリコン炭窒化膜を用いた例を示した力 低誘電率膜とのエッチング選択比が確保でき、 C uバリァ性のある材料であれば、 特に制限はなく、 どのような材料も使用することができる。 例えば、 シリコン炭 化膜、 シリコン窒化膜などが挙げられるが、 プラズマ重合法で形成された有機膜 ゃジビニルシロキサン .ベンゾシクロブテン (DVS-BCB) のようなシロキ サンン含有有機膜であってもよい。 ハードマスクの組み合わせとしては S i NZ S i O 2を示したが、選択比が確保できる組み合わせであれば、特に制限はなく、 S i C/S i〇2、 S i CN/S i〇2、 S i〇2ZS i N、 S i 02ZS i C、 S i 02/S i CNなどの組み合わせなどからポーラス S i OCH膜との選択比の 高いいずれの組み合わせでも良い。 さらには、チタン、タンタル、タングステン、 アルミニウムやその合金、 あるいは酸化物、 窒化物をハードマスクの片方、 ある いは両方に使用することもできる。 また、 アツシング耐性がある膜であれば、 低 誘電率膜でも良いし、 その改質膜でも良い。 '
本実施例の適用例として、 図 1 3に示す構造が他に考えられる。
図 1 3 (a) のように低誘電率膜上のシリコン酸化膜を CMPで全て除去して しまってもよい。
また、 図 1 3 (b) のようにポーラス S i OCH膜側壁保護、 あるいは側壁ラ フネス制御のためのライナー 2 20がある構造でも良い。 この際のライナーには シリコン酸化膜、 シリコン窒化膜、 シリコン炭窒化膜、 シリコン炭化膜、 S i O C H膜あるいはブラズマ重合で形成された有機膜、 シ口キサン含有有機膜などが 考えられる。 さらに、 図 13. (c) には Cuキャップ膜として低誘電率膜 103を用いた例 を示した。 前述したようにプラズマ重合法で形成された有機膜やジビニルシロキ サン 'ベンゾシクロブテン （DVS— BCB) のようなシロキサンン含有有機膜 などが考えられる。
(実施例 3) '
くハーフビア + DHM+ストッパレス + L o w-k HM>
図 14から図 16は本発明の第 3の実施例に係る多層配線構造の製造プロセ スを模式的に示す要部平面図と断面図である。
第 3の実施例は、 シリコン酸化膜 Zリジッド S i OC H/M P S/Au r o r a—ULKの絶縁膜構造にビアと トレンチが形成されている、 いわゆる低誘電率 膜 (L o w-k) ハードマスク/ポーラス S i OCH/ストツパレス構造のデュ アルダマシン Cu配線の形成にあたり、 Au r o r a—ULK膜の一部までビア 加工をした後、有機材料およびレジスト塗布、 トレンチレジストパターン形成し、 シリコン窒化膜/シリコン酸化膜ハードマスクプロセスにより溝加工を行うこ とにより、 ビアファーストプロセスであり、 かつ、 トレンチ部分の MP S膜の側 壁ダメージを生じずにストッパなし構造のデュアルダマシン加工を行うことが できる特徴がある。 また、 本実施例により、 ハードマスクの誘電率が低減できる ので、 実効誘電率の低下が見込める。
まず、 図 14 (a) に示すように、 下層配#泉 301上に銅キャップ膜となるシ リコン炭窒化膜 302、 ビア層間絶縁膜となる Au r o r a— ULK膜 303、 配線層間絶縁膜となる MP S膜 304、 L o w_ kハードマスクとなるリジッド S i O C HSI 305、 下層のハードマスクであるシリコン酸化膜 306、 上層の ハードマスクであるシリコン窒化膜 307をこの順に例えばプラズマ CVD法 により成膜し、 その上に反射防止膜 308、 ビア用レジスト 309をこの順に塗 布し、 ビアレジストパターン 309 aを形成する。
次に、 図 14 (b) に示すように、 ビアレジストパターン 309 aが形成され たレジスト 309をマスクとして、 反射防止膜 308、 シリコン窒化膜 307、 シリコン酸化膜 306、 リジッド S i〇CH膜 305、 MP S膜 304、 Au r o r a— ULK膜.303の一部をこの順でエッチングする。
その後、 図 14 (c) に示すように、 例えば酸素プラズマなどでアツシングを 行うと、 ビア孔パターン 303 aが形成される。 この際、 Au r o r a— ULK 膜 303、 MP S膜 304側壁には、 酸素プラズマによる酸化層 330が形成さ れる。 エッチングは例えば Au r o r a— ULK膜 303の半分までをエツチン グしたものを示したが、 図 16 (c) のように全てをエッチングしても良い。 その後、 図 14 (d) に示すように、 シリコン窒化膜 307の上に有機膜 31 0を塗布し、 シリコン酸化膜 31 1を例えば CVD法によって成 S莫する。 シリコ ン酸化膜 31 1の上に反射防止膜 312、 トレンチレジスト 3 13をこの順に塗 布し、 トレンチレジストパターン 313 a、 31 3 b, 313 cを形成する。 次に、 図 1 5 (a) に示すように、 トレンチレジストパターン 313 a、 31 3 b、 313 cが形成されたレジスト 31 3をマスクとして、反射防止膜 312、 シリコン酸化膜 31 1、 有機膜 310、 シリコン窒化膜 307、 シリコン酸化膜 306の一部をエッチングする。 有機膜 310のエッチングの際にトレンチレジ スト 313と反射防止膜 312が消失し、 シリコン酸化膜 306の一部のエッチ ングの際にシリコン酸化膜 31 1が消失するため、 図 15 (a) に示したエッチ ング加工後は有機膜 310が最上層にある形となる。
その後、 図 1 5 (b) に示すように、 有機膜 310を例えば酸素プラズマによ りアツシングすると、 トレンチ溝パターンが転写されたトレンチ溝ハードマスク パターン 306 a、 306 b, 306 cが形成できる。 このとき、 トレンチ溝ハ ードマスクパターン 306 a、 306 b、 306 c下にあるリジッド S i O CH 膜 305はアツシングプラズマに曝されないので、 ダメージが生じない。 また、 先に形成したビアパターンは酸素プラズマに曝されてさらに酸ィヒする。
さらに、 図 1 5 (c) に示すように、 トレンチ溝ハードマスクパターン 306 a、 306 b, 306 cが形成されたシリコン窒化膜 307をマスクとして、 シ リコン酸化膜 306の残膜と、 リジッド S i OCH膜 305、 MP S膜 304を エッチングするとともに、 ビア孔パターン 303 aが形成された絶縁膜をマスク として、 Au r o r a—ULK膜 303の残膜をエッチングする。この時、まず、 40%以上の窒素.ガス、 40%以上のフロロカーボンガスに酸素ガスを添加した 混合ガスプラズマによってリジッド S i OCHをエッチングする。 この条件では
5 i o2との選択比が高いので、 寸法ずれやハードマスクの形状異常を生じるこ となく加工が可能である。
さらに、 図 15 (d) に示すように、 15%以上の酸素ガス、 5%以上 20% 未満のフロロカーボンガスを窒素で希釈した混合ガスプラズマによって MP S をエッチングすることによって、 エッチングを Au r o r a一 ULK膜 303で 停止させることができる。 さらに銅キャップ膜 302をエッチバックする間にシ リコン窒化膜ハードマスク 307が消失する。
その後、 図 16 (a) に示すように、 バリア · Cuシードスパッタ、 Cuめつ きを行い、 CMPにより Cu配線 314が形成される。 このとき、 S i 02ハー ドマスクを全て研磨することにより、 配線層間は低誘電率膜だけの構造になるた め、 実効誘電率の低下を見込める。 また、 本実施例ではリジッド S i OCHS莫の ァッシングダメージが生じないため、 十分な C M P耐性を保証できる。
さらに図 1.6 (b) に示すように、 Cuキャップ膜としてシリコン炭窒化膜 3 15を例えば CVDにより成膜する。 これを繰り返すことにより、 多層配線が形 成できる。 このとき、 Au r o r a— ULK膜 303の側壁は 2回の酸素アツシ ングを通過するため、酸化度合いの強い膜になるため、バリアの密着性が向上し、 ビア層間の信頼性が向上する。 一方、 ビア直上にない部分の MP S膜 304の側 壁は酸素ァッシングを経ないため、 比誘電率は低いまま保たれる。
本実施例のビア層間膜として Au r o r a— ULK膜を示したが、 例えば、 A u r o r a— U L K以外の日本 A SM社の A u r o r aシリーズ、 Tr i c o n 社の〇 r i o n、 Ap p l i e d Ma t e r i a l s社の BD/BD I I、 ノ ベラス社の C o r a 1などのし VD― S i O C HS莫ヽ D ow― C h e m i c a 1 社のポーラス S i LK、 触媒化成社の NCSなどの塗布成膜する S i OCH膜な どでも構わない。
さらには、 文献 1で示されているようなプラズマ重合で形成される S i OCH 膜でもよい。 配線層間絶縁膜としては、 MPS膜を示したが、 上記と同じ材料が 適用できる。 エツ.チング選択比を確保し、 良好なデュアルダマシン構造を形成す るには、 ビア層間絶縁膜よりも炭素 シリコン比率の高い配線層間絶縁膜を使用 するのが好ましく、 実装耐性を考えるとビア層間絶縁膜の方が配線層間絶縁膜よ りも高い密度を持つ材料を選択するのが好ましい。 また、 0 _1^ハードマス クとして、 リジッド S i OCH膜を示したが、 CMP耐性を持つ L o w— k膜で あれば特に限定されず、 上記のような低誘電率膜のいずれも使用できる。
本実施例では、 Cuキャップ膜としてシリコン炭窒化膜を用いた例を示した力 低誘電率膜とのエツチング選択比が確保でき、 C uバリァ性のある材料であれば、 特に制限はなく、 どのような材料も使用することができる。 例えば、 シリコン炭 化膜、 シリコン窒化膜などが挙げられるが、 プラズマ重合法で形成された有機膜 ゃジビュルシロキサン 'ベンゾシクロプテン （DVS— B CB) のようなシロキ サンン含有有機膜であってもよい。 ハードマスクの組み合わせとしては S i N/ S i〇 2を示したが、選択比が確保できる組み合わせであれば、特に制限はなく、 S i C/S i 02、 S i CN/S i 02、 S i〇2/S i N、 S i 02/S i C、 S i〇2/S i CNなどの組み合わせなどからポーラス S i OCH膜との選択比の 高いいずれの組み合わせでも良い。 さらには、チタン、タンタル、タングステン、 アルミニウムやその合金、 あるいは酸化物、 窒化物をハードマスクの片方、 ある いは両方に使用することもできる。 また、 アツシング耐性がある膜であれば、 低 誘電率膜でも良いし、 その改質膜でも良い。
本実施例の適用例として、 図 1 7に示す構造が他に考えられる。 図 1 7 (a) のようにポーラス S i OCH膜側壁保護、 あるいは側壁ラフネス制御のためのラ イナ一 3 20がある構造でも良い。 この際のライナーにはシリコン酸化膜、 シリ コン窒化膜、 シリコン炭窒化膜、 シリコン炭化膜、 S i OCH膜あるいはプラズ マ重合で形成された有機膜、 シロキサン含有有機膜などが考えられる。 また、 図 1 7 (b) には Cuキャップ膜として低誘電率膜 3 2 1を用いた例を示した。 前 述したようにプラズマ重合法で形成された有機膜ゃジビニルシロキサン ·ベンゾ シクロブテン （DVS— BCB) のようなシロキサンン含有有機膜などが考えら れる。 (実施例 4) .
<多層構造 > '
図 1 8にシリコン基板 601に素子分離酸化膜 602で分離された MO S F ET 603上に炭素含有の低誘電率絶縁膜に銅多層配線を形成した実施例を示 す。 以下に、 その構造的特徴を示す。 本実施例においても、 デュアルダマシン構 造の形成にはビアファーストのレジストプロセスとハードマスクを組み合わせ た方法を用いることにより、 ビア層間膜側壁は酸化しており、 ビア直上以外のト レンチ層間膜側壁は酸ィ匕していない構造の配線を形成できる。 ここでは、 ビア層 間膜として Au r o r a— ULK膜、 トレンチ層間膜として MP S膜、 L ow— kハードマスクとして BD膜を用いた場合を示したが、 Au r o r a—ULK以 外の日本 A S M社の A u r o r aシリーズ、 T r i c o n社の O r i o n、 A p p l i e d Ma t e r i a l s社の BD I I、 ノベラス社の C o r a lなどの CVD-S i OCH膜、 Dow— Ch em i c a 1社のポーラス S i LK、 触媒 化成社の NC Sなどの塗布成膜する S i OCH膜などでも構わない。 さらには、 特開 2004-047873で示されているようなプラズマ重合で形成される
5 i〇CH膜でもよい。
MOS FET603上には、 Wコンタクトプラグ 604を持つシリコン酸化膜
605が形成されており、 前記シリコン酸化膜 605上に第 1層目銅配線 606 に対応する配線溝のエッチストップ膜と.して 30 nm厚のシリコン炭窒化膜 6 1 3が形成されている。 このシリコン炭窒化膜上には 1 1 O nm厚の MPS膜 6 14とそのハードマスクとして 3 O nm厚の BD膜 61 5が形成されている。 第 1層目の銅配線は、 かかる BD膜 615/MP S膜 6 14 Zシリコン炭窒化膜 6 1 3からなる積層絶縁膜を貫く配線溝に T a (10 nm) /T a N ( 5 n m) の バリア膜 616で覆われた Cu膜 617が埋め込まれた構造となっている。 この 第 1層目の Cu配線 606は、 Wコンタクトプラグ 604に接続されている。 第 1層目の C u配線 606上には、 ビアェツチングストップ層として 30 n m 厚のシリコン炭窒化膜 613 aが形成されている。 さらに、 1 3 O nm厚の A u r o r a—ULK膜 614 aとが形成されている。 Au r o r a—ULK膜 61 4 aは CMP等によって平坦化されていても良い。 さらに、 この Au r o r a— ULK膜 6 14 a上には 1 30 nm厚の MP S膜 6 14 bとそのハードマスク として 3011!11厚の80膜6 1 5 bが形成されている。 この積層構造絶縁膜に対 して、 BD膜 615 b/MPS膜 6 14 bを貫く配線溝に C u膜の埋め込まれた 第 2の Cu配線 608が形成されている。 この第 2の銅配線 608の底部より、 Au r o r a— UL K膜 6 14 aとシリコン炭窒化膜 6 1 3 aを貫く第 1の C uビアプラグ 607が形成されており、 第 1層目の Cu配線 606に接続されて いる。 Au r o r a— ULK膜 614 a側壁は、 2回のアツシング工程で形成さ れた酸化層 618 bが存在し、 MP S膜 614 b側壁もビア側壁と上下に一直線 に並んでいる箇所は酸化層が存在する。 この酸化層の存在により、 バリア材との 密着性が向上し、 かつ、 ビアリークを低減できる。
第 3層の Cu配線層 6 10、 第 3層と第 2層を繋ぐ Cuビアプラグ 609に対 しても、 第二配線層 608、 ビアプラグ 607と同じ構造を形成することが可能 であり、 この構造を重ねることによって多層配線を形成することが可能である。
産業上の利用可能性
以上の説明のように、 本発明に係る多層配線の製造方法は、 半導体装置やその ための酉己線の製造に適用される。

Claims

請 求 の 範 囲
1 . 下層配線上にバリア絶縁膜、 ビア層間絶縁膜、 配線層間絶縁膜、 ハード マスク膜の順に積層された絶縁膜構造において、 前記絶縁膜構造内にビア孔パタ ーンを形成した後に、 前記ハードマスク膜中に溝パターンを形成し、 これをマス クとして前記絶縁膜構造内に溝加工を行うことを特徴とする多層配線の製造方 法。
2 . 請求項 1に記載の多層配線の製造方法において、 前記ハードマスク膜が 酸素プラズマに曝されても組成が変化しないことを特徴とする多層配線の製造 方法。
3 . 請求項 1または 2に記載の多層配線の製造方法において、 前記絶縁膜構 造内に形成されるビア孔パターンを、 ハードマスク膜、 配線層間絶縁膜とビア層 間絶縁膜の一部を貫通して形成することを特徴とする多層配線の製造方法。
4 . 請求項 1〜 3の内のいずれか一つに記載の多層配線の製造方法において、 前記ハードマスク膜が少なくとも 2層の積層膜からなることを特徴とする多層 配線の製造方法。
5 . 請求項 4に記載の多層配線の製造方法において、 前記 2層のハードマス ク膜において、 下層ハードマスク膜の膜厚が上層ハードマスク膜の膜厚以上の厚 さであることを特徴とする多層配線の製造方法。
6 . 請求項 1〜 5の内のいずれか一つに記載の多層配線の製造方法において、 前記配線層間絶縁膜が S i o 2膜よりも比誘電率が低い多孔質膜であることを特 徴とする多層配線の製造方法。
7 . 請求項 1〜 6の内のいずれか一つに記載の多層配線の製造方法において、 前記ハードマスク膜の少なくとも一部が S i 0 2膜からなることを特徴とする多 層配線の製造方法。
8 . 請求項 1〜 7の内のいずれか一^ 3に記載の多層配線の製造方法において、 前記ハードマスク膜が下層 S i 0 2膜、 上層 S i N膜の積層膜からなることを特 徴とする多層配^の製造方法。
9 . 請求項 1〜 5の内のいずれか一つに記載の多層配線の製造方法において、 前記ハードマスク膜の少なくとも一部が、 チタン、 タンタル、 タングステン、 了 ルミ二ゥム、 その合金ある 、はその化合物の中から選択された 1種または複数種 の材料の膜を有することを特徴とする多層配線の製造方法。
1 0 . 請求項 1〜 9の内のいずれか一つに記載の多層配線の製造方法におい て、 前記ビア層間絶縁膜と前記配線層間絶縁膜との間に、 S i〇2からなるエツ チンダストッパー膜が挿入されていることを特徴とする多層配線の製造方法。
1 1 . 請求項 1〜 1 0の内のいずれか一つに記載の多層配線の製造方法にお いて、 前記ビア層間絶縁膜の炭素 zシリコン比が前記配線層間絶縁膜の炭素/シ リコン比に比べて小さいことを特徴とする多層配線の製造方法。
1 2 . 請求項 1〜 1 1の内のいずれか一つに記載の多層配線の製造方法にお いて、 前記配線層間絶縁膜が 2層の積層膜からなり、 下層の炭素/シリコン比に 比べて上層の炭素 zシリコン比が小さいことを特徴とする多層配線の製造方法。
1 3 . 下層配線上に S i C Nからなるバリァ絶縁膜、 S i O C Hからなるビ ァ層間絶縁膜、 多孔質 S i O C Hからなる配線層間絶縁膜、 S i O o/ S i N力、 らなるハードマス.ク膜を順に形成し、 絶縁膜構造を形成する工程と、 前記ハード マスク膜上にビア孔レジストパターンを形成し、絶縁膜構造内にビア孔を形成し た後に酸素プラズマアツシングによってビア孔レジストを除去する工程と、 前記 ビア孔上に配線溝レジストパターンを形成した後、 前記配線溝レジストパターン をドライエッチングによって前記ハードマスク膜に転写した後、 酸素プラズマァ ッシングによって配線溝レジストを除去する工程と、 ハードマスクに転写された 配線溝パターンをマスクとして前記絶縁膜構造内に溝加工を行うことを特徴と する多層配線の製造方法。
1 4 . 半導体基板又は半導体層に形成された少なくとも 1つの回路素子に電 気的に接続された状態で前記半導体基板上又は前記半導体層上に形成された、 配 線層間絶縁膜に形成された配線溝およびビア層間絶縁膜に形成されたビア孔に 金属を充填して形成された配線およびビア孔プラグを有する単位配線構造が複 数積層された多層配線の構造において、 ビア孔プラグの直上部の配線の配線層間 絶縁膜の側壁に比べて、 ビア孔プラグの直上部でない配線の配線層間絶縁膜の側 壁の密度が高く、 かつ、 ビア孔プラグ側壁に接するビア層間絶縁膜に比べて、 ビ ァ孔プラグに接しないビア層間絶縁膜の密度が高いことを特徴とする多層配線 構造。
1 5 . 半導体基板又は半導体層に形成された少なくとも 1つの回路素子に電 気的に接続された状態で前記半導体基板上又は前記半導体層上に形成された、 配 線層間絶縁膜に形成された配線溝およぴビア層間絶縁膜に形成されたビア孔に 金属を充填して形成された配線およびビア孔プラグを有する単位配線構造が複 数積層された多層配線の構造において、 ビア孔プラグの直上部の配線の配線層間 絶縁膜の側壁に比べて、 ビア孔プラグの直上部でない配線の配線層間絶縁膜の側 壁の比誘電率が高く、かつ、ビア孔プラグ側壁に接するビア層間絶縁膜に比べて、 ビア孔プラグに接しないビア層間絶縁膜の比誘電率が高いことを特徴とする多 層配線構造。
1 6 . 半導体基板又は半導体層に形成された少なくとも 1つの回路素子に電 気的に接続された状態で前記半導体基板上又は前記半導体層上に形成された、配 線層間絶縁膜に形成された配線溝およびビア層間絶縁膜に形成されたビア孔に 金属を充填して形成された配線およびビア孔プラグを有する単位配線構造が複 数積層された多層配線の構造において、 配線、 ビア層間絶縁膜材料が炭素とシリ コンを少なくとも含む膜であって、 ビア孔プラグの直上部の配線の配線層間絶縁 膜の側壁に比べて、 ビア孔プラグの直上部でなレ、配線の配線層間絶縁膜の側壁の 炭素ノシリコン比が高く、 かつ、 ビア孔プラグ側壁に接するビア層間絶縁膜に比 ベて、 ビア孔プラグに接しないビア層間絶縁膜の炭素/シリコン比が高いことを 特徴とする多層配線構造。
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