JP2005203672A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】上層配線に被覆されない接続孔を選択的に縮小させることにより、隣接する異電位配線とのショート不良を防止することを可能とする。
【解決手段】第１配線１６が形成された基板上に第１、第２絶縁膜１８、１９を形成する工程と、その上に第１〜第３マスク層２１〜２３を順に形成する工程と、第３マスク層２３に配線溝パターン２４を形成する工程と、配線溝パターン２４の内側にはみ出して形成される第３マスク層２３を選択的にテーパー形状に加工する工程と、第２、第１マスク層２２、２１に接続孔パターン２６を形成するとともに、第３マスク層２３のテーパー形状部分を除去する工程と、第３マスク層２３を用いたエッチングにより第２絶縁膜１９に配線溝３３を形成するとともに、第２、第１マスク層２２、２１を用いたエッチングにより絶縁膜に接続孔３１を形成する工程とを備えている。
【選択図】図１

Description

本発明は、配線に用いる導電層間の耐圧を確保して、配線の微細化、高集積化を容易にする半導体装置の製造方法に関するものである。
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となる。このため、多層配線工程で用いられる導電層は、アルミニウム（Ａｌ）系合金を用いた配線に代わり、銅（Ｃｕ）配線が導入されるようになっている。銅はアルミニウムなど従来の多層配線構造に使われていた金属材料と違って、ドライエッチングによるパターニングが困難であるため、層間に配線溝を形成しておき、銅を埋め込むことにより配線パターンを形成する、いわゆる溝配線技術（例えばダマシン法）が一般に使われている。特に接続孔と配線溝とを形成しておき、銅の埋め込みを同時に行う方法（例えばデュアルダマシン法）は、工程数の削減に有効である（例えば、特許文献１参照）。
また、配線容量の増加がデバイスの速度低下につながるため、低誘電率膜を層間絶縁膜に用いた微細な多層配線が不可欠となっている。低誘電率層間絶縁膜の材料としては、従来より比較的実績のある比誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）のみならず、ポリアリールエーテル（ＰＡＥ）に代表される有機シリコン系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電率膜が挙げられ、近年ではそれらを多孔質化させて比誘電率を２．２前後とした材料まで導入が試みられている。
デュアルダマシン法を低誘電率層間絶縁膜に適用する場合、以下の技術的な制限を克服できるプロセスである必要がある。
まず、低誘電率膜の組成がパターニングに用いられるレジストの組成に近いため、レジスト除去プロセスの際に低誘電率膜も損傷を受けやすいことが挙げられる。具体的にはレジストマスクを用いたエッチングを行った後のレジスト剥離処理や、処理済みのレジストパターンが製品規格を満たさない場合のレジスト再生処理を低誘電率膜への損傷無く行えることが不可欠となる。
次に、配線と接続孔が合わせ余裕を持たない、いわゆるボーダレス構造への適用である。半導体装置の微細化に伴い、少なくとも０．１８μｍ世代以降の多層配線ではボーダーレス構造に対応できる加工プロセスであることが大前提となっている。したがって、低誘電率膜を含む層間絶縁膜にデュアルダマシン法による配線溝と接続孔の同時形成を行う場合においても、合わせずれによるヴィア抵抗の変動が少ないプロセスであることが不可欠となる。
また、配線溝の形成を深さ制御性良く行うには、配線溝の底部近くにエッチング阻止膜の存在が必要となるが、比誘電率の比較的高いエッチング阻止膜を中間層に挿入することは、層間容量の増加を招くことになる。したがって、配線溝の形成を制御しつつも容量増加を抑えることが出来る低誘電率膜層間構造のデュアルダマシンプロセスが望まれる。
上記に示した技術的な制限に着目したデュアルダマシン法が開示されている（例えば、特許文献２、３参照。）。また、本願発明者らは、９０ｎｍ世代以降の高性能デバイスに対応可能な低誘電率膜層間構造のデュアルダマシンプロセスとして、３層ハードマスクを用いた有機膜を含む低誘電率膜層間構造のデュアルダマシンプロセスを考案した（例えば、非特許文献１参照。）。
次に、デュアルダマシンプロセスを６５ｎｍ世代、もしくは４５ｎｍ世代の微細な配線ピッチのデザインルールへ適用を検討する場合の問題点を、図６を参照して説明する。
図６（１）に示すように、基板（図示せず）上に形成された下地絶縁膜６１１上に、例えば有機膜６１２と酸化シリコン（ＳｉＯ2）膜６１３とからなる積層膜を層間絶縁膜とした銅（Ｃｕ）膜の埋め込み配線構造の下層配線６１４を形成する。
上記酸化シリコン膜６１３上には、上記下層配線６１４を被覆するＣｕ膜の酸化防止層６１５として、例えば炭化シリコン（ＳｉＣ）膜を形成し、上記酸化防止層６１５上には炭素含有酸化シリコン（ＳｉＯＣ）膜６１６を形成する。さらに、有機膜６１７として、例えばポリアリールエーテル（ＰＡＥ）膜を成膜する。続いて、第１マスク層６１８として酸化シリコン（ＳｉＯ2）膜、第２マスク層６１９として窒化シリコン（ＳｉＮ）膜、さらに第３マスク層６２０として酸化シリコン（ＳｉＯ2）膜を順次積層するように成膜した後、第３マスク層６２０上に配線溝を形成するためのレジストパターン６２１を形成する。
次に、図６（２）に示すように、上記レジストパターン６２１〔前記図６（１）参照〕をエッチングマスクに用いて、ドライエッチング法により、第３マスク層６２０の配線溝パターン６２２を形成する。そして、しかるべき後処理を経て、上記レジストパターン６２１を除去する。次に、接続孔パターン形成のためのレジストパターン６２３を形成する。上記レジストパターン６２３は、上記第３マスク層６２０に形成された配線溝パターン６２２に少なくとも一部が重なるように形成されることになる。このレジストパターン６２３は、下層配線６１４もしくは配線溝パターン６２２に対してアライメントされるように形成されるが、リソグラフィープロセス上で発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン６２２に対して、いわゆるボーダーレス構造となる領域６２４が発生することになる。
次に、図６（３）に示すように、上記レジストパターン６２３〔前記図６（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第３マスク層６２０と第２マスク層６１９および第１マスク層６１８に接続孔６２５を形成し、続いてＰＡＥ膜６１７まで接続孔６２５を延長形成する。ここで、レジストパターン６２３は、ＰＡＥ膜６１７のエッチング処理で同時に除去することができる。また、ＰＡＥ膜６１７に接続孔６２５を開口中、レジストパターン６２３は後退していくが、窒化シリコンからなる第２マスク層６１９があることにより、良好な開口形状を得ることができる。
次に、図６（４）に示すように、配線溝パターン６２２が形成された第３マスク層６２０を用いて、ドライエッチング法により、第２マスク層６１９に配線溝パターン６２２を延長形成する。また、第３マスク層６２０を用いた、第２マスク層６１９のエッチング工程において、接続孔底部に露出するＳｉＯＣ膜６１６を途中まで開口することができる。上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は１弱にすることができるため、５０ｎｍ厚の窒化シリコンからなる第２マスク層６１９をエッチングする場合、必要なオーバーエッチング量を含めてＳｉＯＣ膜６１６には接続孔６２５が延長形成され、８０ｎｍ程度の深さに開口される。
その後、図６（５）に示すように、前記接続孔層間に残ったＳｉＯＣ膜６１６に接続孔６２５を延長形成する。ここで、配線溝領域に残存する第１マスク層６１８は、配線溝パターンが形成された第２マスク層６１９を用いて、同時に除去され、配線溝６２９が形成される。このとき、図６（６）に示すように、上記接続孔６２５と上層配線溝６２９とがボーダーレス構造となる領域で、且つ隣接する配線溝６２９が最小スペースで配置された領域では、配線間スペースが局所的に狭くなる。このことは図示したの配線溝６２９（図面左側）と６２９（図面右側）との間のＰＡＥ膜６１７が該当する。
その後、配線溝６１９底部に残存するＰＡＥ膜６１７のエッチングを行い、配線溝６２９を延長形成し、延長形成された接続孔６２５底部にあるＳｉＣ膜６１５をエッチングすることにより、さらに接続孔６２５を延長形成する。これによって、所定のデュアルダマシン加工が完了することになる。そして、先述した接続孔パターニングの合わせずれや寸法ばらつき起因で発生した狭スペース領域は、さらに肩落ちが増えてスペースが狭くなることはあっても、広がることはない。なお、配線溝領域外に残存した第２マスク層６１９は、接続孔６２５底部のＳｉＣ膜６１５をエッチングする過程で除去される。
その後、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝６２９や接続孔６２５の側壁に残留するエッチング付着物や、接続孔１５底部の銅変質層を清浄にした後、図６（７）に示すように、例えばスパッタリング法によりバリアメタル層６３２としてＴａ膜を成膜し、電解めっき法もしくはスパッタリング法により銅（Ｃｕ）膜６３３を堆積することで、配線溝６２９と接続孔６２５とへ導電膜の埋め込みを行う。
さらに、化学機械研磨（ＣＭＰ）法により、バリアメタル層６３２、銅膜６３３のうち配線パターンとして不要な部分を除去する。この結果、図６（８）に示すように、銅膜６３３からなる上層配線６３４が形成され、デュアルダマシン構造の多層配線構造が得られる。また、下層配線６１４と同様、酸化防止層として例えばＳｉＣ膜６３５をデュアルダマシン配線６３４上に成膜する。しかし、先述した接続孔１５のパターニングの合わせずれや寸法ばらつき起因で発生した狭スペース部では、配線間（例えば上層配線６３４（図面左側）と上層配線６３４（図面右側）間）の分離が不十分な領域６３６が形成された。
このようにして形成されたデュアルダマシン法による多層配線は、局所的に配線間の分離が不十分な領域６３６が発生することにより、隣接する異電位配線とのショート不良に起因する歩留まりの低下が確認された。また、半導体装置が動作する範囲内で異電位配線間が分離されている場合でも、２５ｎｍ以下の分離幅である場合、その後の使用環境下において、絶縁耐圧不足に起因する初期不良や磨耗故障が発生する場合があることがわかっている。
特開平１１-０４５８８７号公報 特開２０００-１５０５１９号公報 特開２００１-４４１８９号公報 R.Kanamura他著 「Integration of Cu/low-k Dual-Damascene Interconnects with a Porous PAE/SiOC Hybrid Structure for 65nm-node High Performance eDRAM」2003 Symposium on VSI Technology Digest of Technial Papers p.107-108 2003年
解決しようとする問題点は、接続孔を介した配線間のショート不良の防止、絶縁耐圧の確保は微細化が進むにつれ、必要な配線間スペースの確保を困難にさせている点である。
その理由として、第一に、配線間スペースの縮小が挙げられる。例えば、配線間スペースは６５ｎｍ世代のデザインルールでは最小１００ｎｍ、４５ｎｍ世代では７０ｎｍ程度まで縮小されるが、リソグラフィープロセスにおける合わせずれは、スペースを縮小した分まで改善することは原理的に困難である。
第二に、接続孔の開口寸法の縮小が非常に高いことが挙げられる。接続孔の開口寸法は、通常のリソグラフィープロセスでは１２０ｎｍ以下になると安定開口することが著しく困難となる。また、その後の金属埋め込みプロセスや接続孔の低抵抗化、およびストレスマイグレーション等の配線信頼性確保の難易度も高くなる。このため、最終開口寸法は、配線間スペースの縮小率よりも大きい側に留まりやすい傾向にあり、さらに必要な配線間スペースの確保を困難にさせている。
第三に、配線の微細化に伴い、配線容量を低減すべく絶縁膜の低誘電率化が進むため、膜自体の絶縁耐圧が低下していくことが挙げられる。このため、耐圧限界幅はむしろ大きくなる傾向にあり、やはり必要な配線間スペースの確保を困難にさせている。
本発明の半導体装置の第１製造方法は、第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層、第２マスク層および第３マスク層を順に積層して形成する工程と、前記第３マスク層に配線溝を加工するための配線溝パターンを形成する工程と、前記配線溝パターンの内側にはみ出して形成される前記第３マスク層を選択的にテーパー形状に加工する工程と、前記第２マスク層および第１マスク層に接続孔を形成するための接続孔パターンを形成するとともに、前記第３マスク層のテーパー形状部分を除去する工程と、前記第３マスク層をエッチングマスクに用いたエッチングにより前記第２マスク層および前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程とを備えたことを最も主要な特徴とする。
本発明の半導体装置の第２製造方法は、第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層、第２マスク層および第３マスク層を順に積層して形成する工程と、前記第３マスク層に配線溝を加工するための配線溝パターンを形成する工程と、前記第２マスク層および第１マスク層に接続孔を形成するための接続孔パターンを形成するとともに、前記配線溝の内側にはみ出して形成される前記第２マスク層を選択的にテーパー形状に加工する工程と、前記第３マスク層をエッチングマスクに用いたエッチングにより前記第２マスク層および前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程とを備えたことを最も主要な特徴とする。
本発明の半導体装置の第３製造方法は、第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層、第２マスク層および第３マスク層を順に積層して形成する工程と、前記第３マスク層に配線溝を加工するための配線溝パターンを形成する工程と、前記第２マスク層および第１マスク層に接続孔を形成するための接続孔パターンを形成するとともに、前記配線溝の内側にはみ出して形成される前記第２マスク層を選択的にテーパー形状に加工する工程と、前記第３マスク層をエッチングマスクに用いたエッチングにより前記第２マスク層および前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程とを備えたことを最も主要な特徴とする。
本発明の半導体装置の各製造方法は、配線溝に被覆されない接続孔開口領域の第３マスク層もしくは第２マスク層を、選択的にテーパー形状に加工するため、上層配線に被覆されない接続孔を選択的に縮小させることができるので、隣接する異電位配線とのショート不良を防止することができるという利点がある。
６５ｎｍ世代以降の低誘電率膜を用いた微細多層配線においても、接続孔の開口性や信頼性を犠牲にすること無く、接続孔に隣接する異電位配線とのショート不良を防止することにより、高性能且つ高歩留まり、高信頼性の多層配線を有した半導体装置の製造方法を提供するという目的を、配線溝に被覆されない接続孔開口領域の第３マスクを、選択的にテーパー形状に加工することで、上層配線に被覆されない接続孔を選択的に縮小させることにより、隣接する異電位配線とのショート不良を防止することを実現した。
本発明の半導体装置の製造方法に係る第１実施例を、図１および図２の製造工程断面図（一部平面レイアウト図）によって説明する。
図１（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、比誘電率２．６程度の有機ポリマーを成膜する。本実施例では一例としてポリアリールエーテル（ＰＡＥ）膜を１１０ｎｍの厚さに形成した。上記有機ポリマーは、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃のキュア処理を行って形成することができる。その他には、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜、アモルファスカーボン膜などを用いることも可能である。
続いて、第２絶縁膜１９上に、第１マスク層２１、第２マスク層２２、第３マスク層２３を順次形成する。ここでは第１、第２、第３マスク層２１、２２、２３は光透過性を有する材料で形成され、一例として、上記第１マスク層２１はＳｉＯ2膜で形成し、その厚さは例えば１４５ｎｍとした。上記第２マスク層２２は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらには第３マスク層２３はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第３マスク層２３上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを開口するための開口部４２が形成されている。
第１マスク層２１および第３マスク層２３を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層２１となるＳｉＯ2膜を形成する際に、特に下層ＰＡＥ膜からなる１８第２絶縁膜１９の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第２マスク層２２となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図１（２）に示すように、上記レジストマスク４１〔前記図１（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第３マスク層２３に配線溝パターン２４を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第２マスク層２２となるＳｉＮ膜はほとんど掘れることはない。また、第３マスク層２３のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。またレジストマスク４３は、上記第３マスク層２３の配線溝パターン２４に少なくとも一部が重なるように形成されることになる。また、上記第３マスク層２３の配線溝パターン２４で発生した段差は、概ね第３マスク層２３の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第３マスク層２３の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン２４に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン２４に対してボーダーレス構造となる領域２５が発生することになる。
次に、図１（３）に示すように、接続孔パターンのレジストマスク４３〔前記図１（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第３マスク層２３、第２マスク層２２、第１マスク層２１に接続孔パターン２６を形成する。また、この工程において、上層配線溝に被覆されない接続孔パターン２６のみを選択的に縮小させるような加工を行う。その形成方法については、図２によって詳細を説明する。
まず、図２（１）に示すように、レジストマスク４３の開口部４４底部に第３マスク層２３の一部が露出している。この状態で、図２（２）に示すように、接続孔を形成するためのレジストマスク４３の開口部４４底部に露出する第３マスク層２３をテーパー形状にエッチングする。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、酸素（Ｏ2）を用い、ガス流量比（Ｃ4Ｆ8：Ｏ2）は８：５とし、バイアスパワーは１０００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第２マスク層２２のＳｉＮ膜はほとんど掘れることはない。また、このエッチング条件におけるＳｉＯ2膜の加工テーパー角は約５０°となる。これにより、配線溝パターン２４を転写して形成される配線溝と一部が重なり合う接続孔に対し、約２０ｎｍ程度縮小することが可能となる。
上記ボーダーレス構造における接続孔の縮小量は、第３マスク層２３の膜厚、もしくは第３マスク層２３、すなわちＳｉＯ2膜のエッチング条件での加工テーパー角の変更により任意に調整することが可能である。例えば第３マスク層２３のＳｉＯ2膜厚が厚いほど、同一テーパー角エッチングでも縮小量を大きくすることが可能であるが、ＳｉＯ2膜の厚膜化は、接続孔のレジストパターニングにおける下地段差を増大させるため、１００ｎｍ以下であることが好ましい。また、ＳｉＯ2膜を薄膜化しすぎると、接続孔の縮小量が減少するのみならず、第２マスク層２２のＳｉＮ膜の配線溝加工の制御性が劣化するため、２５ｎｍ以上であることが好ましい。また、ＳｉＯ2膜の加工テーパー角はガス流量比（Ｃ4Ｆ8：Ｏ2）の変更により調整可能であるが、接続孔の縮小効果を考えると８０°以下が好ましく、ボーダーレス構造ではない接続孔のできあがり寸法との相対差を適切にすることを考えると３０°以上であることが好ましい。なお、加工テーパー角は、基板面の法線に対する傾斜面の角度をいう。以下、加工テーパー角は上記のように定義する。
続いて、図２（３）に示すように、接続孔開口領域にある、第２マスク層２２のＳｉＮ膜、第１マスク層２１のＳｉＯ2膜の開口を行って、接続孔パターン２６を形成する。この第１マスク層２１をエッチング加工するとき、第３マスク層２３のテーパー形状部分〔前記図２（２）参照〕もエッチング除去される。ＳｉＮ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＯ2膜に対するエッチング選択比（ＳｉＮ／ＳｉＯ2）は３以上得ることができるため、上層に露出するテーパー形状に加工された第３マスク層２３のＳｉＯ2膜をほとんど後退させることはない。
また、第１マスク層２１のＳｉＯ2膜のエッチングは、同様に一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン （Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、ガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング処理では、上層に露出するテーパー形状に加工された第３マスク層２３のＳｉＯ2膜も除去されるが、ＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下層の第２マスク層２２のＳｉＮ膜がエッチングマスクとなり、接続孔の不要な後退は抑制されることになる。
次に、図２（４）に示すように、第３マスク層２３、第２マスク層２２、第１マスク層２１等をエッチングマスクに用いて、エッチング処理により、接続孔開口領域にある第２絶縁膜１９に接続孔３１の開口を行う。また、レジストパターン４３〔前記図２（２）参照〕は、第２絶縁膜１９のＰＡＥ膜をエッチングする際に除去することができる。
有機膜である第２絶縁膜１９およびレジストマスク４３のエッチングは、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジストのエッチングレートはＰＡＥのエッチングレートとほぼ同等であるため、第２絶縁膜１９のＰＡＥ膜の開口中にレジストパターン４３は後退していくが、第２マスク層２２であるＳｉＮ膜があるため、良好な接続孔の開口形状を得ることができる。ちなみに、上記ＰＡＥ膜のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上得られる。
また、図２（５）の平面レイアウト図に示すように、本工程を経て形成される接続孔３１のうち、上層の配線溝パターン２４に被覆される領域の接続孔３１（３１１）に対して、一部被覆されない領域を有する接続孔３１（３１２）が、マスク材の加工を施した場合と同様、最大約２０ｎｍ程度縮小されている。また、この接続孔３１２の縮小量は、接続孔や上層配線溝の寸法ばらつきや合わせずれ量に応じて変動し、ボーダーレス領域が小さくなるほど、縮小量も小さくなり、最終的に第３マスク層２３であるＳｉＯ2膜の加工段差３２〔前記図２（４）参照〕が確認される特徴を有している。また、上記ＳｉＯ2膜の加工段差３２は接続孔３１２内部に三日月状に第２マスク層２２のＳｉＮ膜が残存する状態で確認される。
次に、図１（４）に示すように、配線溝パターン２４が形成された第３マスク層２３をエッチングマスクに用いて、ドライエッチング法により、第２マスク層２２のＳｉＮ膜に配線溝パターン２４を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第３マスク層２３のＳｉＯ2膜は例えば３５ｎｍ程度あれば、第２マスク層２２を５０ｎｍの厚さは余裕を持って開口することができる。
また、上記第３マスク層２３を用いた、第２マスク層２２のエッチング工程において、接続孔３１底部に露出する有機膜からなる第２絶縁膜１９を貫通しＳｉＯＣ膜からなる第２１絶縁膜１８の途中まで延長形成することができる。上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は１弱にすることができるため、５０ｎｍ厚のＳｉＮ膜からなる第２マスク層２２をエッチングする場合、必要なオーバーエッチング量を含めてＳｉＯＣ膜からなる第１絶縁膜１８は深さ８０ｎｍまでエッチングされることになる。
次に、図１（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３１を完全に形成する。ここで、配線溝領域に残存するＳｉＯ2膜からなる第１マスク層２１は、配線溝パターン２４が形成されたＳｉＮ膜からなる第２マスク層２２をエッチングマスクに用いて、同時に除去されることとなる。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯＣ／ＳｉＮ）は１０以上得ることができるため、接続孔底部に残る第１絶縁膜１８のＳｉＯＣ膜の約５０ｎｍ分は、第２マスク層２２のＳｉＮ膜が５０ｎｍの厚さがあれば十分にエッチングすることができ、また十分に余裕を持って配線溝上方の広がりや肩落ちを抑制した良好な開口形状を得ることができる。
その後、図１（６）に示すように、配線溝パターン２４底部に残存する第２絶縁膜１９のＰＡＥ膜をエッチングして配線溝３３を形成するとともに、接続孔３１底部にある酸化防止層１７のＳｉＣ膜５をエッチングすることにより接続孔３１をさらに延長形成する。これによって接続孔３１は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。なお、配線溝領域外に残存した第２マスク層２２のＳｉＮ膜は、接続孔３１底部の酸化防止層１７のＳｉＣ膜をエッチングする過程で除去されることになる。
上記第２絶縁膜１９のＰＡＥ膜への配線溝３３の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件における第１絶縁膜１８のＳｉＯＣ膜に対するエッチング選択比は１００以上得られるため、配線溝３３の開口は深さばらつきが無く、制御性良く行うことができる。
上記接続孔３１底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。ただし、上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、配線溝３３底部のＳｉＯＣ膜の掘れが問題になるならば、第２絶縁膜１９のＰＡＥ膜への配線溝３３の開口前に酸化防止層１７のＳｉＣ膜のエッチングを行うこともできる。また、層間膜（第１、第２絶縁膜１８、１９）上部に残存する第２マスク層２２のＳｉＮ膜は、酸化防止層１７のＳｉＣ膜のエッチング中に完全に除去することができる。
次に、しかるべき薬液を用いた後処理と、ＲＦスパッタリング処理により、配線溝や接続孔の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図１（７）に示すように、配線溝３３および接続孔３１の内面に、例えばバリアメタル層３５としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜３６を堆積する、もしくはスパッタリング法により銅膜３６を堆積する。これにより、配線溝３３と接続孔３１へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜３６、バリアメタル層３５のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図１（８）に示すように、上記配線溝３３に第２配線３７が完成し、その一部は接続孔３１に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線３７の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線３７を被覆する酸化防止層３８を、例えばＳｉＣ膜で形成する。
上記説明した第１実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、配線・接続孔のでき上がり寸法のばらつきや合わせずれに応じて、ボーダーレス構造となる接続孔３１２のみが選択に縮小されることにより、領域４０において、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保が可能となる。また、ボーダーレス構造とならない領域の接続孔３１１や合わせずれの小さい接続孔では不要に縮小されることがないため、一律に接続孔を縮小する場合に比べて開口特性や接続孔における抵抗特性、ストレスマイグレーション等の配線信頼性への影響を最小化することが可能となる。また、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができた。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、３８は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ2）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３１および配線溝３３が形成される層間膜となる第１、第２絶縁膜１８、１９は、例えばＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、ＰＡＥ膜の代わりにではポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有するＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。
また、上記ＰＡＥ膜とＭＳＱ膜の上に成膜される第１〜第３マスク層２１〜２３は、それぞれ上からＳｉＯ2／ＳｉＮ／ＳｉＯ2（３５／５０／１４５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であれば、記載の内容には限定されない。例えば、第２マスク層２２のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第３マスク層２３をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。この場合、ボーダーレス構造の接続孔を縮小するためのテーパーエッチングは、アモルファスシリコン膜のエッチング条件で容易に実施することが可能である。
第１マスク層２１となるＳｉＯ2膜は、本実施例では最終的に配線層間として約５０ｎｍ残存させているが、バリアメタルとの密着性や銅のＣＭＰ工程における機械的強度、もしくは銅の酸化防止層３８を成膜する前に行われる銅酸化物の還元処理時の損傷が問題にならなければ、第１マスク層２１をＳｉＯＦ膜、ＳｉＯＣ膜、ＨＳＱ膜等の無機系低誘電率膜とすることも可能である。また、同様の制限が許す限り、第１マスク層２１を、デュアルダマシンエッチング工程や銅のＣＭＰ工程にて除去することも可能である。
次に、本発明の半導体装置の製造方法に係る第２実施例を、図３および図４の製造工程断面図（一部平面レイアウト図）によって説明する。なお、前記実施例１と同様の構成部品には同一符号を付与した。
図３（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、比誘電率２．６程度の有機ポリマーを成膜する。本実施例では一例としてポリアリールエーテル（ＰＡＥ）膜を１１０ｎｍの厚さに形成した。上記有機ポリマーは、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃のキュア処理を行って形成することができる。その他には、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜、アモルファスカーボン膜などを用いることも可能である。
続いて、第２絶縁膜１９上に、第１マスク層２１、第２マスク層２２、第３マスク層２３を順次形成する。ここでは第１、第２、第３マスク層２１、２２、２３は光透過性を有する材料で形成され、一例として、上記第１マスク層２１はＳｉＯ2膜で形成し、その厚さは例えば１４５ｎｍとした。上記第２マスク層２２は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらには第３マスク層２３はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第３マスク層２３上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを開口するための開口部４２が形成されている。
第１マスク層２１および第３マスク層２３を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層２１となるＳｉＯ2膜を形成する際に、特に下層ＰＡＥ膜からなる１８第２絶縁膜１９の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第２マスク層２２となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図３（２）に示すように、上記レジストマスク４１〔前記図３（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第３マスク層２３に配線溝パターン２４を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第２マスク層２２となるＳｉＮ膜はほとんど掘れることはない。また、第３マスク層２３のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。またレジストマスク４３は、上記第３マスク層２３の配線溝パターン２４に少なくとも一部が重なるように形成されることになる。また、上記第３マスク層２３の配線溝パターン２４で発生した段差は、概ね第３マスク層２３の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第３マスク層２３の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
このレジストマスク４３は、第１配線１６もしくは配線溝パターン２４に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン２４に対してボーダーレス構造となる領域２５が発生することになる。
次に、図３（３）に示すように、接続孔パターンのレジストマスク４３〔前記図３（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第３マスク層２３、第２マスク層２２、第１マスク層２１および第２絶縁膜１９に接続孔パターン２６を形成する。また、この工程において、上層配線溝に被覆されない接続孔パターン２６のみを選択的に縮小させるような加工を行う。その形成方法については、図４によって詳細を説明する。
まず、図４（１）に示すように、レジストマスク４３の開口部４４底部に第３マスク層２３の一部が露出している。この状態で、図４（２）に示すように、接続孔パターンを形成するためのレジストマスク４３とその底部に露出する第３マスク層２３とをエッチングマスクに用いたエッチングにより、レジストマスク４３の開口部４４底部に露出する第２マスク層２２をエッチングして接続孔パターン２６を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第３マスク層２３のＳｉＯ2膜は例えば３５ｎｍ程度あれば、第２マスク層２２の５０ｎｍ厚のＳｉＮ膜には余裕を持って開口できる。
続いて、図４（３）に示すように、レジストマスク４３の開口部４４底部に露出する第３マスク層２３のＳｉＯ2膜を完全にエッチングする。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯＣ／ＳｉＮ）は１０以上得ることができるため、下地の第２マスク層２２のＳｉＮ膜はほとんど掘れることはない。また、さらに下地の第１マスク層２１のＳｉＯ2膜の上層部分もエッチングされる。
この後、図４（４）に示すように、レジストマスク４３の開口部４４底部に露出する第２マスク層２２のＳｉＮ膜をテーパー形状にエッチングする。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2）は２：１とし、バイアスパワーを５００Ｗに設定する。このエッチング条件におけるＳｉＮ膜の加工テーパー角は約５０°となる。これにより、上層配線溝に被覆される接続孔に対し、約２０ｎｍ程度縮小することが可能となる。
上記ボーダーレス構造における接続孔の縮小量は、第２マスク層２２のＳｉＮ膜の膜厚、もしくはＳｉＮ膜のエッチング条件での加工テーパー角の変更により任意に調整することが可能である。例えば第２マスク層２２のＳｉＮ膜厚が厚いほど、同一テーパー角エッチングでも縮小量を大きくすることが可能であるが、ＳｉＮ膜の厚膜化は、その後の第２マスク層２２の配線溝加工を困難にさせるため、１００ｎｍ以下であることが好ましい。また、第２マスク層２２を薄膜化しすぎると、接続孔の縮小量が減少するのみならず、第１マスク層２１のＳｉＯ2膜８および第１絶縁膜１８のＳｉＯＣ膜に形成される接続孔パターン２６の開口制御性が劣化するため、２５ｎｍ以上であることが好ましい。また、第２マスク層２２のＳｉＮ膜の加工テーパー角はガス流量比（ＣＨ2Ｆ2：Ｏ2）の変更により調整可能であるが、接続孔の縮小効果を考えると８０°以下が好ましく、ボーダーレス構造ではない接続孔のでき上がり寸法との相対差を適切にすることを考えると３０°以上であることが好ましい。
続いて、図４（５）に示すように、接続孔開口領域にある、第１マスク層２１のＳｉＯ2膜の開口を行って、接続孔パターン２６を形成する。ＳｉＯ2膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、オクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、ガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチングにおけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、テーパー形状に加工されたＳｉＮ膜はほとんど後退することはない。
次に、図４（６）に示すように、第３マスク層２３、第２マスク層２２等をエッチングマスクに用いて、エッチング処理により、接続孔開口領域（接続孔パターン２６）にある第２絶縁膜１９に接続孔３１の開口を行う。また、レジストパターン４３〔前記図４（５）参照〕は、第２絶縁膜１９のＰＡＥ膜をエッチングする際に除去することができる。
有機膜である第２絶縁膜１９およびレジストマスク４３〔前記図４（４）参照〕のエッチングは、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジストのエッチングレートはＰＡＥのエッチングレートとほぼ同等であるため、第２絶縁膜１９のＰＡＥ膜の開口中にレジストパターン４３は後退していくが、第２マスク層２２であるＳｉＮ膜があるため、良好な接続孔の開口形状を得ることができる。ちなみに、上記ＰＡＥ膜のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上得られる。
また、図４（７）の平面レイアウト図に示すように、本工程を経て形成される接続孔３１のうち、上層配線溝パターン２４に被覆される領域の接続孔３１（３１１）に対して、一部被覆されない領域を有する接続孔３１（３１２）が、マスク材の加工を施した場合と同様、最大約２０ｎｍ程度縮小されている。また、この接続孔３１２の縮小量は、接続孔や上層配線溝の寸法ばらつきや合わせずれ量に応じて変動し、ボーダーレス領域が小さくなるほど、縮小量も小さくなり、最終的に第２マスク層２２であるＳｉＮ膜の加工段差３９〔前記図４（６）参照〕が確認される特徴を有している。また、上記ＳｉＮ膜のテーパー形状３９は接続孔３１２内部に三日月状に第２マスク層２２のＳｉＮ膜が残存する状態で確認される。
次に、図３（４）に示すように、配線溝パターン２４が形成された第３マスク層２３をエッチングマスクに用いて、ドライエッチング法により、第２マスク層２２のＳｉＮ膜に配線溝パターン２４を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第３マスクＳｉＯ2膜２０は例えば３５ｎｍ程度あれば、第２マスク層２２を５０ｎｍの厚さは余裕を持って開口することができる。
また、上記第３マスク層２３を用いた、第２マスク層２２のエッチング工程において、接続孔３１底部に露出する有機膜からなる第２絶縁膜１９を貫通しＳｉＯＣ膜からなる第２１絶縁膜１８の途中まで延長形成することができる。上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は１弱にすることができるため、５０ｎｍ厚のＳｉＮ膜からなる第２マスク層２２をエッチングする場合、必要なオーバーエッチング量を含めてＳｉＯＣ膜からなる第１絶縁膜１８に形成される接続孔３１は深さ８０ｎｍまでエッチングされることになる。
次に、図３（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３１を完全に形成する。ここで、配線溝領域に残存するＳｉＯ2膜からなる第１マスク層２１は、配線溝パターン２４が形成されたＳｉＮ膜からなる第２マスク層をエッチングマスクに用いて、同時に除去されることとなる。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯＣ／ＳｉＮ）は１０以上得ることができるため、接続孔底部に残る第１絶縁膜１８のＳｉＯＣ膜の約５０ｎｍ分は、第２マスク層２２のＳｉＮ膜が５０ｎｍの厚さがあれば十分にエッチングすることができ、また十分に余裕を持って配線溝上方の広がりや肩落ちを抑制した良好な開口形状を得ることができる。
その後、図３（６）に示すように、配線溝パターン２４底部に残存する第２絶縁膜１９のＰＡＥ膜をエッチングして配線溝３３を形成するとともに、接続孔３１底部にある酸化防止層１７のＳｉＣ膜５をエッチングすることにより接続孔３１をさらに延長形成する。これによって接続孔３１は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。なお、配線溝領域外に残存した第２マスク層２２のＳｉＮ膜は、接続孔３１底部の酸化防止層１７のＳｉＣ膜をエッチングする過程で除去されることになる。
上記第２絶縁膜１９のＰＡＥ膜への配線溝３３の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件における第１絶縁膜１８のＳｉＯＣ膜に対するエッチング選択比は１００以上得られるため、配線溝３３の開口は深さばらつきが無く、制御性良く行うことができる。
上記接続孔３１底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。ただし、上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、配線溝３３底部のＳｉＯＣ膜の掘れが問題になるならば、第２絶縁膜１９のＰＡＥ膜への配線溝３３の開口前に酸化防止層１７のＳｉＣ膜のエッチングを行うこともできる。また、層間膜（第１、第２絶縁膜１８，１９）上部に残存する第２マスク層２２のＳｉＮ膜は、酸化防止層１７のＳｉＣ膜のエッチング中に完全に除去することができる。
次に、しかるべき薬液を用いた後処理と、ＲＦスパッタリング処理により、配線溝や接続孔の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図３（７）に示すように、配線溝３３および接続孔３１の内面に、例えばバリアメタル層３５としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜３６を堆積する、もしくはスパッタリング法により銅膜３６を堆積する。これにより、配線溝３３と接続孔３１へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜３６、バリアメタル層３５のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図３（８）に示すように、上記配線溝３３に第２配線３７が完成し、その一部は接続孔３１に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線３７の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線３７を被覆する酸化防止層３８を、例えばＳｉＣ膜で形成する。
上記説明した第２実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、配線・接続孔のでき上がり寸法のばらつきや合わせずれに応じて、ボーダーレス構造となる接続孔３１２のみが選択に縮小されることにより、領域４０において、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保が可能となる。また、ボーダーレス構造とならない領域の接続孔３１１や合わせずれの小さい接続孔では不要に縮小されることがないため、一律に接続孔を縮小する場合に比べて開口特性や接続孔における抵抗特性、ストレスマイグレーション等の配線信頼性への影響を最小化することが可能となる。また、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができた。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、３８は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ2）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３１および配線溝３３が形成される層間膜となる第１、第２絶縁膜１８、１９は、例えばＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、ＰＡＥ膜の代わりにではポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有するＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。
また、上記ＰＡＥ膜とＭＳＱ膜の上に成膜される第１〜第３マスク層２１〜２３は、それぞれ上からＳｉＯ2／ＳｉＮ／ＳｉＯ2（３５／５０／１４５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であれば、記載の内容には限定されない。例えば、第２マスク層２２のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第３マスク層２３をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。この場合、ボーダーレス構造の接続孔を縮小するためのテーパーエッチングは、アモルファスシリコン膜のエッチング条件で容易に実施することが可能である。
第１マスク層２１となるＳｉＯ2膜は、本実施例では最終的に配線層間として約５０ｎｍ残存させているが、バリアメタルとの密着性や銅のＣＭＰ工程における機械的強度、もしくは銅の酸化防止層３８を成膜する前に行われる銅酸化物の還元処理時の損傷が問題にならなければ、第１マスク層２１をＳｉＯＦ膜、ＳｉＯＣ膜、ＨＳＱ膜等の無機系低誘電率膜とすることも可能である。また、同様の制限が許す限り、第１マスク層２１を、デュアルダマシンエッチング工程や銅のＣＭＰ工程にて除去することも可能である。
次に、本発明の半導体装置の製造方法に係る第３実施例を、図５の製造工程断面図によって説明する。なお、前記実施例１と同様の構成部品には同一符号を付与した。本第３実施例では、二層ハードマスク方式のデュアルダマシンプロセスを用いた製造方法を示す。
図５（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、比誘電率２．６程度の有機ポリマーを成膜する。本実施例では一例としてポリアリールエーテル（ＰＡＥ）膜を１１０ｎｍの厚さに形成した。上記有機ポリマーは、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃のキュア処理を行って形成することができる。その他には、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜、アモルファスカーボン膜などを用いることも可能である。
続いて、第２絶縁膜１９上に、第１マスク層２１、第２マスク層２２を順次形成する。ここでは第１、第２マスク層２１、２２は光透過性を有する材料で形成され、一例として、上記第１マスク層２１はＳｉＯ2膜で形成し、その厚さは例えば１４５ｎｍとした。上記第２マスク層２２は炭化シリコン（ＳｉＣ）膜で形成し、その厚さは３５ｎｍとした。その後、第２マスク層２２上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを開口するための開口部４２が形成されている。
第１マスク層２１を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層２１となるＳｉＯ2膜を形成する際に、特に下層ＰＡＥ膜からなる第２絶縁膜１９の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第２マスク層２２となるＳｉＣ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてメチルシランを用い、成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。
次に、図５（２）に示すように、上記レジストマスク４１〔前記図５（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第２マスク層２２に配線溝パターン２４を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＣ／ＳｉＯ2）は１．５程度であるため、配線幅の異なる任意のパターンを安定して開口する場合、下地のなる第１マスク層２１のＳｉＯ2膜は２０ｎｍ程度掘れてしまうことになる。また、第２マスク層２２のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。またレジストマスク４３は、上記第２マスク層２２の配線溝パターン２４に少なくとも一部が重なるように形成されることになる。また、上記第２マスク層２２の配線溝パターン２４で発生した段差は、概ね成膜膜厚の５０ｎｍ程度となるため、平坦部にパターニングする場合よりは多少難易度が高くなるが、ほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストパターン形状を得ることが可能となる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン２４に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン２４に対してボーダーレス構造となる領域２５が発生することになる。
次に、図５（３）に示すように、接続孔パターンのレジストマスク４３〔前記図５（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第２マスク層２２、第１マスク層２１に接続孔パターン２６および第２絶縁膜１９に接続孔３１を形成する。また、この工程において、上層配線溝に被覆されない接続孔３１のみを選択的に縮小させるような加工を行う。また、レジストパターン４３〔前記図５（２）参照〕は、第２絶縁膜１９のＰＡＥ膜をエッチングする際に除去することができる。
上記接続孔３１を形成する加工は、まず、接続孔を形成するためのレジストマスク４３の開口部４４底部に露出する第２マスク層２２をテーパー形状にエッチング加工する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2）は２：１とし、バイアスパワーを５００Ｗに設定する。このエッチング条件におけるＳｉＣ膜の加工テーパー角は約５０°となる。これにより、配線溝パターン２４を転写して形成される配線溝と一部が重なり合う接続孔に対し、約２０ｎｍ程度縮小することが可能となる。
上記ボーダーレス構造における接続孔の縮小量は、第２マスク層２２の膜厚、もしくは第２マスク層２２、すなわちＳｉＣ膜のエッチング条件での加工テーパー角の変更により任意に調整することが可能である。例えば第２マスク層２２のＳｉＣ膜厚が厚いほど、同一テーパー角エッチングでも縮小量を大きくすることが可能であるが、ＳｉＣ膜の厚膜化は、接続孔のレジストパターニングにおける下地段差を増大させるため、１００ｎｍ以下であることが好ましい。また、ＳｉＣ膜を薄膜化しすぎると、接続孔の縮小量が減少するのみならず、第１マスク層２１のＳｉＯ2膜および第１絶縁膜１８のＳｉＯＣ膜の加工制御性が劣化するため、２５ｎｍ以上であることが好ましい。また、ＳｉＣ膜の加工テーパー角はガス流量比（ＣＨ2Ｆ2：Ｏ2）の変更により調整可能であるが、接続孔の縮小効果を考えると８０°以下が好ましく、ボーダーレス構造ではない接続孔のできあがり寸法との相対差を適切にすることを考えると３０°以上であることが好ましい。
続いて、接続孔開口領域にある、第１マスク層２１のＳｉＯ2膜の開口を行って、接続孔パターン２６を形成する。ＳｉＯ2膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン （Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、ガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＯ2膜に対するエッチング選択比（ＳｉＣ／ＳｉＯ2）は１５以上得ることができるため、上層に露出するテーパー形状に加工された第２マスク層２２のＳｉＣ膜をほとんど後退させることはない。
また、図５（４）の平面レイアウト図に示すように、本工程を経て形成される接続孔３１のうち、上層配線溝に被覆される領域の接続孔３１（３１１）に対して、一部被覆されない領域を有する接続孔３１（３１２）が、マスク材の加工を施した場合と同様、最大約２０ｎｍ程度縮小されている。また、この接続孔３１２の縮小量は、接続孔や上層配線溝の寸法ばらつきや合わせずれ量に応じて変動し、ボーダーレス領域が小さくなるほど、縮小量も小さくなり、最終的に第２マスク層２２であるＳｉＣ膜の加工段差３２〔前記図５（３）参照〕が確認される特徴を有している。また、上記ＳｉＯ2膜の加工段差３２は接続孔３１２内部に三日月状に第２マスク層２２のＳｉＣ膜が残存する状態で確認される。
次に、図５（５）に示すように、第２マスク層２２、第１マスク層２１等をエッチングマスクに用いて、エッチング処理により、接続孔開口領域にある第１絶縁膜１３に接続孔３１の開口を行う。
有機膜である第２絶縁膜１９およびレジストマスク４３のエッチングは、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジストのエッチングレートはＰＡＥのエッチングレートとほぼ同等であるため、第２絶縁膜１９のＰＡＥ膜の開口中にレジストパターン４３は後退していくが、第２マスク層２２であるＳｉＣ膜があるため、良好な接続孔の開口形状を得ることができる。ちなみに、上記ＰＡＥ膜のエッチング条件におけるＳｉＣ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上得られる。
次に、配線溝パターン２４が形成された第２マスク層２２をエッチングマスクに用いて、ドライエッチング法により、第１マスク層２１のＳｉＯ2膜に配線溝パターン２４を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＣ膜に対するエッチング選択比（ＳｉＯＣ／ＳｉＣ）は１５程度であるため、接続孔３１底部に残る厚さが約１３５ｎｍの第１絶縁膜１８のＳｉＯＣ膜は第２マスク層２２の膜厚が３５ｎｍあれば、配線溝上方の広がりや肩落ちを抑制した良好な開口形状を得ることができる。ただし、前記実施例１,２の三層ハードマスク方式の場合に比べると、難易度は高いため、エッチング時間を含めて十分な最適化を要する。
その後、図５（６）に示すように、配線溝パターン２４底部に残存する第２絶縁膜１９のＰＡＥ膜をエッチングして配線溝３３を形成するとともに、接続孔３１底部にある酸化防止層１７のＳｉＣ膜５をエッチングすることにより接続孔３１をさらに延長形成する。これによって接続孔３１は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。なお、配線溝領域外に残存した第２マスク層２２のＳｉＣ膜は、接続孔３１底部の酸化防止層１７のＳｉＣ膜をエッチングする過程で除去されることになる。
上記第２絶縁膜１９のＰＡＥ膜への配線溝３３の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件における第１絶縁膜１８のＳｉＯＣ膜に対するエッチング選択比は１００以上得られるため、配線溝３３の開口は深さばらつきが無く、制御性良く行うことができる。
上記接続孔３１底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。ただし、上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、配線溝３３底部のＳｉＯＣ膜の掘れが問題になるならば、第２絶縁膜１９のＰＡＥ膜への配線溝３３の開口前に酸化防止層１７のＳｉＣ膜のエッチングを行うこともできる。また、層間膜（第１、第２絶縁膜１８，１９）上部に残存する第２マスク層２２のＳｉＮ膜は、酸化防止層１７のＳｉＣ膜のエッチング中に完全に除去することができる。
次に、しかるべき薬液を用いた後処理と、ＲＦスパッタリング処理により、配線溝や接続孔の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図５（７）に示すように、配線溝３３および接続孔３１の内面に、例えばバリアメタル層３５としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜３６を堆積する、もしくはスパッタリング法により銅膜３６を堆積する。これにより、配線溝３３と接続孔３１へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜３６、バリアメタル層３５のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図５（８）に示すように、上記配線溝３３に第２配線３７が完成し、その一部は接続孔３１に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線３７の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線３７を被覆する酸化防止層３８を、例えばＳｉＣ膜で形成する。
上記説明した第１実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、配線・接続孔のでき上がり寸法のばらつきや合わせずれに応じて、ボーダーレス構造となる接続孔３１２のみが選択に縮小されることにより、領域４０において、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保が可能となる。また、ボーダーレス構造とならない領域の接続孔３１１や合わせずれの小さい接続孔では不要に縮小されることがないため、一律に接続孔を縮小する場合に比べて開口特性や接続孔における抵抗特性、ストレスマイグレーション等の配線信頼性への影響を最小化することが可能となる。また、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができた。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、３８は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ2）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３１および配線溝３３が形成される層間膜となる第１、第２絶縁膜１８、１９は、例えばＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、ＰＡＥ膜の代わりにではポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有するＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。
また、上記ＰＡＥ膜とＭＳＱ膜の上に成膜される第１〜第２マスク層２１〜２２は、それぞれ上からＳｉＣ／ＳｉＯ2（３５／１４５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であれば、記載の内容には限定されない。例えば、第２マスク層２２のＳｉＣ膜をＣＶＤ法で成膜したＳｉＮ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。
また、上層の第２マスク層２２をＳｉＯ2膜、下層の第１マスク層２１をＳｉＣ膜の積層構造とし、配線容量増大を許容出来るならば最終的にＰＡＥ膜上のＳｉＣ膜を残した形状とすることも可能である。その場合、テーパーをつけるのは上層のＳｉＯ2膜に対して行い、エッチング条件としては、実施例１で説明した一般的なマグネトロン方式のエッチング装置にて、オクタフルオロブタン（Ｃ4Ｆ8）、酸素（Ｏ2）をエッチングガスに用い、そのガス流量比（Ｃ4Ｆ8：Ｏ2）は８：５とし、バイアスパワーは１０００Ｗ、基板温度は２０℃に設定する。
第１マスク層２１となるＳｉＯ2膜は、本実施例では最終的に配線層間として約５０ｎｍ残存させているが、バリアメタルとの密着性や銅のＣＭＰ工程における機械的強度、もしくは銅の酸化防止層３８を成膜する前に行われる銅酸化物の還元処理時の損傷が問題にならなければ、第１マスク層２１をＳｉＯＦ膜、ＳｉＯＣ膜、ＨＳＱ膜等の無機系低誘電率膜とすることも可能である。また、同様の制限が許す限り、第１マスク層２１を、デュアルダマシンエッチング工程や銅のＣＭＰ工程にて除去することも可能である。
また、上記各実施例１、２、３においては、有機絶縁膜の第２絶縁膜１９上に形成される第１マスク層２１を保護層として用いる場合には、例えば、第１マスク層２１を炭素含有量が最適化されたＳｉＯＣ膜、もしくは第１、第２、第３マスク層２１、２２、２３の３層または第１マスク層２１と第２マスク層２２の２層を炭素含有量の異なるＳｉＯＣ膜の積層構造とすることにより、積層エッチングマスクを用いたデュアルダマシン加工を容易に行うことが可能となる。これによって、有機絶縁膜の第２絶縁膜１９上に形成される第１マスク層２１を保護層として用いる場合には、第１マスク層２１を低誘電率化することが可能となり、配線容量を低減し、半導体装置の動作スピードを向上させることができる。
以上、説明したように、本発明の半導体装置の製造方法では、高性能かつ高歩留まり、高信頼性の多層配線を有した高集積で微細な半導体装置の製法を提供することが可能となる。
本発明の半導体装置の製造方法は、各種半導体集積回路の多層配線という用途に適用することが好適である。
本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図（一部、平面レイアウト図も含む）である。 本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図（一部、平面レイアウト図も含む）である。 本発明の半導体装置の製造方法に係る第３実施例を示した製造工程断面図である。 従来の半導体装置の多層配線構造の製造方法を示した製造工程断面図である。
符号の説明
１６…第１配線、１８…第１絶縁膜、１９…第２絶縁膜、２１…第１マスク層、２２…第２マスク層、２３…第３マスク層、２４…配線溝パターン、２６…接続孔パターン、３１…接続孔、３３…配線溝

Claims (12)

  1. 第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、
    前記絶縁膜上に第１マスク層、第２マスク層および第３マスク層を順に積層して形成する工程と、
    前記第３マスク層に配線溝を加工するための配線溝パターンを形成する工程と、
    前記配線溝パターンの内側にはみ出して形成される前記第３マスク層を選択的にテーパー形状に加工する工程と、
    前記第２マスク層および第１マスク層に接続孔を形成するための接続孔パターンを形成するとともに、前記第３マスク層のテーパー形状部分を除去する工程と、
    前記第３マスク層をエッチングマスクに用いたエッチングにより前記第２マスク層および前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程と
    を備えたことを特徴とした半導体装置の製造方法。
  2. 前記第１、第２、第３マスク層は、上層のマスク層を用いて前記上層のマスク層直下のマスク層を選択的にエッチング加工できる材料から成る
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第３マスク層をテーパー形状に加工する工程は、
    加工テーパー角が３０°以上８０°以下となるように加工する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１絶縁膜は炭素含有酸化シリコン膜で形成し、
    前記第２絶縁膜は有機膜で形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、
    前記絶縁膜上に第１マスク層、第２マスク層および第３マスク層を順に積層して形成する工程と、
    前記第３マスク層に配線溝を加工するための配線溝パターンを形成する工程と、
    前記第２マスク層および第１マスク層に接続孔を形成するための接続孔パターンを形成するとともに、前記配線溝の内側にはみ出して形成される前記第２マスク層を選択的にテーパー形状に加工する工程と、
    前記第３マスク層をエッチングマスクに用いたエッチングにより前記第２マスク層および前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程と
    を備えたことを特徴とした半導体装置の製造方法。
  6. 前記第１、第２、第３マスク層は、上層のマスク層を用いて前記上層のマスク層直下のマスク層を選択的にエッチング加工できる材料から成る
    ことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第２マスク層をテーパー形状に加工する工程は、
    加工テーパー角が３０°以上８０°以下となるように加工する
    ことを特徴とする請求項５記載の半導体装置の製造方法。
  8. 前記第１絶縁膜は炭素含有酸化シリコン膜で形成し、
    前記第２絶縁膜は有機膜で形成する
    ことを特徴とする請求項５記載の半導体装置の製造方法。
  9. 第１配線が形成された基板上に第１絶縁膜と第２絶縁膜とを積層して絶縁膜を形成する工程と、
    前記絶縁膜上に第１マスク層および第２マスク層を順に積層して形成する工程と、
    前記第２マスク層に配線溝を加工するための配線溝パターンを形成する工程と、
    接続孔を形成するための接続孔パターンを形成したレジストマスクを用いて前記第２マスク層および第１マスク層に接続孔パターンを形成するとともに、前記レジストマスクの接続孔パターンの内側にはみ出して形成されている前記第２マスク層を選択的にテーパー形状に加工する工程と、
    前記第２マスク層をエッチングマスクに用いたエッチングにより前記第１マスク層に配線溝パターンを形成し、前記第２絶縁膜に配線溝を形成するとともに、前記第１マスク層をエッチングマスクに用いたエッチングにより前記絶縁膜に接続孔を形成する工程と
    を備えたことを特徴とした半導体装置の製造方法。
  10. 前記第１、第２マスク層は、前記第２マスク層を用いて前記第１マスク層を選択的にエッチング加工できる材料から成る
    ことを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記第２マスク層をテーパー形状に加工する工程は、
    加工テーパー角が３０°以上８０°以下となるように加工する
    ことを特徴とする請求項９記載の半導体装置の製造方法。
  12. 前記第１絶縁膜は炭素含有酸化シリコン膜で形成し、
    前記第２絶縁膜は有機膜で形成する
    ことを特徴とする請求項９記載の半導体装置の製造方法。
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US11/032,015 US7259089B2 (en) 2004-01-19 2005-01-11 Semiconductor device manufacturing method that includes forming a wiring pattern with a mask layer that has a tapered shape
KR1020050002971A KR20050076614A (ko) 2004-01-19 2005-01-12 반도체 장치 제조 방법

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007078011A1 (ja) * 2006-01-06 2007-07-12 Nec Corporation 多層配線の製造方法と多層配線構造
WO2011018857A1 (ja) * 2009-08-14 2011-02-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2014056991A (ja) * 2012-09-13 2014-03-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
JP4237216B2 (ja) * 2006-10-05 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7846849B2 (en) * 2007-06-01 2010-12-07 Applied Materials, Inc. Frequency tripling using spacer mask having interposed regions
JP4815519B2 (ja) * 2009-09-14 2011-11-16 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
JP5142236B1 (ja) * 2011-11-15 2013-02-13 エルシード株式会社 エッチング方法
JP2018049920A (ja) * 2016-09-21 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102440139B1 (ko) 2017-12-15 2022-09-06 삼성전자주식회사 반도체 소자
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
CN116469831A (zh) * 2022-01-12 2023-07-21 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
JP3501280B2 (ja) 1998-08-31 2004-03-02 富士通株式会社 半導体装置の製造方法
JP3436221B2 (ja) 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
JP2001156170A (ja) 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
JP3669681B2 (ja) * 2000-03-31 2005-07-13 株式会社東芝 半導体装置の製造方法
JP2001338978A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP4850332B2 (ja) 2000-10-18 2012-01-11 東京エレクトロン株式会社 デュアルダマシン構造のエッチング方法
US6514867B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating narrow trench lines using hard mask
JP2003297920A (ja) 2002-04-03 2003-10-17 Nec Corp 半導体装置の製造方法
JP2003303824A (ja) 2002-04-12 2003-10-24 Sony Corp 半導体装置の製造方法
US6743712B2 (en) * 2002-07-12 2004-06-01 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
JP4193438B2 (ja) * 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007078011A1 (ja) * 2006-01-06 2007-07-12 Nec Corporation 多層配線の製造方法と多層配線構造
WO2011018857A1 (ja) * 2009-08-14 2011-02-17 富士通セミコンダクター株式会社 半導体装置の製造方法
US8703606B2 (en) 2009-08-14 2014-04-22 Fujitsu Semiconductor Limited Method for manufacturing semiconductor device having a wiring structure
JP5488603B2 (ja) * 2009-08-14 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2014056991A (ja) * 2012-09-13 2014-03-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法

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US7259089B2 (en) 2007-08-21
US20050158982A1 (en) 2005-07-21
KR20050076614A (ko) 2005-07-26
TW200529366A (en) 2005-09-01
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