WO2006126536A1 - 半導体装置及びその製造方法 - Google Patents

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WO2006126536A1
WO2006126536A1 PCT/JP2006/310242 JP2006310242W WO2006126536A1 WO 2006126536 A1 WO2006126536 A1 WO 2006126536A1 JP 2006310242 W JP2006310242 W JP 2006310242W WO 2006126536 A1 WO2006126536 A1 WO 2006126536A1
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wiring
interlayer insulating
film
semiconductor device
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Masayoshi Tagami
Yoshihiro Hayashi
Takahiro Onodera
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Nec Corporation
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more specifically to a wiring structure of a semiconductor element, and more particularly to a structure of a copper (Cu) wiring using a low dielectric constant film as a wiring interlayer insulating film.
  • Background art
  • Propagation delay in wiring is proportional to the product of wiring resistance and wiring interlayer capacitance. For this reason, it is possible to reduce the propagation delay in the wiring by using a material having a low resistivity as the wiring material and further using a material having a low relative dielectric constant as the wiring interlayer insulating film material.
  • Wiring using copper or a copper alloy as a wiring material is generally formed by a damascene method.
  • This damascene method includes a step of depositing a wiring interlayer insulating film, a step of forming a groove from the surface side of the wiring interlayer insulating film by a reactive ion etching (RIE) method, and the like, and the groove.
  • RIE reactive ion etching
  • the process of depositing copper or copper alloy film so as to be embedded, and the copper or copper alloy film outside the groove is removed by chemical mechanical polishing (CMP) method and embedded in the wiring interlayer insulating film And a process of forming the Cu wiring.
  • CMP chemical mechanical polishing
  • SiO 2 silicon dioxide
  • Organic materials can be incorporated into materials composed of materials alone or in conventional silicon dioxide (SiO 2) films.
  • a film has been deposited on the surface of the low dielectric constant film to reduce the process damage to the low dielectric constant film during etching and Cu-CMP.
  • FIG. 35 is a cross-sectional view showing the positional relationship between the via and the wiring when alignment deviation with the lower layer wiring occurs during the resist exposure of the via.
  • the via 14 is separated from the lower layer wiring 15 by the via etching, and the inside of the wiring interlayer insulating film 11 is formed. It is formed to eat.
  • Non-Patent Document 1 As shown in FIG. 35, a via interlayer film is formed on the copper (Cu) wiring.
  • Patent Documents 2, 3, and 4 the surface treatment of the low dielectric constant film is performed before the hard mask (cap insulating film) of the semiconductor device is formed, that is, before the Cu-CMP process. Modification of the surface is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-229482 (paragraph 0011, fifth line, FIG. 2 (b))
  • Patent Document 2 JP 2002-026121
  • Patent Document 3 JP 2003-017561
  • Patent Document 4 JP-A-2004-253790
  • Non-Patent Document 1 M. Tada et al., Proc. Of IITC 2003, 20 Published June 2, 2003, page 25 6, Fig. 1 Disclosure of the invention
  • Patent Document 1 and Non-Patent Document 1 a hard mask is formed on the surface of the low dielectric constant film so that the hard mask remains even after Cu-CMP.
  • a film having a dielectric constant larger than that of the low dielectric constant film remains between the wirings, thereby increasing the effective wiring capacity.
  • the polishing speed varies depending on the width of the wiring pattern and the width of the space between the wirings. For this reason, the amount of polishing of the hard mask differs due to the density of the wiring pattern, and the thickness of the hard mask 31 remaining after Cu-CMP is not uniform, that is, depending on the position, as shown in FIG. The problem is that the thickness of 31 is different. As a result, the estimated amount of capacitance between wires cannot be determined only by the space between wires due to the difference in the pattern between wires.
  • the hard mask can be removed during Cu-CMP by changing the slurry used during Cu-CMP to a material that does not damage the low dielectric constant film.
  • the cap insulating film formed on the copper (Cu) wiring shown in Non-Patent Document 1 is composed of a material cover having a dielectric constant larger than that of the low dielectric constant material, this cap insulating film is used. By removing the film, it is possible to reduce the capacitance between wires.
  • the hard mask and the cap insulating film can be removed, and the inter-wiring capacitance can be reduced.
  • the low dielectric constant film is exposed after Cu-CMP.
  • a low dielectric constant film that is a wiring interlayer insulating film and a low dielectric constant film that is a via interlayer insulating film may be in direct contact with each other.
  • the low-density and low-dielectric constant film 21 has etching and biting during etching. Becomes bigger.
  • microvoids 22 can be generated during the formation of copper (Cu), which in turn can cause deterioration of wiring characteristics.
  • the polishing rate in the Cu-CMP process depends on the wiring pattern.
  • the film thickness of the modified layer formed on the surface of the low dielectric constant film changes. That is, the film thickness of the modified layer varies depending on the position, like the node mask 31 shown in FIG.
  • the present invention has been made to solve the above-described problems in the prior art, and provides a high-performance and highly reliable semiconductor device and a method for manufacturing the same. Objective.
  • the present invention interconnects a semiconductor substrate, a plurality of copper wiring layers formed on the semiconductor substrate, and an upper copper wiring layer and a lower copper wiring layer.
  • a semiconductor device comprising a modified layer having a uniform film thickness formed on at least the surface of the wiring interlayer insulating film of the via interlayer insulating film.
  • the modified layer has a composition changing toward the inside of the wiring interlayer insulating film.
  • the semiconductor device preferably further includes a cap metal film formed on the copper wiring layer to prevent oxidation of copper contained in the copper wiring layer.
  • a cap metal film formed on the copper wiring layer to prevent oxidation of copper contained in the copper wiring layer.
  • the via interlayer insulating film is directly formed on the cap metal film and the wiring interlayer insulating film.
  • the semiconductor device further includes a cap insulating film formed on the modified layer and the copper wiring layer.
  • the present invention further includes a semiconductor substrate, a plurality of copper wiring layers formed on the semiconductor substrate, a copper via layer interconnecting the upper copper wiring layer and the lower copper wiring layer,
  • a method for manufacturing a semiconductor device comprising: a wiring interlayer insulating film for insulating and separating the copper wiring layer from each other; and a via interlayer insulating film for insulating and separating the copper via layer from each other.
  • a method of manufacturing a semiconductor device comprising: embedding a copper wiring layer and then subjecting the wiring interlayer insulating film to a vacuum surface treatment to selectively modify the surface layer of the wiring interlayer insulating film. I will provide a.
  • a vacuum plasma treatment or a vacuum UV treatment can be selected.
  • the method further includes a step of forming a cap metal film on the copper wiring layer in order to prevent oxidation of copper contained in the copper wiring layer.
  • the method further includes a step of directly forming the via interlayer insulating film on the cap metal film and the wiring interlayer insulating film.
  • the method further includes a step of forming a cap insulating film on the modified layer and the copper wiring layer.
  • the cap insulating film formed on the wiring interlayer insulating film is formed.
  • a modified layer that can be formed is formed. As shown in FIG. 1 (in FIG. 1, the modified layer is indicated by reference numeral 41), this modified layer has a uniform film thickness over the wafer surface.
  • the film thickness of the modified layer may differ depending on the dependency of the polishing rate on the wiring pattern in the Cu-CMP process. Against this thus, according to the present invention, it is possible to form a modified layer having a uniform film thickness over the wafer surface.
  • the hard mask is completely removed during Cu-CMP and the wiring interlayer insulating film (low dielectric constant film) is exposed
  • copper is deposited on the surface of the copper wiring layer after Cu-CMP.
  • a metal cap film capable of suppressing oxidation and forming a low dielectric constant film to be a wiring interlayer insulating film directly on the metal cap film without forming a cap insulating film thereon
  • a wiring interlayer is formed.
  • Prior to the formation of the insulating film only the outermost surface of the wiring interlayer insulating film is uniformly modified. As a result, a modified layer having a uniform film thickness is formed over the wafer surface, which suppresses penetration into the wiring interlayer insulating film during via etching.
  • the film thickness of the modified layer may differ depending on the dependency of the polishing rate on the wiring pattern in the Cu-CMP process.
  • a semiconductor device having high performance and high reliability and a method for manufacturing the same are provided.
  • FIG. 1 is a cross-sectional view of a semiconductor device having a modified layer formed in the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 shows a semiconductor device according to a first example of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of a semiconductor device according to a second example of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to an example of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 11 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 12 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 13 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 14 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 15 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 16 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 17 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 18 shows a semiconductor device in each step of the semiconductor device manufacturing method according to the first embodiment. It is sectional drawing.
  • FIG. 19 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 20 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the first example.
  • FIG. 21 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 22 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 23 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 24 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 25 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 26 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 27 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 28 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 29 is a cross-sectional view of the semiconductor device according to the second example when no cap insulating film is formed.
  • FIG. 30 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 31 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 32 shows a semiconductor device in each step of the semiconductor device manufacturing method according to the second embodiment. It is sectional drawing.
  • FIG. 33 A sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 34 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the second example.
  • FIG. 35 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 36 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 37 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • a semiconductor device 1000 according to the first embodiment of the present invention includes a semiconductor substrate 1001, an insulating film 1002 formed on the semiconductor substrate 1001, and an insulating layer between wiring layers formed on the insulating film 1002.
  • wiring interlayer insulation film 1003 and wiring interlayer insulation film 1003 wiring interlayer insulation It is formed on the surface of the edge film 1003, and the composition of the film is different from that of the wiring interlayer insulating film 1003 and the film thickness is uniform, and in the wiring interlayer insulating film 1003 and the modified layer 1005
  • the conductive metal wirings 1004 and 1011 are made of copper or a copper alloy cable. Similarly, the conductive metal via 1008 connecting the conductive metal wiring 1004 and the conductive metal wiring 1011 is also made of copper or copper alloy.
  • the semiconductor device 1000 includes the conductive metal wiring 1004 and 1011 having a plurality of copper forces and the conductive metal wiring 1004 and 1011 connected to the semiconductor substrate 1001. And a multi-layer wiring including a via 1008.
  • the conductive metal wirings 1004 and 1011 are insulated and separated by low dielectric constant wiring interlayer insulating films 1003 and 1009, and the conductive metal via 1008 is insulated and separated by a via interlayer insulating film. Furthermore, modified layers 1005 and 1010 having a uniform thickness are formed on the surfaces of the wiring interlayer insulating films 1003 and 1009.
  • each layer and each film are set in the same range as conventionally known ones, and the sizes of the conductive metal wirings 1004 and 1011 and the conductive metal vias 1008 are also in the conventionally known semiconductor device. It is set in the same range as that in A conventionally known method can be applied to a method for forming each layer or each film that is not described later.
  • FIG. 3 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • a semiconductor device 1500 according to the second embodiment of the present invention includes a semiconductor substrate 1021 and a semiconductor By modifying the surfaces of the insulating film 1022 formed on the body substrate 1021, the wiring interlayer insulating film 1023 formed on the insulating film 1022, and the wiring interlayer insulating film 1023, the wiring interlayer insulating film 1023
  • the modified layer 1025 is formed on the surface and has a film composition different from that of the wiring interlayer insulating film 1023 and has a uniform film thickness, and the thicknesses of the wiring interlayer insulating film 1023 and the modified layer 1025 in the inside thereof.
  • the conductive metal wiring 1031 is formed so as to be connected to the conductive metal via 1028 over the entire length in the thickness direction inside the material layer 1030.
  • the conductive metal wirings 1024 and 1031 are made of copper or a copper alloy cable. Similarly, the conductive metal via 1028 connecting the conductive metal wiring 1024 and the conductive metal wiring 1031 is also made of copper or copper alloy.
  • the semiconductor device 1500 according to the second embodiment prevents oxidation of copper contained in the conductive metal wiring 1024.
  • the force further having the cap metal film 1026 on the conductive metal wiring 1024 does not have the insulating film corresponding to the cap insulating film 1006 formed on the conductive metal wiring 1004 and the modified layer 1005. .
  • a method for manufacturing the semiconductor device 1000 according to the first embodiment shown in FIG. 2 includes a first step of forming an insulating film 1002 on a semiconductor substrate 1001, and an insulating film 1002 formed in the first step.
  • the surface of the wiring interlayer insulating film 1003 is modified to On the surface of the insulating film 1003, the fourth step of forming the modified layer 1005 having a film composition different from that of the wiring interlayer insulating film 1003 and having a uniform film thickness, and the conductive metal wiring 1004 and the modified layer 1005 Conductive metal via 1008 is formed so as to be connected to conductive metal wiring 1004 over the entire length in the thickness direction inside via interlayer insulating film 1007.
  • the ninth step is to form a modified layer 1010 having a film composition different from that of the wiring interlayer insulating film 1009 and having a uniform film thickness on the surface of 009.
  • the surface modification of the wiring interlayer insulating films 1003 and 1009 is performed by subjecting the surfaces of the wiring interlayer insulating films 1003 and 1009 to a vacuum surface treatment.
  • a vacuum surface treatment for example, a vacuum plasma treatment or a vacuum UV treatment can be selected.
  • a method for manufacturing the semiconductor device 1500 according to the second embodiment shown in FIG. 3 includes a first step of forming an insulating film 1022 on the semiconductor substrate 1021, and an insulating film 1022 formed in the first step.
  • the method for manufacturing semiconductor device 1500 according to the second embodiment prevents oxidation of copper contained in conductive metal wiring 1024. Therefore, a process for manufacturing the cap metal film 1026 on the conductive metal wiring 1024 is additionally included.
  • FIG. 4 is a cross-sectional view of the semiconductor device 100 according to the first example of the semiconductor device 1000 according to the first embodiment of the present invention described above.
  • the semiconductor device 100 according to the first embodiment will be described with reference to FIG.
  • the semiconductor device 100 includes a semiconductor substrate 111, an insulating film 112 formed on the semiconductor substrate 111, a wiring interlayer insulating film 113 formed on the insulating film 112, and a wiring interlayer.
  • a modified layer 114 is formed on the surface of the wiring interlayer insulating film 113.
  • the conductive metal wiring 115 formed over the entire length in the thickness direction inside the wiring interlayer insulating film 113 and the modified layer 114, and formed on the conductive metal wiring 115 and the modified layer 114.
  • the cap insulating film 116, the via interlayer insulating film 117 formed on the cap insulating film 116, and the entire length in the thickness direction inside the via interlayer insulating film 117 are connected to the conductive metal wiring 115.
  • the wiring interlayer insulating film 118 formed on the via 121 and the surface of the wiring interlayer insulating film 118 are modified to modify the surface of the wiring interlayer insulating film 118.
  • the modified layer 119 having a uniform film thickness is connected to the conductive metal via 121 over the entire length in the thickness direction inside the wiring interlayer insulating film 118 and the modified layer 119.
  • conductive metal wiring 120 formed in such a manner is
  • the semiconductor substrate 111 for example, a single crystal silicon substrate can be used.
  • the insulating film 112 is formed of, for example, borophosphine silicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), borophosphine silicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (
  • SiOF silicon carbide
  • SiCN silicon carbonitride
  • the wiring interlayer insulating film 113 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • the composition of the modified layer 114 is determined according to the composition of the wiring interlayer insulating film 113.
  • the wiring interlayer insulating film 113 is a carbon-containing silicon oxide film (SiO C H)
  • SiO C H carbon-containing silicon oxide film
  • the modified layer 114 is SiO or SiO 2 C.
  • the modified layer 114 may be composed of SiO C N force.
  • the modified layer 114 is a film formed by modifying the wiring interlayer insulating film 113, the surface of the wiring interlayer insulating film 113 and the inside of the wiring interlayer insulating film 113 are The composition may change in stages.
  • the wiring interlayer insulating film 113 is a carbon-containing silicon oxide film SiO C
  • the modified layer 114 On the outermost surface of the modified layer 114, the modified layer 114 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the film 113 is reached.
  • the film thickness of the modified layer 114 is uniform.
  • the thickness of the modified layer 114 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the conductive metal wiring 115 and the conductive metal via 121 are made of copper or a copper alloy.
  • the cap insulating film 116 formed on the conductive metal wiring 115 is formed of a conductive metal wiring.
  • the cap insulating film 116 is made of, for example, silicon carbide (SiC), silicon carbonitride (SiC)
  • SiN silicon nitride
  • the wiring interlayer insulating film 113 also has SiO C force, and the cap insulating film 116 is carbonitrided.
  • the reformed layer 114 has a nitrogen (N) concentration gradually increasing as it approaches the cap insulating film 116 (SiCN) as shown in FIG. ,Also As the wiring interlayer insulating film 113 (SiO C) approaches, the concentration of nitrogen (N) gradually increases.
  • the composition of the modified layer 114 changes stepwise toward the upper and lower films depending on the compositions of the upper and lower films of the modified layer 114, that is, the wiring interlayer insulating film 113 and the cap insulating film 116. There is also.
  • the via interlayer insulating film 117 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • the wiring interlayer insulating film 118 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a modified layer 119 having an element composition different from that of the wiring interlayer insulating film 118 is formed on the outermost surface of the wiring interlayer insulating film 118 with a uniform film thickness over the wafer surface.
  • the wiring interlayer insulating film 118 is made of a carbon-containing silicon oxide film (SiO C H).
  • the modified layer 119 is made of SiO or SiO 2 C.
  • the modified layer 119 can also be composed of SiO C N force.
  • the modified layer 119 is a film formed by modifying the wiring interlayer insulating film 118, the surface of the wiring interlayer insulating film 118 and the inside of the wiring interlayer insulating film 118 are The composition may change in stages.
  • the wiring interlayer insulating film 118 is a carbon-containing silicon oxide film SiO C
  • the modified layer 119 On the outermost surface of the modified layer 119, the modified layer 119 also has SiO C force, and it is insulated from the wiring interlayer.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the film 118 is reached.
  • the film thickness of the modified layer 119 is uniform.
  • the film thickness of the modified layer 119 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the semiconductor device 100 is configured to have two layers of conductive metal wiring, but the manufacturing process of the conductive metal wiring and the wiring interlayer insulating film By repeating the above, it is possible to configure as a multilayer wiring structure having three or more layers.
  • a wiring interlayer insulating film (not shown) of a type different from the wiring interlayer insulating film 118 may be formed on the multilayer wiring structure, and a conductive metal wiring may be formed therein.
  • the semiconductor device 100 according to the first embodiment is manufactured by a dual damascene process in which the conductive metal via 121 and the conductive metal wiring 120 are simultaneously formed. It is also possible to fabricate by a single damascene process in which the conductive metal wiring 120 is formed separately.
  • FIG. 8 is a cross-sectional view of the semiconductor device 200 according to the second example of the semiconductor device 1000 according to the first embodiment of the present invention described above.
  • the semiconductor device 200 according to the second embodiment will be described with reference to FIG.
  • a semiconductor device 200 according to the second embodiment includes a semiconductor substrate 211, an insulating film 212 formed on the semiconductor substrate 211, a wiring interlayer insulating film 213 formed on the insulating film 212, and a wiring interlayer By modifying the surface of the insulating film 213, it is formed on the surface of the wiring interlayer insulating film 213.
  • the modified layer 214 has a film composition different from that of the wiring interlayer insulating film 213 and has a uniform film thickness.
  • the modified layer 220 having a film thickness different from that of the wiring interlayer insulating film 219 and having a uniform film thickness, and the wiring interlayer insulating film 219 and the modified layer 220 have the same structure.
  • the conductive metal wiring 221 formed so as to be connected to the conductive metal via 222 over the entire length in the thickness direction is also a force.
  • the semiconductor device 200 according to the second embodiment has a cap metal film 216 formed on the conductive metal wiring 215. Is additionally provided.
  • the semiconductor substrate 211 for example, a single crystal silicon substrate can be used.
  • the insulating film 212 is made of, for example, borophosphosilicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), borophosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (Si
  • SiOF silicon carbide
  • SiCN silicon carbonitride
  • the wiring interlayer insulating film 213 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • the composition of the modified layer 214 is determined according to the composition of the wiring interlayer insulating film 213.
  • the wiring interlayer insulating film 213 is a carbon-containing silicon oxide film (SiO C H)
  • the modified layer 214 is SiO or SiO 2 C.
  • the modified layer 214 can also be composed of SiO C N force.
  • the modified layer 214 is a film formed by modifying the wiring interlayer insulating film 213, the surface of the wiring interlayer insulating film 213 and the inside of the wiring interlayer insulating film 213 are The composition may change in stages.
  • the wiring interlayer insulating film 213 is a carbon-containing silicon oxide film SiO C
  • the modified layer 214 On the outermost surface of the modified layer 214, the modified layer 214 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the membrane 213 is reached.
  • the film thickness of the modified layer 214 is uniform.
  • the thickness of the modified layer 214 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the conductive metal wiring 215 and the conductive metal via 222 are made of copper or a copper alloy.
  • Cap metal film 216 formed on conductive metal wiring 215 is formed of conductive metal wiring.
  • the cap metal film 216 has a non-oxidative metal force such as cobalt tungsten phosphorus or cobalt tungsten boron.
  • the cap insulating film 217 formed on the cap metal film 216 and the modified layer 214 serves as a stopper at the time of etching for forming a via hole.
  • the cap insulating film 217 is made of, for example, silicon carbide (SiC), silicon carbonitride (SiCN), or silicon nitride (SiN).
  • SiC silicon carbide
  • SiCN silicon carbonitride
  • SiN silicon nitride
  • the cap insulating film 217 can also be configured with an acid-physical force such as acid-silicon (SiO 2). It is.
  • the wiring interlayer insulating film 213 also has SiO C force, and the cap insulating film 217 is carbonitrided.
  • the modified layer 214 has a nitrogen (N) concentration that gradually increases as it approaches the cap insulating film 217 (SiCN) as shown in FIG.
  • the concentration of nitrogen (N) gradually increases.
  • composition of the modified layer 214 changes stepwise toward the upper and lower films according to the compositions of the upper and lower films of the modified layer 214, that is, the wiring interlayer insulating film 213 and the cap insulating film 217. There is also.
  • the via interlayer insulating film 218 is made of, for example, a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • the wiring interlayer insulating film 219 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a modified layer 220 having an element composition different from that of the wiring interlayer insulating film 219 is formed with a uniform film thickness over the wafer surface.
  • the wiring interlayer insulating film 219 is made of a carbon-containing silicon oxide film (SiO C H).
  • the modified layer 220 is made of SiO or SiO 2 C.
  • the modified layer 220 may be composed of a SiO 2 CN force.
  • the modified layer 220 is a film formed by modifying the wiring interlayer insulating film 219
  • the surface of the wiring interlayer insulating film 219 is directed toward the inside of the wiring interlayer insulating film 219.
  • the composition may change in stages.
  • the wiring interlayer insulating film 219 is a carbon-containing silicon oxide film SiO C
  • the modified layer 220 On the outermost surface of the modified layer 220, the modified layer 220 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may gradually change as the inside of the membrane 219 is reached.
  • the film thickness of the modified layer 220 is uniform.
  • the thickness of the modified layer 220 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the semiconductor device 200 according to the second embodiment is configured to have two layers of conductive metal wiring, but the manufacturing process of the conductive metal wiring and the wiring interlayer insulating film By repeating the above, it is possible to configure as a multilayer wiring structure having three or more layers.
  • a wiring interlayer insulating film (not shown) of a type different from the wiring interlayer insulating film 219 may be formed on the multilayer wiring structure, and a conductive metal wiring may be formed therein.
  • the semiconductor device 200 according to the second embodiment is manufactured by a dual damascene process in which the conductive metal via 222 and the conductive metal wiring 221 are simultaneously formed. It is also possible to fabricate by a single damascene process in which the conductive metal wiring 221 is formed separately.
  • FIG. 9 is a cross-sectional view of a semiconductor device 300 according to an example of the semiconductor device 1500 according to the second embodiment of the present invention described above.
  • a semiconductor device 300 according to an example of the semiconductor device 1500 according to the second embodiment will be described as a semiconductor device according to the third example.
  • a semiconductor device 300 according to the third embodiment includes a semiconductor substrate 311, an insulating film 312 formed on the semiconductor substrate 311, a wiring interlayer insulating film 313 formed on the insulating film 312, and a wiring interlayer By modifying the surface of the insulating film 313, it is formed on the surface of the wiring interlayer insulating film 313.
  • the modified layer 314 has a film composition different from that of the wiring interlayer insulating film 313 and a uniform thickness.
  • the wiring interlayer insulating film 319 formed on the via 322 and the surface of the wiring interlayer insulating film 319 are modified to modify the surface of the wiring interlayer insulating film 319.
  • the conductive metal wirings 315 and 321 are made of copper or a copper alloy cable. Similarly, the conductive metal via 322 connecting the conductive metal wiring 315 and the conductive metal wiring 321 is also made of copper or copper alloy.
  • the semiconductor device 300 according to the third embodiment is formed on the cap metal film 216 and the modified layer 214. It has an insulating film corresponding to the cap insulating film 217.
  • the semiconductor substrate 31 for example, a single crystal silicon substrate can be used.
  • the insulating film 312 is made of, for example, borophosphosilicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), borophosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (SiO 2), Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride
  • SiOF silicon carbide
  • SiCN silicon carbonitride
  • the wiring interlayer insulating film 313 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • composition of the modified layer 314 is determined according to the composition of the wiring interlayer insulating film 313.
  • the wiring interlayer insulating film 313 is a carbon-containing silicon oxide film (SiO C H)
  • the modified layer 314 is SiO or SiO 2 C.
  • the modified layer 314 can also be composed of SiO 2 CN force.
  • the modified layer 314 is a film formed by modifying the wiring interlayer insulating film 313, the surface layer of the wiring interlayer insulating film 313 is directed toward the inside of the wiring interlayer insulating film 313.
  • the composition may change in stages.
  • the wiring interlayer insulating film 313 is a carbon-containing silicon oxide film SiO C
  • the modified layer 314 On the outermost surface of the modified layer 314, the modified layer 314 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the membrane 313 is reached.
  • the film thickness of the modified layer 314 is uniform.
  • the thickness of the modified layer 314 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • Conductive metal wiring 315 and conductive metal via 322 are made of copper or a copper alloy.
  • the cap metal film 316 formed on the conductive metal wiring 315 prevents the copper contained in the conductive metal wiring 315 from being oxidized.
  • the cap metal film 316 has a non-oxidative metal force such as cobalt tungsten phosphorus or cobalt tungsten boron.
  • the via interlayer insulating film 318 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • the wiring interlayer insulating film 219 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a modified layer 220 having an element composition different from that of the wiring interlayer insulating film 219 is formed with a uniform film thickness over the wafer surface.
  • the wiring interlayer insulating film 219 is made of a carbon-containing silicon oxide film (SiO C H).
  • the modified layer 220 is made of SiO or SiO 2 C.
  • the modified layer 220 may be composed of a SiO 2 CN force.
  • the wiring interlayer insulating film 313 also has SiO C force
  • the via interlayer insulating film 318 has SiO.
  • the modified layer 314 is an upper and lower film.
  • the concentration of carbon (C) increases stepwise.
  • the composition of the modified layer 314 changes stepwise toward the upper and lower films according to the compositions of the upper and lower films of the modified layer 314, that is, the via interlayer insulating film 318 and the wiring interlayer insulating film 313. In some cases.
  • the wiring interlayer insulating film 319 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a modified layer 320 having an element composition different from that of the wiring interlayer insulating film 319 is formed with a uniform film thickness over the wafer surface.
  • the wiring interlayer insulating film 319 is made of a carbon-containing silicon oxide film (SiO C H).
  • the modified layer 320 is made of SiO or SiO 2 C. [0138]
  • the modified layer 320 can also be composed of SiO 2 CN force.
  • the modified layer 320 is a film formed by modifying the wiring interlayer insulating film 319
  • the surface of the wiring interlayer insulating film 319 is directed toward the inside of the wiring interlayer insulating film 319.
  • the composition may change in stages.
  • the wiring interlayer insulating film 319 is a carbon-containing silicon oxide film SiO C
  • the modified layer 320 On the outermost surface of the modified layer 320, the modified layer 320 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may gradually change as the inside of the film 319 is reached.
  • the film thickness of the modified layer 320 is uniform.
  • the thickness of the modified layer 320 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the semiconductor device 300 according to the third embodiment is configured to have two layers of conductive metal wiring, but the manufacturing process of the conductive metal wiring and the wiring interlayer insulating film By repeating the above, it is possible to configure as a multilayer wiring structure having three or more layers.
  • a wiring interlayer insulating film (not shown) of a type different from the wiring interlayer insulating film 319 on the multilayer wiring structure, and to form a conductive metal wiring therein.
  • the semiconductor device 300 according to the third embodiment is manufactured by a dual damascene process in which the conductive metal via 322 and the conductive metal wiring 321 are simultaneously formed. It is also possible to fabricate by a single damascene process in which the conductive metal wiring 321 is formed separately.
  • FIGS. 10 to 20 are cross-sectional views of the semiconductor device 100 in the respective steps of the method for manufacturing the semiconductor device 100 according to the first embodiment shown in FIG.
  • a fourth embodiment a method of manufacturing the semiconductor device 100 according to the first embodiment will be described with reference to FIGS.
  • an insulating film 412 is formed on the semiconductor substrate 411.
  • the semiconductor substrate 411 a single crystal silicon substrate can be used.
  • the insulating film 412 is made of, for example, borophosphosilicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (Si02),
  • the film is composed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.
  • a wiring interlayer insulating film 413 is formed on the insulating film 412.
  • the wiring interlayer insulating film 413 is made of, for example, an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a photoresist (not shown) is applied on the wiring interlayer insulating film 413, and the photoresist is exposed and developed to form an etching mask (not shown).
  • the wiring interlayer insulating film 413 is etched to form a wiring groove 414 in the wiring interlayer insulating film 413 as shown in FIG.
  • a metal barrier film (not shown) or a wiring metal film 415 is embedded in the wiring groove 414.
  • the metal noria film also has tantalum or tantalum nitride strength
  • the wiring metal film 415 is made of copper or copper alloy.
  • the excess wiring metal film 415 that is, the wiring metal film 415 above the wiring interlayer insulating film 413 is removed by chemical mechanical polishing (CMP), and the wiring metal film 415 is disposed. Line 416 is formed. During the CMP, the wiring interlayer insulating film 413 is exposed.
  • CMP chemical mechanical polishing
  • a predetermined process 417 is applied to the surface of the metal wiring 416 and the surface of the wiring interlayer insulating film 413 to obtain a wiring interlayer insulating film.
  • a modified layer 418 having an element composition different from that of the wiring interlayer insulating film 413 is formed on the outermost surface of 413.
  • plasma treatment such as nitrogen plasma treatment, ammonia plasma treatment, hydrogen plasma treatment, helium plasma treatment before the formation of the cap insulating film 419 can be selected. .
  • UV processing vacuum UV processing
  • EB processing EB processing
  • the modified layer 418 also has, for example, SiO or SiO C force.
  • the modified layer 418 also has, for example, SiO or SiO C force.
  • a SiO C N force can also be constructed.
  • the modified layer 418 is a film formed by modifying the wiring interlayer insulating film 413, it is gradually increased from the surface of the wiring interlayer insulating film 413 toward the inside of the wiring interlayer insulating film 413. In some cases, the composition changes.
  • the wiring interlayer insulating film 413 is a carbon-containing silicon oxide film SiO C
  • the modified layer 418 On the outermost surface of the modified layer 418, the modified layer 418 also has SiO C force, and it is insulated between wiring layers.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the film 413 is reached.
  • the film thickness of the modified layer 418 is uniform.
  • the thickness of the modified layer 418 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • a via interlayer insulating film 420 and a wiring interlayer insulating film 421 are formed in this order.
  • the cap insulating film 419 is also made of, for example, silicon carbide, silicon carbonitride, or silicon nitride.
  • interlayer insulating film 420 and wiring interlayer insulating film 421 are organic polymers of low dielectric constant materials
  • via holes 422 are formed in the via interlayer insulating film 420 and wiring trenches 423 are formed in the wiring interlayer insulating film 421 by an etching process.
  • a metal barrier film (not shown) and a wiring metal film 424 are formed in via holes.
  • the noria metal film has, for example, tantalum or tantalum nitride power, and the wiring metal film 424 is made of copper or a copper alloy.
  • the modified layer 418 exists even when the bottom surface of the via hole 422 is displaced by 424 lower wiring metal films due to misalignment of the via hole 422. Therefore, the etching rate is lower than that of the via interlayer insulating film 420, and the biting of the via hole 422 into the wiring interlayer insulating film 413 can be suppressed. [0170] After that, as shown in FIG. 19, an excess wiring metal film 4 is formed by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a predetermined treatment 427 is applied to the surface of the metal wiring 426 and the surface of the wiring interlayer insulating film 421 to obtain a wiring interlayer insulating film.
  • a modified layer 428 having an element composition different from that of the wiring interlayer insulating film 421 is formed on the outermost surface of 421.
  • plasma treatment such as nitrogen plasma treatment, ammonia plasma treatment, hydrogen plasma treatment, helium plasma treatment before film formation of a cap insulating film (not shown) is selected. can do.
  • UV processing vacuum UV processing
  • EB processing Alternatively, as the predetermined processing 427, UV processing (vacuum UV processing) or EB processing may be performed.
  • the modified layer 428 is made of, for example, SiO or SiO C force. Alternatively, the modified layer 428
  • a SiO C N force can also be constructed.
  • the modified layer 428 is a film formed by modifying the wiring interlayer insulating film 421, it is stepped from the surface of the wiring interlayer insulating film 421 toward the inside of the wiring interlayer insulating film 421. In some cases, the composition changes.
  • the wiring interlayer insulating film 421 is a carbon-containing silicon oxide film SiO C
  • the modified layer 428 On the outermost surface of the modified layer 428, the modified layer 428 also has SiO C force, which is the wiring interlayer insulation.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the membrane 421 is reached.
  • the film thickness of the modified layer 428 is uniform.
  • the thickness of the modified layer 428 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the semiconductor device manufactured by the semiconductor device manufacturing method according to the fourth embodiment may be configured to have two layers of conductive metal wiring.
  • the wiring and the wiring interlayer insulating film By repeating the manufacturing process of the wiring and the wiring interlayer insulating film, it is possible to configure the wiring having a multilayer wiring structure of three or more layers.
  • a wiring interlayer insulating film (not shown) of a type different from the wiring interlayer insulating film 421 may be formed on the multilayer wiring structure, and a conductive metal wiring may be formed therein.
  • a dual damascene process in which the conductive metal via 425 and the conductive metal wiring 426 are simultaneously formed is employed. It is also possible to adopt a single damascene process in which the via 425 and the conductive metal wiring 426 are separately formed.
  • 21 to 34 are cross-sectional views of the semiconductor device 200 in the respective steps of the method for manufacturing the semiconductor device 200 according to the second embodiment shown in FIG.
  • a fifth embodiment a method for manufacturing the semiconductor device 200 according to the second embodiment will be described with reference to FIGS.
  • an insulating film 512 is formed on a semiconductor substrate 511.
  • the semiconductor substrate 511 a single crystal silicon substrate can be used.
  • the insulating film 512 is formed of, for example, borophosphine silicate glass (BPSG), phosphosilicate glass (PS ": phosphosilicate glass), silicon oxide (Si02),
  • BPSG borophosphine silicate glass
  • PS phosphosilicate glass
  • Si02 silicon oxide
  • the film is composed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.
  • a wiring interlayer insulating film 513 is formed on the insulating film 512.
  • the wiring interlayer insulating film 513 is made of, for example, a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film.
  • a photoresist (not shown) is applied on the wiring interlayer insulating film 513, and the photoresist is exposed and developed to form an etching mask (not shown).
  • the wiring interlayer insulating film 513 is etched to form a wiring groove 514 in the wiring interlayer insulating film 513 as shown in FIG.
  • a metal noria film (not shown) and a wiring metal film 515 are embedded in the wiring groove 514.
  • the metal noria film also has tantalum or tantalum nitride force
  • the wiring metal film 515 is made of copper or a copper alloy.
  • the excess wiring metal film 5 is obtained by the chemical mechanical polishing (CMP) method.
  • the wiring metal film 515 above the wiring interlayer insulating film 513 is removed to form a wiring 516.
  • the wiring interlayer insulating film 513 is exposed.
  • a cap metal film 517 is formed on the metal wiring 516.
  • the cap metal film 517 is made of, for example, cobalt tungsten phosphorus or cobalt tungsten boron, which is a non-acidic metal.
  • a predetermined treatment 518 is applied to the surface of the cap metal film 517 and the surface of the wiring interlayer insulating film 513, and the wiring interlayer insulating film is formed on the outermost surface of the wiring interlayer insulating film 513.
  • a modified layer 519 having a different element composition from that of 513 is formed.
  • plasma treatment such as nitrogen plasma treatment, ammonia plasma treatment, hydrogen plasma treatment, helium plasma treatment before the formation of the cap insulating film 520 should be selected. Can do.
  • the predetermined treatment 518 the surface of the metal wiring 516 is covered with the non-acidic cap metal film 517, so that it is possible to select oxygen plasma treatment (vacuum oxygen plasma treatment). It is.
  • UV processing vacuum UV processing
  • EB processing Alternatively, as the predetermined processing 518, UV processing (vacuum UV processing) or EB processing may be performed.
  • the modified layer 519 is made of, for example, SiO or SiO C force.
  • the modified layer 519 is
  • a SiO C N force can also be constructed.
  • the modified layer 519 is a film formed by modifying the wiring interlayer insulating film 513
  • the surface of the wiring interlayer insulating film 513 is directed toward the inside of the wiring interlayer insulating film 513.
  • the composition may change in stages.
  • the wiring interlayer insulating film 513 is a carbon-containing silicon oxide film SiO C
  • the modified layer 519 On the outermost surface of the modified layer 519, the modified layer 519 also has SiO C force, and it is insulated between wiring layers. As shown in FIG. 5, the concentration of oxygen (O) and carbon (C) may gradually change as the inside of the film 513 is reached.
  • the film thickness of the modified layer 519 is uniform.
  • the thickness of the modified layer 519 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • the cap insulating film 520 is also made of, for example, silicon carbide, silicon carbonitride, or silicon nitride.
  • the cap insulating film 520 can also constitute an acid-solid force such as acid silicon. .
  • interlayer insulating film 521 and wiring interlayer insulating film 522 are organic polymers of low dielectric constant materials
  • the surface of the metal wiring 516 is covered with the non-oxidizing cap metal film 517.
  • the via interlayer insulating film 521 can be formed directly on the modified layer 519 and the cap metal film 517 without forming the cap insulating film 520.
  • via holes 523 are formed in the via interlayer insulating film 521 and wiring trenches 524 are formed in the wiring interlayer insulating film 522 by an etching process.
  • a metal barrier film (not shown) and a wiring metal film 525 are formed in via holes.
  • the barrier metal film is made of, for example, tantalum or tantalum nitride, and the wiring metal film 525 is made of copper or a copper alloy.
  • the modified layer 519 exists. Therefore, the etching rate is lower than that of the via interlayer insulating film 521, and the penetration of the via hole 523 into the wiring interlayer insulating film 513 can be suppressed.
  • the cap metal film 528 is made of, for example, cobalt tungsten phosphorus or cobalt tungsten boron carbide.
  • the surface of the cap metal film 528 and the surface of the wiring interlayer insulating film 522 are subjected to a predetermined treatment 529, and the wiring interlayer insulating film 522 is formed on the outermost surface of the wiring interlayer insulating film 522.
  • a modified layer 530 having a different elemental composition is formed.
  • a nitrogen plasma treatment an ammonia plasma treatment, a hydrogen plasma treatment, a helium plasma treatment before forming a via interlayer insulation film (not shown) before forming a cap insulating film (not shown)
  • Plasma treatment vacuum plasma treatment
  • the predetermined treatment 529 the surface of the metal wiring 526 is covered with the non-acidic cap metal film 528, so that it is possible to select oxygen plasma treatment (vacuum oxygen plasma treatment). It is.
  • UV processing vacuum UV processing
  • EB processing Alternatively, as the predetermined processing 529, UV processing (vacuum UV processing) or EB processing may be performed.
  • the modified layer 530 also has, for example, SiO or SiO C force.
  • the modified layer 530 is
  • a SiO C N force can also be constructed.
  • the modified layer 530 is a film formed by modifying the wiring interlayer insulating film 522, the surface of the wiring interlayer insulating film 522 and the inside of the wiring interlayer insulating film 522 are The composition may change in stages.
  • the wiring interlayer insulating film 522 is a carbon-containing silicon oxide film SiO C
  • the modified layer 530 On the outermost surface of the modified layer 530, the modified layer 530 also has SiO C force, which is the wiring interlayer insulation.
  • the concentration of oxygen (O) and carbon (C) may change step by step as the inside of the film 522 is reached.
  • the film thickness of the modified layer 530 is uniform.
  • the thickness of the modified layer 530 is uniform between 50 angstroms and 200 angstroms in the wafer plane.
  • a semiconductor device may be configured to have two layers of conductive metal wiring. However, by repeating the manufacturing process of conductive metal wiring and wiring interlayer insulation film, it is assumed that the semiconductor device has a multilayer wiring structure of three or more layers. It is also possible to configure.
  • a wiring interlayer insulating film (not shown) of a type different from the wiring interlayer insulating film 522 can be formed on the multilayer wiring structure, and a conductive metal wiring can be formed therein.
  • a dual damascene process in which the conductive metal via 527 and the conductive metal wiring 526 are simultaneously formed is employed. It is also possible to employ a single damascene process in which the via 527 and the conductive metal wiring 526 are formed separately.

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Abstract

　低誘電率層間絶縁膜を有する半導体装置における配線製造時にハードマスクやキャップ絶縁膜の除去を行うと、密着性不良や配線層間絶縁膜部分への付き抜け不良が発生し、配線特性や信頼性の低下を発生する。この問題を解決するため、本発明においては、ハードマスクを取り切って、露出した配線層間絶縁膜３１３の表面に配線層間絶縁膜３１３とは組成が異なる均一な膜厚の改質層３１４を形成することにより、その上に形成するビア層間絶縁膜３１８との密着性の向上及びエッチングの突き抜け不良を抑制する。改質層３１４は、Ｃｕ－ＣＭＰ後に配線層間絶縁膜３１４が露出した状態において、Ｃｕ－ＣＭＰ後の後洗浄、上部ビア層間絶縁膜形成前の真空プラズマ処理または真空ＵＶ処理等により、形成することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は半導体装置及びその製造方法に関し、具体的には、半導体素子の配線 構造、特に、低誘電率膜を配線層間絶縁膜とした銅 (Cu)配線の構造に関する。 背景技術
[0002] 近年、ロジック LSIの高速ィ匕が求められている。半導体装置の動作速度はトランジ スタにおけるスイッチング遅延と配線における伝搬遅延とに大きく依存する力 ロジッ ク LSIは、メモリと比較して、配線面積が全体に占める割合が大きいため、ロジック LS Iを高速ィ匕するためには、すなわち、動作速度を上げるためには、配線における伝搬 遅延を低減する必要がある。
[0003] 配線における伝搬遅延は配線抵抗と配線層間容量との積に比例する。このため、 配線材料として抵抗率の低い材料を用い、さらに、配線層間絶縁膜材料として比誘 電率の低い材料を用いることにより、配線における伝搬遅延を低減することができる。
[0004] このため、現在では、次世代配線材料として、従来のアルミニウム (A1)またはアルミ ユウム (A1)合金よりも比抵抗の小さ!/ヽ銅 (Cu)または銅 (Cu)合金が検討されて！、る。
[0005] 銅または銅合金を配線材料に用いた配線、すなわち、銅配線は一般的にはダマシ ン (damascene)法により形成される。このダマシン法は、配線層間絶縁膜を堆積する 工程と、配線層間絶縁膜の表面側から反応性イオンエッチング (RIE: reactive ion et ching)法その他の方法により溝を形成する工程と、その溝を埋め込むようにして銅ま たは銅合金膜を堆積する工程と、溝の外の銅または銅合金膜をィ匕学機械研磨 (CMP ： chemical mechanical polishing)法により除去し、配線層間絶縁膜に埋め込まれた C u配線を形成する工程と、カゝらなる。
[0006] また、低誘電率の配線層間絶縁膜材料としては、従来は二酸ィ匕シリコン (SiO )が
2 使用されていたが、現在では、二酸ィ匕シリコン (SiO )よりも比誘電率が低ぐ有機材
2
料のみから構成される材料や、従来の二酸化シリコン (SiO )膜に有機基を含有させ
2
た材料が検討されている。 [0007] これらの低誘電率膜に対しては、特許文献 1や非特許文献 1に示されて 、るように 、ハードマスクと呼ばれる二酸ィ匕シリコン (SiO )等の低誘電率膜よりも誘電率が高い
2
膜を低誘電率膜の表面に成膜して、エッチング時や Cu—CMP時に低誘電率膜が 受けるプロセスダメージを低減してきた。
[0008] 一方、世代が進むにつれて、配線間スペースが減少し、配線上に形成されたビア が配線と接続する領域においては、配線とビアとは同一寸法を有し、その同一寸法 内にお 、て接続するようになって 、る。
[0009] 図 35は、ビアのレジスト露光時において下層の配線とのァライメントズレが発生した 場合のビアと配線との位置関係を示す断面図である。
[0010] 図 35に示すように、ビアのレジスト露光時において下層の配線とのァライメントズレ が発生すると、ビア 14は、ビアエッチングにより、下層の配線 15から外れて配線層間 絶縁膜 11の内部に食 、込むように形成される。
[0011] このような場合に、ハードマスク 12を Cu—CMP後においても低誘電率膜上に残存 させることにより、配線層間絶縁膜 11中へのビア 14の食い込みを抑制し、また、配線 層間絶縁膜 11を構成する低誘電率膜にダメージを与えな ヽようにすることができる。
[0012] さらに、従来の銅 (Cu)配線の構造においては、図 35に示すように、非特許文献 1 に示されて 、るように、銅 (Cu)配線上にはビア層間膜成膜時の銅 (Cu)配線の酸ィ匕 防止やビアエッチング時のエッチングストップ膜の役割を果たすためのキャップ絶縁 膜 13と呼ばれる絶縁膜が存在していることが多力つた。
[0013] また、特許文献 2、 3、 4においては、半導体装置のハードマスク (キャップ絶縁膜） 成膜前、すなわち、 Cu— CMPプロセスの前に、低誘電率膜の表面処理を行い、層 表面を改質することが開示されて 、る。
特許文献 1 :特開 2003— 229482 (段落 0011の第 5行、図 2 (b) )
特許文献 2 :特開 2002— 026121
特許文献 3 :特開 2003— 017561
特許文献 4：特開 2004— 253790
非特許文献 1 : M. Tadaら著、 Proc. of IITC 2003、 20 03年 6月 2日発行、 25 6頁、 Fig. 1 発明の開示
発明が解決しょうとする課題
[0014] 特許文献 1や非特許文献 1に示されているように、低誘電率膜の表面にハードマス クを成膜し、 Cu—CMP後においてもハードマスクが残存しているような構造の場合、 低誘電率膜よりも誘電率が大きい膜が配線間に残存することにより、実効的な配線 間容量は増大する。
[0015] さらに、 Cu— CMP時においては配線パターンの幅や配線間スペースの広さによつ て、研磨のスピードが変化する。このため、配線パターンの疎密により、ハードマスク の研磨量が異なり、 Cu— CMP後に残存するハードマスク 31の厚さが一様ではなく なる、すなわち、図 37に示すように、位置によって、ハードマスク 31の厚さが異なる、 という問題を生じる。この結果として、配線間パターンの違いにより、配線間容量の見 積もり量が配線間のスペースのみによっては決定できなくなる。
[0016] なお、 Cu—CMP時に用いるスラリーを低誘電率膜にダメージを与えにくい材料に 変更することにより、 Cu— CMP時にハードマスクを除去することが可能である。
[0017] 一方、非特許文献 1に示された銅 (Cu)配線上に形成されたキャップ絶縁膜は低誘 電率材料よりも誘電率が大きい材料カゝら構成されるため、このキャップ絶縁膜を取り 除くことにより、配線間容量を低減させることが可能となる。
[0018] しカゝしながら、銅 (Cu)配線上に酸素を含む低誘電率層間絶縁膜を成膜した場合 には、その酸素により銅 (Cu)配線の表面が酸化され、配線特性劣化をもたらす。
[0019] 近年では、銅 (Cu)配線表面の酸化を防止するために、銅 (Cu)配線上にコバルト タングステンリン（CoWP)またはコバルトタングステンボロン（CoWB)力 なるメタル キャップ金属膜を選択的に成膜することにより、銅 (Cu)配線上に酸素を含む低誘電 率層間絶縁膜を成膜することが可能となった。
[0020] 以上のように、ハードマスクやキャップ絶縁膜を除去することが可能となり、配線間 容量の低減を図ることが可能となる一方、 Cu— CMP後においては低誘電率膜が露 出することとなり、また、配線層間絶縁膜である低誘電率膜とビア層間絶縁膜である 低誘電率膜とが相互に直接的に接する場合が発生する。
[0021] この場合、ビアの露光パターユング時に下層の配線とのァライメントズレが発生する と、ビアエッチング時にビア孔が下層配線を踏み外した状態で形成されるため、配線 層間絶縁膜中へビアの食い込みが発生する。
[0022] ハードマスクのような低誘電率膜とは組成が異なり、かつ、密度も高いような膜が存 在したり、キャップ絶縁膜のようなエッチングを一旦ストップさせるような役割を持つ膜 が存在したりする場合には、図 35に示すように、エッチングの食い込み量は小さい。
[0023] これに対して、ハードマスクやキャップ絶縁膜が存在しな 、場合には、密度の低 ヽ 低誘電率膜 21中へエッチング時の食 、込みが発生するために、食 、込み量は大き くなる。この結果として、図 36に示すように、銅 (Cu)成膜時にマイクロボイド 22を発 生する原因となり、ひいては、配線の特性劣化の原因となりうる。
[0024] さらに、特許文献 2、 3、 4に開示された技術においては、配線層間絶縁膜の表面に 低誘電率膜が露出した場合、 Cu—CMPプロセスにおける研磨速度の配線パターン に対する依存性により、低誘電率膜の表面に形成された改質層の膜厚が変化する。 すなわち、改質層は、図 37に示したノヽードマスク 31と同様に、位置によって膜厚が 変ィ匕することとなる。
[0025] 本発明は、上述したような従来の技術における問題点を解消するためになされたも のであり、高性能であり、かつ、信頼性の高い半導体装置及びその製造方法を提供 することを目的とする。
課題を解決するための手段
[0026] 上記の目的を達成するため、本発明は、半導体基板と、前記半導体基板上に形成 された複数の銅配線層と、上層の銅配線層と下層の銅配線層とを相互に接続する銅 ビア層と、前記銅配線層を相互に絶縁分離する配線層間絶縁膜と、前記銅ビア層を 相互に絶縁分離するビア層間絶縁膜と、力 なる半導体装置において、前記配線層 間絶縁膜及び前記ビア層間絶縁膜のうち少なくとも前記配線層間絶縁膜の表面〖こ 形成され、均一膜厚の改質層を備えることを特徴とする半導体装置を提供する。
[0027] 前記改質層は前記配線層間絶縁膜の内部に向カゝつて組成が変化して ヽることが 好ましい。
[0028] 本半導体装置は、前記銅配線層に含まれる銅の酸化を防止するために前記銅配 線層の上に形成されたキャップ金属膜をさらに備えることが好ましい。 [0029] 本半導体装置においては、前記キャップ金属膜及び前記配線層間絶縁膜上に前 記ビア層間絶縁膜が直接成膜されて 、ることが好ま 、。
[0030] 本半導体装置は、前記改質層及び前記銅配線層上に形成されたキャップ絶縁膜 をさらに備えることが好まし 、。
[0031] 本発明は、さらに、半導体基板と、前記半導体基板上に形成された複数の銅配線 層と、上層の銅配線層と下層の銅配線層とを相互に接続する銅ビア層と、前記銅配 線層を相互に絶縁分離する配線層間絶縁膜と、前記銅ビア層を相互に絶縁分離す るビア層間絶縁膜と、からなる半導体装置の製造方法において、前記配線層間絶縁 膜に前記銅配線層を埋め込んだ後に、前記配線層間絶縁膜に対して真空表面処理 を施し、前記配線層間絶縁膜の表面層を選択的に改質する工程を備えることを特徴 とする半導体装置の製造方法を提供する。
[0032] 前記真空表面処理としては、例えば、真空プラズマ処理または真空 UV処理を選択 することができる。
[0033] 本方法は、前記銅配線層に含まれる銅の酸化を防止するために前記銅配線層上 にキャップ金属膜を形成する工程をさらに備えることが好ましい。
[0034] 本方法は、前記キャップ金属膜及び前記配線層間絶縁膜上に前記ビア層間絶縁 膜を直接成膜する工程をさらに備えることが好ましい。
[0035] 本方法は、前記改質層及び前記銅配線層上にキャップ絶縁膜を形成する工程をさ らに備えることが好ましい。
[0036] 本発明によれば、 Cu—CMP時にハードマスクを全て除去して配線層間絶縁膜 (低 誘電率膜)を露出する場合において、配線層間絶縁膜の上に形成するキャップ絶縁 膜の成膜前に、配線層間絶縁膜の最表面のみを改質することにより、キャップ絶縁膜 との密着性が良好であり、且つ、ビアエッチング時に配線層間絶縁膜中への付き抜 けを抑制することができる改質層が形成される。この改質層は、図 1 (図 1においては 、改質層は参照符号 41で示される）に示すように、ウェハ面内にわたって、均一な膜 厚を有する。
[0037] 従来例においては、図 37に示したように、 Cu— CMPプロセスにおける研磨速度の 配線パターンに対する依存性により、改質層の膜厚が異なる場合があった。これに対 して、本発明によれば、ウェハ面内にわたって膜厚が均一な改質層を形成することが できる。
[0038] また、本発明によれば、 Cu—CMP時にハードマスクを全て除去して配線層間絶縁 膜 (低誘電率膜)を露出する場合において、 Cu—CMP後に銅配線層の表面に銅の 酸ィ匕を抑制できる金属キャップ膜を成膜し、さらに、その上に、キャップ絶縁膜を形成 することなぐ直接に、配線層間絶縁膜となる低誘電率膜を成膜する際に、配線層間 絶縁膜の成膜前に、配線層間絶縁膜の最表面のみを均一に改質する。これにより、 ビアエッチング時に配線層間絶縁膜中への付き抜けを抑制する、ウェハ面内にわた つて膜厚が均一な改質層が形成される。
[0039] 従来例においては、図 37に示したように、 Cu— CMPプロセスにおける研磨速度の 配線パターンに対する依存性により、改質層の膜厚が異なる場合があった。これに対 して、本発明によれば、ウェハ面内にわたって膜厚が均一な改質層を形成することが できる。
発明の効果
[0040] 本発明によれば、半導体装置の配線層間絶縁膜中のハードマスク及びキャップ絶 縁膜の何れか一方または双方が除去されることにより、配線間容量の低減を図ること が可能となる。
[0041] さらに、ビアァライメントにズレが生じた時の配線層間絶縁膜中へのエッチング付き 抜けをノヽードマスク、キャップ絶縁膜が存在する場合と同程度とすることが可能となる 。このため、配線間容量を低減しながら、従来の構造と同程度またはそれ以上の配 線特性や信頼性を得ることが可能となる。
[0042] このように、本発明により、高性能であり、かつ、信頼性の高い半導体装置及びその 製造方法が提供される。
図面の簡単な説明
[0043] [図 1]本発明における改質層が形成された半導体装置の断面図である。
[図 2]本発明の第一の実施形態に係る半導体装置の断面図である。
[図 3]本発明の第二の実施形態に係る半導体装置の断面図である。
[図 4]本発明の第一の実施形態に係る半導体装置の第一の実施例に係る半導体装 置の断面図である。
圆 5]配線層間絶縁膜の最表面に形成される改質層の組成が段階的に変化する状 況を示す図である。
圆 6]配線層間絶縁膜の最表面に形成される改質層の組成が段階的に変化する状 況を示す図である。
圆 7]配線層間絶縁膜の最表面に形成される改質層の組成が段階的に変化する状 況を示す図である。
[図 8]本発明の第一の実施形態に係る半導体装置の第二の実施例に係る半導体装 置の断面図である。
[図 9]本発明の第二の実施形態に係る半導体装置の実施例に係る半導体装置の断 面図である。
[図 10]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 11]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 12]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 13]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 14]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 15]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 16]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 17]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 18]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 19]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 20]第一の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 21]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 22]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 23]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 24]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 25]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 26]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 27]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 28]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 29]キャップ絶縁膜を形成しない場合における第二の実施例に係る半導体装置の 断面図である。
[図 30]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 31]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 32]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
圆 33]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 34]第二の実施例に係る半導体装置の製造方法の各工程における半導体装置の 断面図である。
[図 35]従来例の半導体装置の断面図である。
[図 36]従来例の半導体装置の断面図である。
[図 37]従来例の半導体装置の断面図である。
符号の説明
1001、 1021 基板
1002、 1022 絶縁膜
1003、 1023 配線層間絶縁膜
1004、 1024 導電性金属配線 (銅配線層)
1005、 1025 改質層
1006、 1026 キャップ絶縁膜
1007、 1027 ビア層間絶縁膜
1008、 1028 導電性金属ビア (銅ビア層）
1009、 1029 配線層間絶縁膜
1010、 1030 改質層
1011、 1031 導電性金属配線 (銅配線層)
111、 211、 311 基板
112、 212、 312 絶縁膜
113、 213、 313 配線層間絶縁膜
114、 214、 314 改質層
115、 215、 315 導電性金属配線 (銅配線層)
116、 217 キャップ絶縁膜
117、 218、 318 ビア層間絶縁膜
118、 219、 319 配線層間絶縁膜 119、 220、 320 改質層
120、 221、 321 導電性金属配線 (銅配線層)
121、 222、 322 導電性金属ビア（銅ビア層）
216、 316 キャップ金属膜
411、 511 基板
412、 512 絶縁膜
413、 513 配線層間絶縁膜
414、 514 配線溝
415、 515 配線金属膜
416、 516 導電性金属配線 (銅配線層）
417、 518 表面処理
418、 519 改質層
419、 520 キャップ絶縁膜
420、 521 ビア層間絶縁膜
421、 522 配線層間絶縁膜
422、 523 ビアエッチング孔
423、 524 配線エッチング溝
424、 525 配線金属膜
425、 527 導電性金属ビア (銅ビア層）
426、 526 導電性金属配線 (銅配線層）
427、 529 表面処理
428、 530 改質層
517、 528 キャップ金属膜
発明を実施するための最良の形態
[0045] 図 2は、本発明の第一の実施形態に係る半導体装置の断面図である。
[0046] 本発明の第一の実施形態に係る半導体装置 1000は、半導体基板 1001と、半導 体基板 1001上に形成された絶縁膜 1002と、絶縁膜 1002上に形成された配線層 間絶縁膜 1003と、配線層間絶縁膜 1003の表面を改質することにより、配線層間絶 縁膜 1003の表面に形成され、配線層間絶縁膜 1003とは膜の組成が異なり、膜の 厚さが均一な改質層 1005と、配線層間絶縁膜 1003及び改質層 1005の内部にお いてそれらの厚さ方向の全長にわたって形成された導電性金属配線 1004と、導電 性金属配線 1004及び改質層 1005上に形成されたキャップ絶縁膜 1006と、キヤッ プ絶縁膜 1006上に形成されたビア層間絶縁膜 1007と、ビア層間絶縁膜 1007の内 部においてその厚さ方向の全長にわたって、導電性金属配線 1004と接続するように 形成された導電性金属ビア 1008と、ビア層間絶縁膜 1007及び導電性金属ビア 10 08上に形成された配線層間絶縁膜 1009と、配線層間絶縁膜 1009の表面を改質 することにより、配線層間絶縁膜 1009の表面に形成され、配線層間絶縁膜 1009と は膜の組成が異なり、膜の厚さが均一な改質層 1010と、配線層間絶縁膜 1009及び 改質層 1010の内部にお 、てそれらの厚さ方向の全長にわたつて、導電性金属ビア 1008と接続するように形成された導電性金属配線 1011と、力もなる。
[0047] 導電性金属配線 1004及び 1011は銅または銅合金カゝら構成されている。同様に、 導電性金属配線 1004と導電性金属配線 1011とを接続する導電性金属ビア 1008 も銅または銅合金力 構成されて 、る。
[0048] このように、本実施形態に係る半導体装置 1000は、半導体基板 1001上に、複数 の銅力もなる導電性金属配線 1004、 1011と、導電性金属配線 1004、 1011を接続 する導電性金属ビア 1008と、からなる複数層配線を有する。
[0049] 導電性金属配線 1004、 1011は低誘電率の配線層間絶縁膜 1003、 1009により 絶縁分離され、導電性金属ビア 1008はビア層間絶縁膜により絶縁分離される。さら に、配線層間絶縁膜 1003、 1009の表面には均一膜厚の改質層 1005、 1010が形 成されている。
[0050] 各層、各膜の層厚や膜厚は、従来公知のものと同様の範囲で設定され、導電性金 属配線 1004、 1011や導電性金属ビア 1008の大きさも従来公知の半導体装置に おけるものと同様の範囲で設定される。各層や各膜の形成方法も後述されていない ものについては従来公知の方法を適用することができる。
[0051] 図 3は、本発明の第二の実施形態に係る半導体装置の断面図である。
[0052] 本発明の第二の実施形態に係る半導体装置 1500は、半導体基板 1021と、半導 体基板 1021上に形成された絶縁膜 1022と、絶縁膜 1022上に形成された配線層 間絶縁膜 1023と、配線層間絶縁膜 1023の表面を改質することにより、配線層間絶 縁膜 1023の表面に形成され、配線層間絶縁膜 1023とは膜の組成が異なり、膜の 厚さが均一な改質層 1025と、配線層間絶縁膜 1023及び改質層 1025の内部にお いてそれらの厚さ方向の全長にわたって形成された導電性金属配線 1024と、導電 性金属配線 1024上に形成されたキャップ金属膜 1026と、改質層 1025上に形成さ れたビア層間絶縁膜 1027と、ビア層間絶縁膜 1027の内部においてその厚さ方向 の全長にわたって、導電性金属配線 1024と接続するように形成された導電性金属 ビア 1028と、ビア層間絶縁膜 1027及び導電性金属ビア 1028上に形成された配線 層間絶縁膜 1029と、配線層間絶縁膜 1029の表面を改質することにより、配線層間 絶縁膜 1029の表面に形成され、配線層間絶縁膜 1029とは膜の組成が異なり、膜 の厚さが均一な改質層 1030と、配線層間絶縁膜 1029及び改質層 1030の内部に おいてそれらの厚さ方向の全長にわたって、導電性金属ビア 1028と接続するよう〖こ 形成された導電性金属配線 1031と、からなる。
[0053] 導電性金属配線 1024及び 1031は銅または銅合金カゝら構成されている。同様に、 導電性金属配線 1024と導電性金属配線 1031とを接続する導電性金属ビア 1028 も銅または銅合金力 構成されて 、る。
[0054] 第一の実施形態に係る半導体装置 1000 (図 2)と比較して、第二の実施形態に係 る半導体装置 1500は、導電性金属配線 1024に含まれる銅の酸化を防止するため 、導電性金属配線 1024上にキャップ金属膜 1026をさらに有している力 導電性金 属配線 1004及び改質層 1005上に形成されたキャップ絶縁膜 1006に対応する絶 縁膜を有していない。
[0055] 図 2に示した第一の実施形態に係る半導体装置 1000の製造方法は、半導体基板 1001上に絶縁膜 1002を形成する第一工程と、第一工程において形成された絶縁 膜 1002上に配線層間絶縁膜 1003を形成する第二工程と、第二工程において形成 された配線層間絶縁膜 1003の内部において配線層間絶縁膜 1003の厚さ方向の 全長にわたって導電性金属配線 1004を形成する第三工程と、導電性金属配線 100 4が形成された後に、配線層間絶縁膜 1003の表面を改質することにより、配線層間 絶縁膜 1003の表面に、配線層間絶縁膜 1003とは膜の組成が異なり、膜の厚さが均 一な改質層 1005を形成する第四工程と、導電性金属配線 1004と改質層 1005上 にビア層間絶縁膜 1007を形成する第五工程と、ビア層間絶縁膜 1007の内部にお いてその厚さ方向の全長にわたって、導電性金属配線 1004と接続するように導電 性金属ビア 1008を形成する第六工程と、ビア層間絶縁膜 1007及び導電性金属ビ ァ 1008上に配線層間絶縁膜 1009を形成する第七工程と、配線層間絶縁膜 1009 の内部においてその厚さ方向の全長にわたって、導電性金属ビア 1008と接続する ように導電性金属配線 1011を形成する第八工程と、導電性金属配線 1011が形成 された後に、配線層間絶縁膜 1009の表面を改質することにより、配線層間絶縁膜 1
009の表面に、配線層間絶縁膜 1009とは膜の組成が異なり、膜の厚さが均一な改 質層 1010を形成する第九工程と、カゝらなる。
[0056] 配線層間絶縁膜 1003、 1009の表面の改質は、配線層間絶縁膜 1003、 1009の 表面に真空表面処理を施すことにより行なわれる。真空表面処理としては、例えば、 真空プラズマ処理や真空 UV処理を選択することができる。
[0057] 図 3に示した第二の実施形態に係る半導体装置 1500の製造方法は、半導体基板 1021上に絶縁膜 1022を形成する第一工程と、第一工程において形成された絶縁 膜 1022上に配線層間絶縁膜 1023を形成する第二工程と、第二工程において形成 された配線層間絶縁膜 1023の内部において配線層間絶縁膜 1023の厚さ方向の 全長にわたって導電性金属配線 1024を形成する第三工程と、導電性金属配線 102 4上にキャップ金属膜 1026を形成する第四工程と、キャップ金属膜 1026が形成され た後に、配線層間絶縁膜 1023の表面を改質することにより、配線層間絶縁膜 1023 の表面に、配線層間絶縁膜 1023とは膜の組成が異なり、膜の厚さが均一な改質層 1025を形成する第五工程と、導電性金属配線 1024と改質層 1025上にビア層間絶 縁膜 1027を形成する第六工程と、ビア層間絶縁膜 1027の内部においてその厚さ 方向の全長にわたって、導電性金属配線 1024と接続するように導電性金属ビア 10 28を形成する第七工程と、ビア層間絶縁膜 1027及び導電性金属ビア 1028上に配 線層間絶縁膜 1029を形成する第八工程と、配線層間絶縁膜 1029の内部において その厚さ方向の全長にわたって、導電性金属ビア 1028と接続するように導電性金属 配線 1031を形成する第九工程と、導電性金属配線 1031が形成された後に、配線 層間絶縁膜 1029の表面を改質することにより、配線層間絶縁膜 1029の表面に、配 線層間絶縁膜 1029とは膜の組成が異なり、膜の厚さが均一な改質層 1030を形成 する第十工程と、力 なる。
[0058] 第一の実施形態に係る半導体装置 1000の製造方法と比較して、第二の実施形態 に係る半導体装置 1500の製造方法は、導電性金属配線 1024に含まれる銅の酸化 を防止するため、導電性金属配線 1024上にキャップ金属膜 1026を製造する工程を 追カ卩的に有している。
実施例 1
[0059] 図 4は、上述の本発明の第一の実施形態に係る半導体装置 1000の第一の実施例 に係る半導体装置 100の断面図である。以下、図 4を参照して、第一の実施例に係 る半導体装置 100を説明する。
[0060] 第一の実施例に係る半導体装置 100は、半導体基板 111と、半導体基板 111上に 形成された絶縁膜 112と、絶縁膜 112上に形成された配線層間絶縁膜 113と、配線 層間絶縁膜 113の表面を改質することにより、配線層間絶縁膜 113の表面に形成さ れ、配線層間絶縁膜 113とは膜の組成が異なり、膜の厚さが均一な改質層 114と、 配線層間絶縁膜 113及び改質層 114の内部にお ヽてそれらの厚さ方向の全長にわ たって形成された導電性金属配線 115と、導電性金属配線 115及び改質層 114上 に形成されたキャップ絶縁膜 116と、キャップ絶縁膜 116上に形成されたビア層間絶 縁膜 117と、ビア層間絶縁膜 117の内部においてその厚さ方向の全長にわたって、 導電性金属配線 115と接続するように形成された導電性金属ビア 121と、ビア層間 絶縁膜 117及び導電性金属ビア 121上に形成された配線層間絶縁膜 118と、配線 層間絶縁膜 118の表面を改質することにより、配線層間絶縁膜 118の表面に形成さ れ、配線層間絶縁膜 118とは膜の組成が異なり、膜の厚さが均一な改質層 119と、 配線層間絶縁膜 118及び改質層 119の内部にぉ 、てそれらの厚さ方向の全長にわ たって、導電性金属ビア 121と接続するように形成された導電性金属配線 120と、か らなる。
[0061] 半導体基板 111としては、例えば、単結晶シリコン基板を用いることができる。 [0062] また、絶縁膜 112は、例えば、ボロフォスフオシリケート'ガラス（BPSG :borophosp ho silicate glass)、フォスフォンリケ ~~ト · 7フス (PS " :phosphosilicate glass)、 酸化シリコン（SiO )、窒化シリコン（SiN)、酸窒化シリコン（SiON)、酸弗化シリコン（
2
SiOF)、炭化シリコン（SiC)、炭窒化シリコン（SiCN)またはそれらの組み合わせから 構成される。
[0063] 配線層間絶縁膜 113は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0064] 改質層 114の組成は配線層間絶縁膜 113の組成に応じて決まる。
[0065] 例えば、配線層間絶縁膜 113が炭素含有シリコン酸ィ匕膜 (SiO C H)である場
1. 6 0. 4
合には、改質層 114は SiOまたは SiO C である。
2 1. 9 0. 1
[0066] また、改質層 114は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0067] また、改質層 114は配線層間絶縁膜 113を改質して形成された膜であるため、配 線層間絶縁膜 113の表面カゝら配線層間絶縁膜 113の内部に向けて、段階的に組成 が変化している場合もある。
[0068] 例えば、配線層間絶縁膜 113が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 114の最表面においては改質層 114は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 113の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0069] 上述のように、改質層 114の膜厚は均一である。例えば、改質層 114の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0070] 導電性金属配線 115及び導電性金属ビア 121は銅または銅合金からつくられる。
[0071] 導電性金属配線 115上に形成されているキャップ絶縁膜 116は、導電性金属配線
115の酸ィ匕を防止し、かつ、ビア孔の形成のためのエッチング時のストッパーの役割 を果たす。キャップ絶縁膜 116は、例えば、炭化シリコン (SiC)、炭窒化シリコン（SiC
N)、窒化シリコン（SiN)からなる。
[0072] 例えば、配線層間絶縁膜 113が SiO C 力もなり、キャップ絶縁膜 116が炭窒化
1. 6 0. 4
シリコン（SiCN)力もなるものである場合には、改質層 114は、図 6に示すように、キヤ ップ絶縁膜 116 (SiCN)に近づくにつれて段階的に窒素 (N)の濃度が増加し、また 、配線層間絶縁膜 113 (SiO C )に近づくにつれて段階的に窒素 (N)の濃度が
1. 6 0. 4
減少する。このように、改質層 114の上下の膜、すなわち、配線層間絶縁膜 113及び キャップ絶縁膜 116の組成に応じて、改質層 114の組成が上下の膜に向かって段階 的に変化する場合もある。
[0073] ビア層間絶縁膜 117は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQまた は炭素含有シリコン酸化膜からなる。
[0074] 配線層間絶縁膜 118は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0075] 配線層間絶縁膜 118の最表面には、配線層間絶縁膜 118とは元素組成が異なる 改質層 119がウェハ面内にわたり均一の膜厚で形成されて 、る。
[0076] 例えば、配線層間絶縁膜 118が炭素含有シリコン酸ィ匕膜 (SiO C H)からなる
1. 6 0. 4
ものである場合には、改質層 119は SiOまたは SiO C からなる。
2 1. 9 0. 1
[0077] また、改質層 119は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0078] また、改質層 119は配線層間絶縁膜 118を改質して形成された膜であるため、配 線層間絶縁膜 118の表面カゝら配線層間絶縁膜 118の内部に向けて、段階的に組成 が変化している場合もある。
[0079] 例えば、配線層間絶縁膜 118が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 119の最表面においては改質層 119は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 118の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0080] 上述のように、改質層 119の膜厚は均一である。例えば、改質層 119の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0081] 図 4に示すように、第一の実施例に係る半導体装置 100は 2層の導電性金属配線 を有するものとして構成されているが、導電性金属配線及び配線層間絶縁膜の製造 工程を繰り返すことにより、 3層以上の多層配線構造を有するものとして構成すること も可能である。
[0082] あるいは、その多層配線構造上に配線層間絶縁膜 118とは種類の異なる配線層間 絶縁膜 (図示せず)を形成し、その中に導電性金属配線を形成することも可能である [0083] また、第一の実施例に係る半導体装置 100は、導電性金属ビア 121と導電性金属 配線 120とを同時に形成するデュアルダマシンプロセスで作製されて ヽるが、導電性 金属ビア 121と導電性金属配線 120とを別々に形成するシングルダマシンプロセス で作製することも可能である。
実施例 2
[0084] 図 8は、上述の本発明の第一の実施形態に係る半導体装置 1000の第二の実施例 に係る半導体装置 200の断面図である。以下、図 8を参照して、第二の実施例に係 る半導体装置 200を説明する。
[0085] 第二の実施例に係る半導体装置 200は、半導体基板 211と、半導体基板 211上に 形成された絶縁膜 212と、絶縁膜 212上に形成された配線層間絶縁膜 213と、配線 層間絶縁膜 213の表面を改質することにより、配線層間絶縁膜 213の表面に形成さ れ、配線層間絶縁膜 213とは膜の組成が異なり、膜の厚さが均一な改質層 214と、 配線層間絶縁膜 213及び改質層 214の内部においてそれらの厚さ方向の全長にわ たって形成された導電性金属配線 215と、導電性金属配線 215上に形成されたキヤ ップ金属膜 216と、キャップ金属膜 216及び改質層 214上に形成されたキャップ絶縁 膜 217と、キャップ絶縁膜 217上に形成されたビア層間絶縁膜 218と、ビア層間絶縁 膜 218の内部においてその厚さ方向の全長にわたって、導電性金属配線 215と接 続するように形成された導電性金属ビア 222と、ビア層間絶縁膜 218及び導電性金 属ビア 222上に形成された配線層間絶縁膜 219と、配線層間絶縁膜 219の表面を 改質することにより、配線層間絶縁膜 219の表面に形成され、配線層間絶縁膜 219 とは膜の組成が異なり、膜の厚さが均一な改質層 220と、配線層間絶縁膜 219及び 改質層 220の内部にお 、てそれらの厚さ方向の全長にわたつて、導電性金属ビア 2 22と接続するように形成された導電性金属配線 221と、力もなる。
[0086] 図 4に示した第一の実施例に係る半導体装置 100と比較して、第二の実施例に係 る半導体装置 200は、導電性金属配線 215上に形成されたキャップ金属膜 216を追 加的に備えている。
[0087] 半導体基板 211としては、例えば、単結晶シリコン基板を用いることができる。 [0088] また、絶縁膜 212は、例えば、ボロフォスフオシリケート'ガラス（BPSG :borophosp ho silicate glass)、フォスフォンリケ ~~ト · 7フス (PS " :phosphosilicate glass)、 酸化シリコン（SiO )、窒化シリコン（SiN)、酸窒化シリコン（SiON)、酸弗化シリコン（
2
SiOF)、炭化シリコン（SiC)、炭窒化シリコン（SiCN)またはそれらの組み合わせから 構成される。
[0089] 配線層間絶縁膜 213は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0090] 改質層 214の組成は配線層間絶縁膜 213の組成に応じて決まる。
[0091] 例えば、配線層間絶縁膜 213が炭素含有シリコン酸ィ匕膜 (SiO C H)である場
1. 6 0. 4
合には、改質層 214は SiOまたは SiO C である。
2 1. 9 0. 1
[0092] また、改質層 214は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0093] また、改質層 214は配線層間絶縁膜 213を改質して形成された膜であるため、配 線層間絶縁膜 213の表面カゝら配線層間絶縁膜 213の内部に向けて、段階的に組成 が変化している場合もある。
[0094] 例えば、配線層間絶縁膜 213が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 214の最表面においては改質層 214は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 213の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0095] 上述のように、改質層 214の膜厚は均一である。例えば、改質層 214の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0096] 導電性金属配線 215及び導電性金属ビア 222は銅または銅合金からつくられる。
[0097] 導電性金属配線 215上に形成されているキャップ金属膜 216は、導電性金属配線
215に含有される銅の酸化を防止する。
[0098] キャップ金属膜 216は、例えば、コバルトタングステンリン、コバルトタングステンボロ ン等の非酸ィ匕性金属力 なる。
[0099] キャップ金属膜 216上及び改質層 214上に形成されたキャップ絶縁膜 217は、ビア 孔の形成のためのエッチング時のストッパーの役割を果たす。キャップ絶縁膜 217は 、例えば、炭化シリコン (SiC)、炭窒化シリコン (SiCN)、窒化シリコン (SiN)からなる [0100] また、キャップ金属膜 216が非酸ィ匕性材料力もなる膜である場合には、キャップ絶 縁膜 217は酸ィ匕シリコン (SiO )のような酸ィ匕物力 構成することも可能である。
2
[0101] 例えば、配線層間絶縁膜 213が SiO C 力もなり、キャップ絶縁膜 217が炭窒化
1. 6 0. 4
シリコン（SiCN)力もなるものである場合には、改質層 214は、図 6に示すように、キヤ ップ絶縁膜 217 (SiCN)に近づくにつれて段階的に窒素 (N)の濃度が増加し、また 、配線層間絶縁膜 213 (SiO C )に近づくにつれて段階的に窒素 (N)の濃度が
1. 6 0. 4
減少する。このように、改質層 214の上下の膜、すなわち、配線層間絶縁膜 213及び キャップ絶縁膜 217の組成に応じて、改質層 214の組成が上下の膜に向かって段階 的に変化する場合もある。
[0102] ビア層間絶縁膜 218は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQまた は炭素含有シリコン酸化膜からなる。
[0103] 配線層間絶縁膜 219は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0104] 配線層間絶縁膜 219の最表面には、配線層間絶縁膜 219とは元素組成が異なる 改質層 220がウェハ面内にわたり均一の膜厚で形成されている。
[0105] 例えば、配線層間絶縁膜 219が炭素含有シリコン酸ィ匕膜 (SiO C H)からなる
1. 6 0. 4
ものである場合には、改質層 220は SiOまたは SiO C からなる。
2 1. 9 0. 1
[0106] また、改質層 220は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0107] また、改質層 220は配線層間絶縁膜 219を改質して形成された膜であるため、配 線層間絶縁膜 219の表面カゝら配線層間絶縁膜 219の内部に向けて、段階的に組成 が変化している場合もある。
[0108] 例えば、配線層間絶縁膜 219が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 220の最表面においては改質層 220は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 219の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0109] 上述のように、改質層 220の膜厚は均一である。例えば、改質層 220の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。 [0110] 図 8に示すように、第二の実施例に係る半導体装置 200は 2層の導電性金属配線 を有するものとして構成されているが、導電性金属配線及び配線層間絶縁膜の製造 工程を繰り返すことにより、 3層以上の多層配線構造を有するものとして構成すること も可能である。
[0111] あるいは、その多層配線構造上に配線層間絶縁膜 219とは種類の異なる配線層間 絶縁膜 (図示せず)を形成し、その中に導電性金属配線を形成することも可能である
[0112] また、第二の実施例に係る半導体装置 200は、導電性金属ビア 222と導電性金属 配線 221とを同時に形成するデュアルダマシンプロセスで作製されて ヽるが、導電性 金属ビア 222と導電性金属配線 221とを別々に形成するシングルダマシンプロセス で作製することも可能である。
実施例 3
[0113] 図 9は、上述の本発明の第二の実施形態に係る半導体装置 1500の実施例に係る 半導体装置 300の断面図である。以下、図 9を参照して、第二の実施形態に係る半 導体装置 1500の実施例に係る半導体装置 300を第三の実施例に係る半導体装置 として説明する。
[0114] 第三の実施例に係る半導体装置 300は、半導体基板 311と、半導体基板 311上に 形成された絶縁膜 312と、絶縁膜 312上に形成された配線層間絶縁膜 313と、配線 層間絶縁膜 313の表面を改質することにより、配線層間絶縁膜 313の表面に形成さ れ、配線層間絶縁膜 313とは膜の組成が異なり、膜の厚さが均一な改質層 314と、 配線層間絶縁膜 313及び改質層 314の内部にお 、てそれらの厚さ方向の全長にわ たって形成された導電性金属配線 315と、導電性金属配線 315上に形成されたキヤ ップ金属膜 316と、改質層 314及びキャップ金属膜 316上に形成されたビア層間絶 縁膜 318と、ビア層間絶縁膜 318の内部においてその厚さ方向の全長にわたって、 導電性金属配線 315と接続するように形成された導電性金属ビア 322と、ビア層間 絶縁膜 318及び導電性金属ビア 322上に形成された配線層間絶縁膜 319と、配線 層間絶縁膜 319の表面を改質することにより、配線層間絶縁膜 319の表面に形成さ れ、配線層間絶縁膜 319とは膜の組成が異なり、膜の厚さが均一な改質層 320と、 配線層間絶縁膜 319及び改質層 320の内部にお ヽてそれらの厚さ方向の全長にわ たって、導電性金属ビア 322と接続するように形成された導電性金属配線 321と、か らなる。
[0115] 導電性金属配線 315及び 321は銅または銅合金カゝら構成されている。同様に、導 電性金属配線 315と導電性金属配線 321とを接続する導電性金属ビア 322も銅また は銅合金力 構成されて 、る。
[0116] 第二の実施例に係る半導体装置 200 (図 8)と比較して、第三の実施例に係る半導 体装置 300は、キャップ金属膜 216及び改質層 214上に形成されたキャップ絶縁膜 217に相当する絶縁膜を有して 、な!/、。
[0117] 半導体基板 311としては、例えば、単結晶シリコン基板を用いることができる。
[0118] また、絶縁膜 312は、例えば、ボロフォスフオシリケート'ガラス（BPSG :borophosp ho silicate glass)、フォスフォンリケ ~~ト · 7フス (PS " :phosphosilicate glass)、 酸化シリコン（SiO )、窒化シリコン（SiN)、酸窒化シリコン（SiON)、酸弗化シリコン（
2
SiOF)、炭化シリコン（SiC)、炭窒化シリコン（SiCN)またはそれらの組み合わせから 構成される。
[0119] 配線層間絶縁膜 313は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0120] 改質層 314の組成は配線層間絶縁膜 313の組成に応じて決まる。
[0121] 例えば、配線層間絶縁膜 313が炭素含有シリコン酸ィ匕膜 (SiO C H)である場
1. 6 0. 4
合には、改質層 314は SiOまたは SiO C である。
2 1. 9 0. 1
[0122] また、改質層 314は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0123] また、改質層 314は配線層間絶縁膜 313を改質して形成された膜であるため、配 線層間絶縁膜 313の表面カゝら配線層間絶縁膜 313の内部に向けて、段階的に組成 が変化している場合もある。
[0124] 例えば、配線層間絶縁膜 313が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 314の最表面においては改質層 314は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 313の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。 [0125] 上述のように、改質層 314の膜厚は均一である。例えば、改質層 314の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0126] 導電性金属配線 315及び導電性金属ビア 322は銅または銅合金からつくられる。
[0127] 導電性金属配線 315上に形成されているキャップ金属膜 316は、導電性金属配線 315に含有される銅の酸化を防止する。
[0128] キャップ金属膜 316は、例えば、コバルトタングステンリン、コバルトタングステンボロ ン等の非酸ィ匕性金属力 なる。
[0129] ビア層間絶縁膜 318は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQまた は炭素含有シリコン酸化膜からなる。
[0130] 配線層間絶縁膜 219は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0131] 配線層間絶縁膜 219の最表面には、配線層間絶縁膜 219とは元素組成が異なる 改質層 220がウェハ面内にわたり均一の膜厚で形成されている。
[0132] 例えば、配線層間絶縁膜 219が炭素含有シリコン酸ィ匕膜 (SiO C H)からなる
1. 6 0. 4
ものである場合には、改質層 220は SiOまたは SiO C からなる。
2 1. 9 0. 1
[0133] また、改質層 220は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0134] 例えば、配線層間絶縁膜 313が SiO C 力もなり、ビア層間絶縁膜 318が SiO
1. 6 0. 4 1.
C 力 なるものである場合には、改質層 314は、図 7に示すように、上下の膜であ
6 0. 4
るビア層間絶縁膜 318及び配線層間絶縁膜 313に近づくにつれて段階的に炭素 (C )の濃度が増加する。このように、改質層 314の上下の膜、すなわち、ビア層間絶縁 膜 318及び配線層間絶縁膜 313の組成に応じて、改質層 314の組成が上下の膜に 向かって段階的に変化する場合もある。
[0135] 配線層間絶縁膜 319は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0136] 配線層間絶縁膜 319の最表面には、配線層間絶縁膜 319とは元素組成が異なる 改質層 320がウェハ面内にわたり均一の膜厚で形成されている。
[0137] 例えば、配線層間絶縁膜 319が炭素含有シリコン酸ィ匕膜 (SiO C H)からなる
1. 6 0. 4
ものである場合には、改質層 320は SiOまたは SiO C からなる。 [0138] また、改質層 320は SiO C N 力ら構成することもできる。
1. 8 0. 1 0. 1
[0139] また、改質層 320は配線層間絶縁膜 319を改質して形成された膜であるため、配 線層間絶縁膜 319の表面カゝら配線層間絶縁膜 319の内部に向けて、段階的に組成 が変化している場合もある。
[0140] 例えば、配線層間絶縁膜 319が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 320の最表面においては改質層 320は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 319の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0141] 上述のように、改質層 320の膜厚は均一である。例えば、改質層 320の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0142] 図 9に示すように、第三の実施例に係る半導体装置 300は 2層の導電性金属配線 を有するものとして構成されているが、導電性金属配線及び配線層間絶縁膜の製造 工程を繰り返すことにより、 3層以上の多層配線構造を有するものとして構成すること も可能である。
[0143] あるいは、その多層配線構造上に配線層間絶縁膜 319とは種類の異なる配線層間 絶縁膜 (図示せず)を形成し、その中に導電性金属配線を形成することも可能である
[0144] また、第三の実施例に係る半導体装置 300は、導電性金属ビア 322と導電性金属 配線 321とを同時に形成するデュアルダマシンプロセスで作製されて ヽるが、導電性 金属ビア 322と導電性金属配線 321とを別々に形成するシングルダマシンプロセス で作製することも可能である。
実施例 4
[0145] 図 10乃至図 20は、図 4に示した第一の実施例に係る半導体装置 100の製造方法 の各工程における半導体装置 100の断面図である。以下、第四の実施例として、図 10乃至図 20を参照して、第一の実施例に係る半導体装置 100の製造方法を説明 する。
[0146] まず、図 10に示すように、半導体基板 411上に絶縁膜 412を形成する。
[0147] 半導体基板 411としては単結晶シリコン基板を用いることができる。 [0148] また、絶縁膜 412は、例えば、ボロフォスフオシリケート'ガラス（BPSG :borophosp ho silicate glass)、フォスフォンリケ ~~ト · 7フス (PS " :phosphosilicate glass)、 酸化シリコン（Si02)、窒化シリコン（SiN)、酸窒化シリコン（SiON)、酸弗化シリコン (SiOF)、炭化シリコン（SiC)、炭窒化シリコン（SiCN)またはそれらの組み合わせか らなる膜として構成される。
[0149] 次に、図 11に示すように、絶縁膜 412上に配線層間絶縁膜 413を形成する。
[0150] 配線層間絶縁膜 413は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0151] 配線層間絶縁膜 413上に、例えば、 SiOまたは SiCの絶縁膜からなるハードマスク
2
を形成する場合もある。
[0152] 次に、配線層間絶縁膜 413上にフォトレジスト（図示ず)を塗布し、フォトレジストを 露光及び現像し、エッチング用のマスク（図示せず)を形成する。次いで、このマスク を用いて、配線層間絶縁膜 413をエッチングし、図 12に示すように、配線層間絶縁 膜 413に配線溝 414を形成する。
[0153] 次いで、図 13に示すように、金属バリア膜 (図示せず)や配線金属膜 415を配線溝 414に埋め込む。
[0154] 例えば、金属ノリア膜はタンタルまたは窒化タンタル力もなり、配線金属膜 415は銅 または銅合金カゝらなる。
[0155] その後、図 14に示すように、化学機械研磨 (CMP)法により、余剰な配線金属膜 4 15、すなわち、配線層間絶縁膜 413よりも上方にある配線金属膜 415を除去し、配 線 416を形成する。この CMPの際、配線層間絶縁膜 413を露出させる。
[0156] 次に、図 15に示すように、キャップ絶縁膜 419を成膜する前に、金属配線 416の表 面及び配線層間絶縁膜 413の表面に所定の処理 417を施し、配線層間絶縁膜 413 の最表面に配線層間絶縁膜 413とは元素組成が異なる改質層 418を形成する。
[0157] 所定の処理 417としては、キャップ絶縁膜 419成膜前の窒素プラズマ処理、アンモ ユアプラズマ処理、水素プラズマ処理、ヘリウムプラズマ処理等のプラズマ処理 (真 空プラズマ処理)を選択することができる。
[0158] あるいは、所定の処理 417として、 UV処理 (真空 UV処理）または EB処理を行なう ことも可能である。
[0159] 改質層 418は、例えば、 SiOまたは SiO C 力もなる。あるいは、改質層 418は
2 1. 9 0. 1
SiO C N 力も構成することもできる。
1. 8 0. 1 0. 1
[0160] また、改質層 418は配線層間絶縁膜 413を改質して形成された膜であるため、配 線層間絶縁膜 413の表面から配線層間絶縁膜 413の内部に向けて、段階的に組成 が変化している場合もある。
[0161] 例えば、配線層間絶縁膜 413が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 418の最表面においては改質層 418は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 413の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0162] 上述のように、改質層 418の膜厚は均一である。例えば、改質層 418の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0163] 所定の処理 417による改質層 418の形成後、図 16に示すように、キャップ絶縁膜 4
19、ビア層間絶縁膜 420及び配線層間絶縁膜 421をこの順に形成する。
[0164] キャップ絶縁膜 419は、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン力もな る。
[0165] ビア層間絶縁膜 420及び配線層間絶縁膜 421は、低誘電率材料の有機ポリマー、
MSQ、 HSQまたは炭素含有シリコン酸ィ匕膜である。
[0166] その後、図 17に示すように、エッチングプロセスにより、ビア層間絶縁膜 420にビア 孔 422を、配線層間絶縁膜 421に配線溝 423をそれぞれ形成する。
[0167] 次いで、図 18に示すように、金属バリア膜 (図示せず)や配線金属膜 424をビア孔
422及び配線溝 423に埋め込む。
[0168] ノリア金属膜は、例えば、タンタルゃ窒化タンタル力もなり、配線金属膜 424は銅ま たは銅合金からなる。
[0169] この際、図 18に示すように、ビア孔 422のァライメントのズレにより、ビア孔 422の底 面が下層の配線金属膜 424カゝらずれた場合においても、改質層 418が存在するた めに、ビア層間絶縁膜 420よりもエッチングレートが低下し、配線層間絶縁膜 413中 へのビア孔 422の食い込みを抑制することができる。 [0170] その後、図 19に示すように、化学機械研磨 (CMP)法により、余剰な配線金属膜 4
24を除去し、金属配線 426及びビア 425を形成する。この CMPの際、配線層間絶 縁膜 421を露出させる。
[0171] 次に、図 20に示すように、キャップ絶縁膜 429を成膜する前に、金属配線 426の表 面及び配線層間絶縁膜 421の表面に所定の処理 427を施し、配線層間絶縁膜 421 の最表面に配線層間絶縁膜 421とは元素組成が異なる改質層 428を形成する。
[0172] 所定の処理 427としては、キャップ絶縁膜（図示せず)の成膜前の窒素プラズマ処 理、アンモニアプラズマ処理、水素プラズマ処理、ヘリウムプラズマ処理等のプラズマ 処理 (真空プラズマ処理)を選択することができる。
[0173] あるいは、所定の処理 427として、 UV処理 (真空 UV処理）または EB処理を行なう ことも可能である。
[0174] 改質層 428は、例えば、 SiOまたは SiO C 力 なる。あるいは、改質層 428は
2 1. 9 0. 1
SiO C N 力も構成することもできる。
1. 8 0. 1 0. 1
[0175] また、改質層 428は配線層間絶縁膜 421を改質して形成された膜であるため、配 線層間絶縁膜 421の表面から配線層間絶縁膜 421の内部に向けて、段階的に組成 が変化している場合もある。
[0176] 例えば、配線層間絶縁膜 421が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 428の最表面においては改質層 428は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 421の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0177] 上述のように、改質層 428の膜厚は均一である。例えば、改質層 428の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0178] 図 20に示すように、第四の実施例に係る半導体装置の製造方法により製造された 半導体装置は 2層の導電性金属配線を有するものとして構成されて ヽるが、導電性 金属配線及び配線層間絶縁膜の製造工程を繰り返すことにより、 3層以上の多層配 線構造を有するものとして構成することも可能である。
[0179] あるいは、その多層配線構造上に配線層間絶縁膜 421とは種類の異なる配線層間 絶縁膜 (図示せず)を形成し、その中に導電性金属配線を形成することも可能である [0180] また、第四の実施例に係る半導体装置の製造方法においては、導電性金属ビア 4 25と導電性金属配線 426とを同時に形成するデュアルダマシンプロセスを採用して いるが、導電性金属ビア 425と導電性金属配線 426とを別々に形成するシングルダ マシンプロセスを採用することも可能である。
[0181] なお、所定の処理 427を実施した後、改質層 428上にさらに他の層を形成すること も可能である。
実施例 5
[0182] 図 21乃至図 34は、図 8に示した第二の実施例に係る半導体装置 200の製造方法 の各工程における半導体装置 200の断面図である。以下、第五の実施例として、図 21乃至図 34を参照して、第二の実施例に係る半導体装置 200の製造方法を説明 する。
[0183] まず、図 21に示すように、半導体基板 511上に絶縁膜 512を形成する。
[0184] 半導体基板 511としては単結晶シリコン基板を用いることができる。
[0185] また、絶縁膜 512は、例えば、ボロフォスフオシリケート'ガラス（BPSG :borophosp ho silicate glass)、フォスフォンリケ ~~ト · 7フス (PS " :phosphosilicate glass)、 酸化シリコン（Si02)、窒化シリコン（SiN)、酸窒化シリコン（SiON)、酸弗化シリコン (SiOF)、炭化シリコン（SiC)、炭窒化シリコン（SiCN)またはそれらの組み合わせか らなる膜として構成される。
[0186] 次に、図 22に示すように、絶縁膜 512上に配線層間絶縁膜 513を形成する。
[0187] 配線層間絶縁膜 513は、例えば、低誘電率材料の有機ポリマー、 MSQ、 HSQま たは炭素含有シリコン酸ィ匕膜からなる。
[0188] 配線層間絶縁膜 513上に、例えば、 SiOまたは SiCの絶縁膜からなるハードマスク
2
を形成する場合もある。
[0189] 次に、配線層間絶縁膜 513上にフォトレジスト（図示ず)を塗布し、フォトレジストを 露光及び現像し、エッチング用のマスク（図示せず)を形成する。次いで、このマスク を用いて、配線層間絶縁膜 513をエッチングし、図 23に示すように、配線層間絶縁 膜 513に配線溝 514を形成する。 [0190] 次いで、図 24に示すように、金属ノリア膜 (図示せず)や配線金属膜 515を配線溝 514に埋め込む。
[0191] 例えば、金属ノリア膜はタンタルまたは窒化タンタル力もなり、配線金属膜 515は銅 または銅合金カゝらなる。
[0192] その後、図 25に示すように、化学機械研磨 (CMP)法により、余剰な配線金属膜 5
15、すなわち、配線層間絶縁膜 513よりも上方にある配線金属膜 515を除去し、配 線 516を形成する。この CMPの際、配線層間絶縁膜 513を露出させる。
[0193] 次に、図 26に示すように、金属配線 516上にキャップ金属膜 517を成膜する。
[0194] キャップ金属膜 517は、例えば、非酸ィ匕性金属であるコバルトタングステンリンゃコ バルトタングステンボロンからなる。
[0195] 次いで、図 27に示すように、キャップ金属膜 517の表面及び配線層間絶縁膜 513 の表面に所定の処理 518を施し、配線層間絶縁膜 513の最表面に配線層間絶縁膜
513とは元素組成が異なる改質層 519を形成する。
[0196] 所定の処理 518としては、キャップ絶縁膜 520の成膜前の窒素プラズマ処理、アン モ-ァプラズマ処理、水素プラズマ処理、ヘリウムプラズマ処理等のプラズマ処理 (真 空プラズマ処理)を選択することができる。
[0197] あるいは、所定の処理 518として、金属配線 516の表面が非酸ィ匕性のキャップ金属 膜 517で覆われて 、るため、酸素プラズマ処理 (真空酸素プラズマ処理)を選択する ことも可能である。
[0198] あるいは、所定の処理 518として、 UV処理 (真空 UV処理）または EB処理を行なう ことも可能である。
[0199] 改質層 519は、例えば、 SiOまたは SiO C 力 なる。あるいは、改質層 519は
2 1. 9 0. 1
SiO C N 力も構成することもできる。
1. 8 0. 1 0. 1
[0200] また、改質層 519は配線層間絶縁膜 513を改質して形成された膜であるため、配 線層間絶縁膜 513の表面カゝら配線層間絶縁膜 513の内部に向けて、段階的に組成 が変化している場合もある。
[0201] 例えば、配線層間絶縁膜 513が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 519の最表面においては改質層 519は SiO C 力もなり、配線層間絶縁 膜 513の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0202] 上述のように、改質層 519の膜厚は均一である。例えば、改質層 519の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0203] 所定の処理 518による改質層 517の形成後、図 28に示すように、キャップ絶縁膜 5
20、ビア層間絶縁膜 521及び配線層間絶縁膜 522をこの順に形成する。
[0204] キャップ絶縁膜 520は、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン力もな る。
[0205] また、キャップ金属膜 517が非酸ィ匕性材料力もなるものである場合には、キャップ絶 縁膜 520は酸ィ匕シリコンのような酸ィ匕物力も構成することも可能である。
[0206] ビア層間絶縁膜 521及び配線層間絶縁膜 522は、低誘電率材料の有機ポリマー、
MSQ、 HSQまたは炭素含有シリコン酸ィ匕膜である。
[0207] また、金属配線 516の表面が非酸ィ匕性のキャップ金属膜 517で覆われているため
、図 29に示すように、キャップ絶縁膜 520を形成せずに、直接ビア層間絶縁膜 521 を改質層 519及びキャップ金属膜 517上に形成することも可能である。
[0208] その後、図 30に示すように、エッチングプロセスにより、ビア層間絶縁膜 521にビア 孔 523を、配線層間絶縁膜 522に配線溝 524をそれぞれ形成する。
[0209] 次いで、図 31に示すように、金属バリア膜（図示せず)や配線金属膜 525をビア孔
523及び配線溝 524に埋め込む。
[0210] バリア金属膜は、例えば、タンタルゃ窒化タンタル力 なり、配線金属膜 525は銅ま たは銅合金からなる。
[0211] この際、図 31に示すように、ビア孔 523のァライメントのズレにより、ビア孔 523の底 面が下層の配線金属膜 516からずれた場合においても、改質層 519が存在するた めに、ビア層間絶縁膜 521よりもエッチングレートが低下し、配線層間絶縁膜 513中 へのビア孔 523の食い込みを抑制することができる。
[0212] その後、図 32に示すように、化学機械研磨 (CMP)法により、余剰な配線金属膜 5 25を除去し、金属配線 526及びビア 527を形成する。この CMPの際、配線層間絶 縁膜 522を露出させる。 [0213] 次に、図 33に示すように、非酸ィ匕性材料力もなるキャップ金属膜 528を金属配線 5 26上に成膜する。
[0214] キャップ金属膜 528は、例えば、コバルトタングステンリンやコバルトタングステンボ ロンカゝらなる。
[0215] 次いで、図 34に示すように、キャップ金属膜 528の表面及び配線層間絶縁膜 522 の表面に所定の処理 529を施し、配線層間絶縁膜 522の最表面に配線層間絶縁膜 522とは元素組成が異なる改質層 530を形成する。
[0216] 所定の処理 529としては、キャップ絶縁膜 (図示せず)の成膜前ビア層間絶縁膜（ 図示せず)成膜前の窒素プラズマ処理、アンモニアプラズマ処理、水素プラズマ処理 、ヘリウムプラズマ処理等のプラズマ処理 (真空プラズマ処理)を選択することができ る。
[0217] あるいは、所定の処理 529として、金属配線 526の表面が非酸ィ匕性のキャップ金属 膜 528で覆われて 、るため、酸素プラズマ処理 (真空酸素プラズマ処理)を選択する ことも可能である。
[0218] あるいは、所定の処理 529として、 UV処理 (真空 UV処理）または EB処理を行なう ことも可能である。
[0219] 改質層 530は、例えば、 SiOまたは SiO C 力もなる。あるいは、改質層 530は
2 1. 9 0. 1
SiO C N 力も構成することもできる。
1. 8 0. 1 0. 1
[0220] また、改質層 530は配線層間絶縁膜 522を改質して形成された膜であるため、配 線層間絶縁膜 522の表面カゝら配線層間絶縁膜 522の内部に向けて、段階的に組成 が変化している場合もある。
[0221] 例えば、配線層間絶縁膜 522が炭素含有シリコン酸ィ匕膜 SiO C である場合、
1. 6 0. 4
改質層 530の最表面においては改質層 530は SiO C 力もなり、配線層間絶縁
1. 9 0. 1
膜 522の内部になるにつれて、図 5に示すように、段階的に酸素 (O)と炭素 (C)の濃 度が変化して 、る場合もある。
[0222] 上述のように、改質層 530の膜厚は均一である。例えば、改質層 530の膜厚はゥヱ ハ面内において 50オングストローム乃至 200オングストロームの間で均一である。
[0223] 図 34に示すように、第五の実施例に係る半導体装置の製造方法により製造された 半導体装置は 2層の導電性金属配線を有するものとして構成されて ヽるが、導電性 金属配線及び配線層間絶縁膜の製造工程を繰り返すことにより、 3層以上の多層配 線構造を有するものとして構成することも可能である。
[0224] あるいは、その多層配線構造上に配線層間絶縁膜 522とは種類の異なる配線層間 絶縁膜 (図示せず)を形成し、その中に導電性金属配線を形成することも可能である
[0225] また、第五の実施例に係る半導体装置の製造方法においては、導電性金属ビア 5 27と導電性金属配線 526とを同時に形成するデュアルダマシンプロセスを採用して いるが、導電性金属ビア 527と導電性金属配線 526とを別々に形成するシングルダ マシンプロセスを採用することも可能である。

Claims

請求の範囲
[1] 半導体基板と、前記半導体基板上に形成された複数の銅配線層と、上層の銅配線 層と下層の銅配線層とを相互に接続する銅ビア層と、前記銅配線層を相互に絶縁分 離する配線層間絶縁膜と、前記銅ビア層を相互に絶縁分離するビア層間絶縁膜と、 力 なる半導体装置において、
前記配線層間絶縁膜及び前記ビア層間絶縁膜のうち少なくとも前記配線層間絶縁 膜の表面に形成され、均一膜厚の改質層を備えることを特徴とする半導体装置。
[2] 前記改質層は前記配線層間絶縁膜の内部に向力つて組成が変化して ヽることを特 徴とする請求項 1に記載の半導体装置。
[3] 前記銅配線層に含まれる銅の酸ィ匕を防止するために前記銅配線層の上に形成さ れたキャップ金属膜を備えることを特徴とする請求項 1または 2に記載の半導体装置
[4] 前記キャップ金属膜及び前記配線層間絶縁膜上に前記ビア層間絶縁膜が直接成 膜されていることを特徴とする請求項 3に記載の半導体装置。
[5] 前記改質層及び前記銅配線層上に形成されたキャップ絶縁膜をさらに備えることを 特徴とする請求項 1乃至 4の何れか一項に記載の半導体装置。
[6] 半導体基板と、前記半導体基板上に形成された複数の銅配線層と、上層の銅配線 層と下層の銅配線層とを相互に接続する銅ビア層と、前記銅配線層を相互に絶縁分 離する配線層間絶縁膜と、前記銅ビア層を相互に絶縁分離するビア層間絶縁膜と、 力 なる半導体装置の製造方法において、
前記配線層間絶縁膜に前記銅配線層を埋め込んだ後に、前記配線層間絶縁膜に 対して真空表面処理を施し、前記配線層間絶縁膜の表面層を選択的に改質するェ 程を備えることを特徴とする半導体装置の製造方法。
[7] 前記真空表面処理は真空プラズマ処理であることを特徴とする請求項 6に記載の 半導体装置の製造方法。
[8] 前記真空表面処理は真空 UV処理であることを特徴とする請求項 6に記載の半導 体装置の製造方法。
[9] 前記銅配線層に含まれる銅の酸ィ匕を防止するために前記銅配線層上にキャップ金 属膜を形成する工程を備えることを特徴とする請求項 6乃至 8の何れか一項に記載 の半導体装置の製造方法。
[10] 前記キャップ金属膜及び前記配線層間絶縁膜上に前記ビア層間絶縁膜を直接成 膜する工程を備えることを特徴とする請求項 9に記載の半導体装置の製造方法。
[11] 前記改質層及び前記銅配線層上にキャップ絶縁膜を形成する工程をさらに備える ことを特徴とする請求項 6乃至 10の何れか一項に記載の半導体装置の製造方法。
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