JPWO2006046487A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

この発明の半導体装置は、ビア層を介さずに、連続して積層された３層以上の複数の配線層を備えている。前記複数の配線層の少なくとも１つの配線層に、配線と上下層に位置する配線間を接続する前記ビアとの両方を配置する。

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、Ｃｕ（銅）配線を用いた半導体装置およびその製造方法に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。ＣＭＰ（chemical mechanical polishing）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（たとえば、下記特許文献１参照）。
特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のＡｌ（アルミニウム）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、従来用いられてきたＡｌ系合金の材料と比べ、比抵抗が１．８μΩｃｍと低い。また、Ａｌ系合金の融点が６００℃であるのに対し、Ｃｕの融点は１０８０℃である。エレクトロマイグレーション耐性やストレスマイグレーション耐性は、材料の融点と相関があり、高い融点を有するＣｕは、Ａｌ系合金よりも高信頼性配線材料としてより優れている。実際、Ｃｕを用いた場合のエレクトロマイグレーション耐性は、アルミニウム系合金を用いた場合のエレクトロマイグレーション耐性に比べて一桁程度高い。
Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難である。そのため、溝が形成された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰ法で除去することにより、埋め込み配線を形成する、いわゆるダマシン（damascene）法が主に採用されている（たとえば、日本国特許庁により発行された下記特許文献２参照）。
Ｃｕ膜は、一般に、スパッタ法などで薄いシード層を形成した後、電解めっき法により数１００ｎｍ程度の厚さの積層膜を積層することにより形成される。この際、通常、Ｃｕの絶縁膜中への拡散を抑制するため、絶縁膜に溝およびホールを形成した後、高融点金属または高融点金属の化合物からなる薄い下敷き膜を形成し、その後にＣｕ埋め込み配線の形成（Ｃｕの埋め込み）を行う。このため、Ｃｕ埋め込み配線を形成した後、溝やホールの底面および側面は、バリアメタルと呼ばれる高融点金属または高融点金属の化合物からなる薄膜（前記下敷き膜）で覆われている。そして、Ｃｕは、その側面および底面がバリアメタルと接している。
さらに、最近は、層間絶縁膜として、比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが約４．２のシリコン酸化膜（ＳｉＯ2膜）に代えて、比誘電率ｋがたとえば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは、材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
図１０は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。なお、図１０では、デバイス部分等の形成方法は省略している。
図１０（ａ）において、シリコン基板による基体２００上に、ＣＶＤ（化学気層成長）法などにより第１の絶縁膜２２１を成膜する。
図１０（ｂ）において、フォトリソグラフィ工程およびエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図１０（ｃ）において、第１の絶縁膜２２１上に、バリアメタル膜２４０、Ｃｕシード膜およびＣｕ膜２６０をこの順に形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図１０（ｄ）において、開口部Ｈ外のＣｕ膜２６０およびバリアメタル膜２４０をＣＭＰ法で除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図１０（ｅ）において、Ｃｕ膜２６０の表面に拡散防止膜として窒化シリコン膜を形成し、多層Ｃｕ配線を形成する場合は、第２の絶縁膜２８１をさらに成膜する。
図１１は、多層配線化した半導体装置の断面を示す図である。
図１１に示すように、多層配線を形成する場合、第１配線層と第２配線層との間には、第１配線層の配線９１と第２配線層の配線９２の両配線を接続するためのビア９３が形成された第１ビア層が独立して形成される。さらに、多層化していく場合には、配線層とビア層とを交互に形成していくことになる。
その他、日本国特許庁により発行された下記特許文献２には、ビア層に、上層に形成された配線同士を接続するヒューズを配置する技術が開示されている。このようなヒューズには、タングステン（Ｗ）やタンタル（Ｔａ）などの高融点金属や高融点金属のシリサイドが材料として用いられる。
半導体装置の高集積化・高速化に伴い、配線構造は単層構造から多層化がすすみ、５層以上の金属配線構造を有する半導体装置も開発生産されている。しかし、高集積化が進むにつれて、いわゆる配線間寄生容量と配線抵抗とに起因する信号伝達遅延が問題となっている。近年、多層化に伴い、配線構造に起因する信号伝達遅延が半導体装置の高速化に与える影響が増大しており、その回避策として様々な方法が取られている。
一般的に、信号伝達遅延は、配線間寄生容量と配線抵抗との積で示すことができる。配線抵抗の低減に対しては、従来のＡｌ配線から抵抗の低いＣｕ配線へ移行が進んでいるが、Ａｌ配線であってもＣｕ配線であっても、各配線層において隣り合う配線間には、所定の距離を設ける必要がある。図１１に示すように、最小配線ピッチＡで配線９１を形成し、配線９１間に配線間距離Ｂの間隔を設ける必要がある。したがって、従来のような配線構造では、低抵抗材料を用いても、その材料に応じた所定の距離を確保しなければならない。また、多層化のためには、配線層とビア層とを交互に形成しなければならず、配線層を１層形成するために、ビア層を１層形成することになる。そのため、配線層の数の２倍の層が形成されることになり、集積度を上げることが困難であった。
米国特許第４９４４８３６号公報 特開平９−４５７８２号公報
そこで、本発明は、多層配線構造の半導体装置における配線の集積度を向上させることを目的とする。
本発明の半導体装置は、ビア層を介さずに、連続して積層された３層以上の複数の配線層を備え、前記３層以上の配線層のうちの少なくとも１つの配線層には、配線と、上下層に位置する配線間を接続するビアとの両方が配置されたことを特徴とする。
ビア層を介さずに、配線とビアとの両方が配置された配線層により多層化していくことにより、配線形成の自由度を向上させることができる。すなわち、配線層とビア層との区別をなくすことができ、配線形成の自由度を向上させることができる。配線形成の自由度を向上させることができるので、配線の集積度を向上させることができる。さらに、ビア層という配線層間の単独層を不要にすることができる。
前記配線の厚さは、当該配線が配置された配線層の厚さと同一であることが好ましい。配線の厚さを配線層の厚さと同一にすることにより、上下層に配置されたビア或いは配線と接続することができる。さらに、製造工程においては、配線を形成する際、途中でエッチングを停止させる必要がなく、エッチング工程の制御性を向上させることができる。
また、前記少なくとも１つの配線層において、当該配線層に配置された前記配線と前記ビアとが、配線のみを配列する場合の配線ピッチで配置されていることが好ましい。１つの配線層において、前記配線と前記ビアとが、配線のみを配列する場合の配線ピッチで配置されることにより、前記ビアの上層或いは下層において接続された配線と、前記ビアと同じ層に配置された配線と、の配線間ピッチを、小さくすることができる。配線間ピッチを小さくすることができるので、配線の集積度を上げることができる。たとえば、前記ビアの上層或いは下層において接続された配線の幅方向のエッジに対して、ビアのエッジが当該配線の内側に位置する場合、前記ビアが、前記配線幅より小さい幅で形成されても、太く形成されてもよい。
或いは、前記３層以上の配線層のうち、隣接する少なくとも２つの配線層において、それらの配線層の配線が、配線層において配線のみを配列する場合の配線ピッチで配置されることが好ましい。
隣接する少なくとも２つの配線層において、それらの配線層の配線同士が、各配線層において配線のみを配列する場合の配線ピッチで配置されることにより、隣接する配線層の配線同士の配線間距離を大きくすることができる。配線間距離を大きくすることができるので、配線間の寄生容量を低下させることができる。
本発明の半導体装置の製造方法は、基体上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビア用開口部とを開口する開口部形成工程と、前記配線用開口部とビア用開口部とに導電性材料を堆積させる堆積工程と、を備えたことを特徴とする。
前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビア用開口部とを開口し、そこに導電性材料を堆積させることにより、配線とビアとを混在させることができる。配線とビアとを混在させることができるので、配線形成の自由度を向上させることができる。
高集積化に伴い採用された絶縁材料として、前記絶縁膜形成工程において、比誘電率が３．５以下の低誘電率材料膜を形成すると特に有効である。
同様に、高集積化に伴い採用された配線材料として、前記堆積工程において、導電性材料として、銅（Ｃｕ）を用いると特に有効である。
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の第１実施形態に係る半導体装置の断面図である。 図２は、図１の半導体装置の製造方法の要部を工程順に示すフローチャートである。 図３（ａ）〜３（ｄ）は、図２に示すＳｉＯ2膜形成工程から第１配線層形成工程中のＳｉＯ2膜形成工程までの各工程を説明するための断面図である。 図４（ａ）〜４（ｄ）は、図２に示す第１配線層形成工程中の開口部形成工程からめっき工程までの各工程を説明するための断面図である。 図５（ａ）〜５（ｄ）は、図２に示す第１配線層形成工程中の平坦化工程から第２配線層形成工程中のＳｉＯ2膜形成工程までの各工程を説明するための断面図である。 図６（ａ）〜６（ｃ）は、図２に示す第２配線層形成工程中の開口部形成工程からシード膜形成工程までの各工程を説明するための断面図である。 図７（ａ）〜７（ｃ）は、図２に示す第２配線層形成工程中のめっき工程から第３配線層のｌｏｗ−ｋ膜を形成する工程までの各工程を説明するための断面図である。 図８（ａ）および８（ｂ）は、配線とビアとを最小配線ピッチで配置した半導体装置の断面図である。 図９（ａ）および９（ｂ）は、上下に隣り合う配線間において最小配線ピッチで配置した半導体装置の断面図である。 図１０（ａ）〜１０（ｅ）は、従来のｌｏｗ−ｋ膜とＣｕ配線とを組み合わせた多層配線構造を有する半導体装置の製造方法を工程順に示す断面図である。 図１１は、多層配線化した半導体装置の断面を示す図である。
発明の実施形態
図１は、この発明の第１実施形態に係る半導体装置の断面図である。
図１に示すように、基体２００上に、ＳｉＯ2膜２１０が配置され、その上に、第１配線層、第２配線層、第３配線層、第４配線層および第５配線層がこの順に配置される。この実施形態では、第１〜第５配線層を備えているが、さらに多くの配線層を備えることにより多層化されてもよい。
第１配線層は、第１の絶縁膜として、下地膜となるＳｉＣ膜２１２とその上のｌｏｗ−ｋ膜２２０とキャップ膜となるＳｉＯ2膜２２２により構成される。この第１配線層には、配線１０１として、Ｃｕ膜２６０が配置されている。また、バリアメタル膜２４０が、Ｃｕ配線となるＣｕ膜２６０の側面と底面とに接するように設けられている。この第１配線層には、ビアが配置されていないが、これに限るものではない。
第２配線層は、第２の絶縁膜として、下地膜となるＳｉＣ膜２７５とその上のｌｏｗ−ｋ膜２８０とキャップ膜となるＳｉＯ2膜２８２により構成される。この第２配線層には、Ｃｕ膜２６２からなる配線１０２とビア１０３とが混在して配置されている。また、バリアメタル膜２４２が、Ｃｕ膜２６２の側面と底面とに接するように設けられている。配線１０２は、第１配線層の配線１０１と第３配線層のビア１０４とに接続されている。また、ビア１０３は、第１配線層の配線１０１と第３配線層の配線１０５とに接続されている。
第３配線層は、第３の絶縁膜として、下地膜となるＳｉＣ膜２８４とその上のｌｏｗ−ｋ膜２８５とキャップ膜となるＳｉＯ2膜２９０により構成される。この第３配線層には、Ｃｕ膜２６４からなる配線１０５とビア１０４とが混在して配置されている。また、バリアメタル膜２４４が、Ｃｕ膜２６４の側面と底面とに接するように設けられている。配線１０５は、第２配線層のビア１０３と第４配線層のビア１０６とに接続されている。また、ビア１０４は、第２配線層の配線１０２と第４配線層の配線１０７とに接続されている。
第４配線層は、第４の絶縁膜として、下地膜となるＳｉＣ膜２９２とその上のｌｏｗ−ｋ膜２９５とキャップ膜となるＳｉＯ2膜２９７により構成される。この第４配線層には、Ｃｕ膜２６６からなる配線１０７とビア１０６とが混在して配置されている。また、バリアメタル膜２４６が、Ｃｕ配線およびＣｕビアとなるＣｕ膜２６６の側面と底面とに接するように設けられている。配線１０７は、第３配線層のビア１０４と第５配線層の配線１０８とに接続されている。また、ビア１０６は、第３配線層の配線１０５と第５配線層の配線１０８とに接続されている。
第５配線層は、第５の絶縁膜として、下地膜となるＳｉＣ膜３１２とその上のｌｏｗ−ｋ膜３１４とキャップ膜となるＳｉＯ2膜３１６により構成される。この第５配線層には、Ｃｕ膜２６８からなる配線１０８が配置されている。また、バリアメタル膜２４８が、Ｃｕ配線となるＣｕ膜２６８の側面と底面とに接するように設けられている。
第５配線層の上には、さらに、第６の絶縁膜として、下地膜となるＳｉＣ膜３２２とその上のｌｏｗ−ｋ膜３２４とが積層されている。
以上のように、ビア層を介さずに、配線とビアとの両方が配置された配線層を上下に積層して多層化することにより、配線形成の自由度を向上させることができる。さらに、ビア層という配線層間の単独層を不要にすることができる。特に、３層以上の配線層を有する多層化配線において、配線とビアとが混在する場合に有効である。また、配線とビアとが混在した配線層における配線は、従来技術のようなヒューズではなく、完成されたチップにおいて、レーザを照射して溶断するものではない。そのため、チップを上から見た場合に、配線とビアとが混在した配線層における配線が、上層配線層における配線やビアによって隠れてしまっても構わない。言い換えれば、配線とビアとが混在した配線層における配線は、配線長や上層或いは下層との接続等に依存せず、所望する配線に対して適用することができる。
ここで、本発明に係る半導体装置は、図１に示すようなレイアウトに限定されるものではなく、配線がないビア単独のビア層を介さずに、配線とビアとの両方が配置された配線層により多層化していく構成であれば構わない。ビア層を介さずに、配線とビアとの両方が配置された配線層により多層化していくことにより、配線形成の自由度を向上させることができる。さらに、ビア層という配線層間の単独層を不要にすることができる。
さらに、前記配線の厚さは、当該配線が配置された配線層の厚さと同一に形成する。配線の厚さを配線層の厚さと同一にすることにより、その層の配線と上下層に配置されたビア或いは配線とを接続することができる。さらに、製造工程においては、配線を形成する際、途中でエッチングを停止させる必要がなく、エッチング工程の制御性を向上させることができる。よって、エッチング精度を向上させることができる。
以下、第１配線層および第２配線層の製造方法の要部について図面を用いて説明する。
図２は、図１に示す半導体装置の製造方法の要部を工程順に示すフローチャートである。
第１配線層および第２配線層を形成するために、ＳｉＯ2膜２１０を形成するＳｉＯ2膜形成工程（Ｓ１０２）と、第１配線層の絶縁膜形成工程と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料を堆積させる導電性材料堆積工程（第１配線形成工程）と、平坦化工程（Ｓ１２０）と、第２配線層の絶縁膜形成工程と、開口部を形成する開口部形成工程（Ｓ１３０）と、導電性材料を堆積させる導電性材料堆積工程（ビア、第２配線形成工程）と、平坦化工程（Ｓ１３８）とからなる一連の工程が実施される。
第１配線層の絶縁膜形成工程では、ＳｉＣ膜２１２を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０６）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）およびＳｉＯ2膜２２２を形成するＳｉＯ2膜形成工程（Ｓ１１０）が行われる。
第１配線層形成工程における導電性材料堆積工程では、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）およびめっき工程（Ｓ１１８）が行われる。
第２配線層の絶縁膜形成工程では、ＳｉＣ膜２７５を形成するＳｉＣ膜形成工程（Ｓ１２２）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成するｌｏｗ−ｋ膜形成工程（Ｓ１２４）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１２６）およびＳｉＯ2膜２８２を形成するＳｉＯ2膜形成工程（Ｓ１２８）が行われる。
第２配線層形成工程における導電性材料堆積工程では、バリアメタル膜形成工程（Ｓ１３２）、シード膜形成工程（Ｓ１３４）およびめっき工程（Ｓ１３６）が行われる。
図３は、ＳｉＯ2膜形成工程（Ｓ１０２）からｌｏｗ−ｋ膜上にＳｉＯ2膜を形成するＳｉＯ2膜形成工程（Ｓ１１０）までの各工程を説明するための断面図である。
図３（ａ）に示すように、ＳｉＯ2膜形成工程（Ｓ１０２）では、基体２００上に、ＣＶＤ法によって、たとえば、膜厚２００ｎｍのＳｉＯ2膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、たとえば、直径３００ミリのシリコンウェハ等の基板を用いる。図３では、デバイス部分の形成を省略している。ＳｉＯ2膜２１０の代わりに、コンタクトプラグ等のデバイス部分を有する層が形成されても構わない。或いは、その他の種類の層が形成されていても構わない。また、基体２００に、コンタクトプラグ等のデバイス部分を有する層が形成されていても構わない。或いは、その他の種類の層が形成されていても構わない。
図３（ｂ）に示すように、ＳｉＣ膜形成工程（Ｓ１０４）では、ＳｉＯ2膜２１０の上に、ＣＶＤ法によって、たとえば、膜厚３０ｎｍのＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいため、ＳｉＣ膜の代わりにＳｉＯＣ膜を用いても構わない。或いは、ＳｉＣＮ膜、ＳｉＮ膜を用いることができる。
図３（ｃ）に示すように、ｌｏｗ−ｋ膜形成工程（Ｓ１０６）では、ＳｉＣ膜２１２の上に、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を、たとえば２００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、たとえば、多孔質のＭＳＱ（methyl silsequioxane）を用いることができる。また、その形成方法としては、たとえば、溶液をスピンコートした後、熱処理して、薄膜を形成するＳＯＤ（spin on dielectic coating）法を用いることができる。この実施形態では、たとえば、スピンナーの回転数は、９００ｍｉｎ-1（９００ｒｐｍ）である。ホットプレート上にウエハを載置して、窒素雰囲気中２５０℃の温度でベークを行い、最終的に窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。たとえば、ｌｏｗ−ｋ膜２２０は、密度が０．７ｇ／ｃｍ3で、比誘電率ｋが１．８となる。また、ｌｏｗ−ｋ膜２２０におけるＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲となる。
Ｈｅプラズマ処理工程（Ｓ１０８）では、ＣＶＤ装置内で、ｌｏｗ−ｋ膜２２０の表面をヘリウム（Ｈｅ）プラズマ照射によって改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成されるキャップ膜としてのＣＶＤ−ＳｉＯ2膜２２２との接着性を改善することができる。たとえば、ガス流量は１．７Ｐａ・ｍ3／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とする。キャップ膜（ＣＶＤ−ＳｉＯ2膜２２２）をｌｏｗ−ｋ膜２２０上に成膜する際は、ｌｏｗ−ｋ膜２２０の表面にプラズマ処理を施すことがキャップ膜との接着性を改善する上で有効である。プラズマガスの種類としては、アンモニア（ＮＨ3）、亜酸化窒素（Ｎ2Ｏ）、水素（Ｈ2）、Ｈｅ、酸素（Ｏ2）、シラン（ＳｉＨ4）、アルゴン（Ａｒ）、窒素（Ｎ2）などがあり、これらの中で、Ｈｅプラズマは、ｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスは、これらのガスを混合したものでもよい。たとえば、Ｈｅガスは、他のガスと混合して用いると効果的である。
図３（ｄ）に示すように、ＳｉＯ2膜形成工程（Ｓ１１０）では、Ｈｅプラズマ処理の後、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ2を、たとえば膜厚５０ｎｍ堆積することで、キャップ膜としてのＳｉＯ2膜２２２を形成する。ＳｉＯ2膜２２２を形成することで、リソグラフィ法により直接的にパターニングすることができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。キャップ膜としては、ＳｉＯ2膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ2膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が優れ、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ2膜とＳｉＣ膜との積層膜、もしくはＳｉＯ2膜とＳｉＣＯ膜との積層膜、もしくはＳｉＯ2膜とＳｉＣＮ膜との積層膜を用いることができる。さらに、キャップ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されてもよい。キャップ膜を除去することにより、誘電率をさらに低減することができる。キャップ膜の厚さとしては、１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。
以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜を含む場合に特に有効である。ｌｏｗ−ｋ膜を含むことにより、より配線間の寄生容量を低減することができ、高集積化を図ることができる。
図４は、開口部形成工程（Ｓ１１２）からめっき工程（Ｓ１１８）までの各工程を説明するための断面図である。
図４（ａ）に示すように、開口部形成工程（Ｓ１１２）では、リソグラフィ工程およびドライエッチング工程により、ＳｉＯ2膜２２２とｌｏｗ−ｋ膜２２０とＳｉＣ膜２１２内に、ダマシン配線を作製するための配線溝構造である開口部１５０を形成する。具体的には、レジスト塗布工程および露光工程等を含むリソグラフィ工程を経て、ＳｉＯ2膜２２２の上にレジスト膜を形成し、このレジスト膜から露出するＳｉＯ2膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０とを、ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。たとえば、一例として、反応性イオンエッチング法により、開口部１５０を形成すればよい。
図４（ｂ）に示すように、バリアメタル膜形成工程（Ｓ１１４）では、開口部形成工程（Ｓ１１２）により形成された開口部１５０およびＳｉＯ2膜２２２表面に、バリアメタル材料を用いたバリアメタル膜２４０を形成する。たとえば、ＰＶＤ（physical vapor deposition）法の１つであるスパッタ法を用いるスパッタリング装置内で、窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜を膜厚１３ｎｍ堆積することにより、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、ＰＶＤ法以外に、たとえば、原子層気相成長（atomic layer deposition：ＡＬＤ法、あるいは、atomic layer chemical vapor deposition：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。これらの方法を用いた場合、ＰＶＤ法を用いる場合より被覆率をよくすることができる。
図４（ｃ）に示すように、シード膜形成工程（Ｓ１１６）では、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程（Ｓ１１８）のカソード極となるＣｕ薄膜を、シード膜２５０として、バリアメタル膜２４０が形成された開口部１５０の内壁および基体２００の表面に堆積（形成）させる。ここでは、たとえば、膜厚７５ｎｍのシード膜２５０を堆積させる。
図４（ｄ）に示すように、めっき工程（Ｓ１１８）として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法により、Ｃｕ膜２６０を開口部１５０の内壁および基体２００の表面に堆積させる。ここでは、たとえば、膜厚３００ｎｍのＣｕ膜２６０を堆積させ、その後に、アニール工程として、アニール処理を２５０℃の温度で３０分間行なう。
図５は、平坦化工程（Ｓ１２０）から第２配線層形成工程におけるＳｉＯ2膜形成工程（Ｓ１２８）までを示す工程断面図である。
図５（ａ）に示すように、平坦化工程（Ｓ１２０）では、ＣＭＰ法によってＳｉＯ2膜２２２の表面に堆積されたＣｕ膜２６０、シード膜２５０およびバリアメタル膜２４０を研磨除去することにより、埋め込み構造を形成する。この実施形態では、ＣＭＰ装置として、たとえば、オービタル方式のものが用いられる。このオービタル方式のＣＭＰ装置としては、たとえば、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いることができる。また、たとえば、ＣＭＰ荷重は１．０３×１０4Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ-1（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ-1（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）とする。さらに、ＣＭＰスラリーとしては、Ｃｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）を用い、バリアメタル用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いる。このような条件でＣＭＰを行い、溝外部のＣｕ膜とバリアメタル膜を除去してダマシンＣｕ配線を形成する。
続いて、次の層となる第２配線層を形成する。
図５（ｂ）に示すように、ＳｉＣ膜形成工程（Ｓ１２２）として、第１配線層の上に、図３（ｂ）を参照しつつ説明した内容と同様、ＣＶＤ法によって、たとえば膜厚３０ｎｍのＳｉＣ膜２７５を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２７５は、Ｃｕの拡散防止膜として機能する。また、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいため、ＳｉＣ膜の代わりにＳｉＯＣ膜を用いても構わない。或いは、ＳｉＣＮ膜、ＳｉＮ膜を用いることもできる。
図５（ｃ）に示すように、ｌｏｗ−ｋ膜形成工程（Ｓ１２４）として、ＳｉＣ膜２７５の上に、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を、たとえば２００ｎｍの厚さで形成する。その他、この工程は、図３（ｃ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
Ｈｅプラズマ処理工程（Ｓ１２６）では、ＣＶＤ装置内で、ｌｏｗ−ｋ膜２８０の表面をヘリウム（Ｈｅ）プラズマ照射によって改質する。その他、この工程は、図３（ｃ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
図５（ｄ）に示すように、ＳｉＯ2膜形成工程（Ｓ１２８）では、Ｈｅプラズマ処理（Ｓ１２６）の後、ＣＶＤ法によってｌｏｗ−ｋ膜２８０上にＳｉＯ2を、たとえば、膜厚５０ｎｍ堆積することで、キャップ膜としてのＳｉＯ2膜２８２を形成する。この工程は、図３（ｄ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
図６は、第２配線層形成工程における開口部形成工程（Ｓ１３０）からシード膜形成工程（Ｓ１３４）までを示す工程断面図である。
図６（ａ）に示すように、開口部形成工程（Ｓ１３０）では、リソグラフィ工程およびドライエッチング工程により、ＳｉＯ2膜２８２、ｌｏｗ−ｋ膜２８０およびＳｉＣ膜２７５内に、ダマシン配線を作製するための配線溝構造である開口部１５４とビア孔構造である開口部１５２とを形成する。開口部１５４および開口部１５２を、ＳｉＯ2膜２８２、ｌｏｗ−ｋ膜２８０およびＳｉＣ膜２７５に貫通して形成し、ＳｉＯ2膜２８２、ｌｏｗ−ｋ膜２８０およびＳｉＣ膜２７５の合計膜厚と同じ膜厚とすることにより、エッチングストッパとなるＳｉＣ膜２７５でエッチング深さを調整することができ、幅等のサイズの異なる配線溝とビア孔でも開口形成しやすくすることができる。その他、この工程は、図４（ａ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
図６（ｂ）に示すように、バリアメタル膜形成工程（Ｓ１３２）では、開口部１５２、開口部１５４およびＳｉＯ2膜２８２の表面に、バリアメタル材料を用いたバリアメタル膜２４２を形成する。その他、この工程は、図４（ｂ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
図６（ｃ）に示すように、シード膜形成工程（Ｓ１３４）では、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜を、シード膜２５２として、バリアメタル膜２４２が形成された開口部１５２および開口部１５４の各内壁および各底面、ならびに基体２００の表面に堆積（形成）させる。その他、この工程は、図４（ｃ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
図７は、第２配線層形成工程におけるめっき工程（Ｓ１３６）から第３配線層のｌｏｗ−ｋ膜を形成する工程までを示す工程断面図である。
図７（ａ）に示すように、めっき工程（Ｓ１３６）では、シード膜２５２をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６２を、開口部１５２、開口部１５４および基体２００の表面に堆積させる。その他、この工程は、図４（ｄ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。ここでは、径の小さなビア孔と広い幅および長さを持つ配線溝とを同時に埋め込んでいく。まず、ビア孔にボイドが形成されないめっき条件でめっきを行い、ビア孔を埋め込んだ後、めっき電流を上昇させることにより、効率よく径の小さなビア孔と広い幅および長さを持つ配線溝とを同時に埋め込むことができる。
図７（ｂ）に示すように、平坦化工程（Ｓ１３８）では、ＣＭＰ法によってＳｉＯ2膜２８２の表面に堆積されたＣｕ膜２６２、シード膜２５２およびバリアメタル膜２４２を研磨除去することにより、埋め込み構造を形成する。その他、この工程は、図５（ａ）を参照しつつ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
続いて、次の層となる第３配線層を形成する。
図７（ｃ）に示すように、第２配線層の上に、図３（ｂ）を参照しつつ説明した内容と同様にして、ＣＶＤ法によって、たとえば膜厚３０ｎｍのＳｉＣ膜２８４を形成する。そして、ＳｉＣ膜２８４の上に、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８５を形成し、順次、上述した各工程と同様な内容の工程を繰り返すことにより配線層を多層化していけばよい。各配線層を形成していく場合には、ビアと配線とを必要に応じてレイアウトしていけばよい。
図８は、配線とビアとを最小配線ピッチで配置した半導体装置の断面図である。
図８（ａ）に示すように、配線層とビア層とが完全に分かれている従来の構成と、図８（ｂ）に示すように、少なくとも１つの配線層（たとえば、第３配線層）において、その配線層に配置された配線１０５とビア１０４とが、配線層に配線のみを配列する場合の最小配線ピッチＡで配置される構成とを比較する。この場合、配線１０５とビア１０４とが最小配線間ピッチＡで配置されていても、ビア１０４の上層或いは下層において接続された配線（たとえば、配線１０７）と当該ビア１０４と同じ配線層に配置された配線１０５との間で、それらの配線間のピッチＡ’を最小配線ピッチＡより小さくすることができる。配線間ピッチを小さくすることができるので、配線密度を向上させることができる。その結果、配線の集積度を上げることができる。配線間ピッチを小さくすることができるので、配線の集積度を上げることができる。図８（ｂ）では、隣り合う配線が１段ずつ段違いにずれたように各層に配置したことにより、上下に隣り合う配線間において配線間ピッチＡ’を最小配線ピッチＡより小さくすることができる。
図９は、上下に隣り合う配線間において最小配線ピッチで配置した半導体装置の断面図である。
図９（ａ）に示すように、配線層とビア層とが完全に分かれている従来の構成と比べ、図９（ｂ）に示すように、上下に隣接する少なくとも２つの配線層において、隣り合う配線層の配線同士（たとえば、配線１０５と配線１０７）が、同じ配線層で配線のみを配列する場合の最小配線ピッチＡで配置される構成では、配線１０５と配線１０７との最小配線間距離Ｘ’を従来の最小配線間距離Ｘより大きくすることができる。最小配線間距離Ｘ’を従来の最小配線間距離Ｘ’よりも大きくすることができるので、配線間の面同士で考慮する必要のある配線間の寄生容量Ｃを低減させることができる。図９（ｂ）では、隣り合う配線が１段ずつ段違いにずれたように各層に配置したことにより、上下に隣り合う配線層における最小配線間距離Ｘ’を従来の最小配線間距離Ｘより大きくすることができる。
前記各実施の形態において、比誘電率ｋが２．６以下の場合、ｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．６以下の場合は、ポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行う必要があるからである。前述のＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合は特に有効である。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。
また、配線ピッチが小さくなるほど、それ以上の高集積化が難しくなるため、前記実施の形態は、配線ピッチが小さくなるほど有効となる。
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化物であっても構わない。或いはＴｉ、ＷＳｉＮ等であっても構わない。
さらにまた、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
また、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において、多孔質絶縁膜の材料として用いることができるものとしては、たとえば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（fluorocarbon）、パリレン（parylene）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、たとえば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
以上、本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００４年１０月２６日に日本国特許庁に提出された特願２００４−３１０７３５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

Claims (5)

  1. ビア層を介さずに、連続して積層された３層以上の配線層を備え、
    前記３層以上の配線層のうちの少なくとも１つの配線層には、配線と上下層に位置する配線間を接続する前記ビアとの両方が配置されたことを特徴とする半導体装置。
  2. 前記少なくとも１つの配線層において、当該配線層に配置された前記配線と前記ビアとが、配線のみを配列する場合の配線ピッチで配置されたことを特徴とする請求項１記載の半導体装置。
  3. 前記３層以上の配線層のうち、隣接する少なくとも２つの配線層において、それらの配線層の配線同士が、各配線層において配線のみを配列する場合の配線ピッチで配置されたことを特徴とする請求項１記載の半導体装置。
  4. 基体上に絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビア用開口部とを開口する開口部形成工程と、
    前記配線用開口部とビア用開口部とに導電性材料を堆積させる堆積工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記絶縁膜形成工程において、比誘電率が３．５以下の低誘電率材料膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。

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