JP6257261B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6257261B2
JP6257261B2 JP2013218037A JP2013218037A JP6257261B2 JP 6257261 B2 JP6257261 B2 JP 6257261B2 JP 2013218037 A JP2013218037 A JP 2013218037A JP 2013218037 A JP2013218037 A JP 2013218037A JP 6257261 B2 JP6257261 B2 JP 6257261B2
Authority
JP
Japan
Prior art keywords
wiring
insulating film
interlayer insulating
semiconductor device
connection member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013218037A
Other languages
English (en)
Other versions
JP2015082507A (ja
Inventor
照弘 桑島
照弘 桑島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013218037A priority Critical patent/JP6257261B2/ja
Priority to US14/508,776 priority patent/US9209123B2/en
Priority to TW103135048A priority patent/TWI631708B/zh
Priority to CN201410559947.6A priority patent/CN104576606B/zh
Publication of JP2015082507A publication Critical patent/JP2015082507A/ja
Priority to US14/931,375 priority patent/US20160056070A1/en
Application granted granted Critical
Publication of JP6257261B2 publication Critical patent/JP6257261B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えば第１配線と第２配線とを接続部材を用いて接続した構造を有する半導体装置に適用可能な技術である。
半導体装置は、配線を引き回すために多層配線構造を有している。そして相対的に下層に位置する第１配線と、それよりも上層に位置する第２配線は、ビアやコンタクトなどの接続部材を介して互いに接続されている。
例えば特許文献１には、ビアを斜めに延在させることが記載されている。
また、特許文献２には、ビアの側面の一部の傾斜を、そのビアの側面の他の部分の傾斜よりも緩やかにすることが記載されている。
特開２００６−１３０７８号公報 特開２００９−１４１３３４号公報
近年は半導体装置の微細化が進んでおり、そのため、配線溝の上面の幅も狭くなっている。配線溝の上面の幅が狭くなると配線溝の中に導体を埋め込みにくくなる。配線溝に導体を埋め込みやすくするためには、配線溝の側面の傾斜を緩やかにすればよい。しかし、配線溝の側面の傾斜を緩やかにすると、配線溝の底面が狭くなってしまい、ビアやコンタクトなどの接続部材と配線の間で接続不良が生じやすくなってしまう。このように、配線溝の埋め込み性を上げることと、配線と接続部材の接続不良の発生を抑制することを両立することは難しかった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、第１層間絶縁膜は第１配線上に形成されている。接続孔は第１層間絶縁膜に形成されており、第１配線上に位置している。接続部材は接続孔に埋め込まれており、導電材料からなる。第２層間絶縁膜は、接続部材上及び第１層間絶縁膜上に位置している。配線溝は第２層間絶縁膜に形成されており、平面視で接続部材と重なっている。第２配線は、配線溝に埋め込まれている。接続部材を通り、かつ第２配線が延在する方向に直角な断面において、接続部材の中心は、第２配線の中心よりも、第２配線の第１側面に近い。そして、第２配線の第１側面のうち、第２配線が延在する方向において接続部材と重なる領域を重なり領域とした場合、重なり領域の少なくとも下部は、第２配線の側面の他の部分よりも、傾斜が急になっている。
前記一実施の形態によれば、配線溝の埋め込み性を上げることと、配線と接続部材の接続不良の発生を抑制することを両立できる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 半導体装置の平面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る半導体装置の平面図である。 第３の実施形態に係る半導体装置の断面図である。 図１６に示した半導体装置の平面図である。 第４の実施形態に係る半導体装置の断面図である。 図１８に示した半導体装置の平面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、ゲート電極ＧＥ（第１配線）、第１層間絶縁膜ＩＮＳＬ１、接続孔ＴＨ、コンタクトＣＯＮ（接続部材）、第２層間絶縁膜ＩＮＳＬ２、配線溝ＧＲＶ、及び第２配線ＩＮＣ２を備えている。第１層間絶縁膜ＩＮＳＬ１はゲート電極ＧＥ上に形成されている。接続孔ＴＨは第１層間絶縁膜ＩＮＳＬ１に形成されており、ゲート電極ＧＥ上に位置している。コンタクトＣＯＮは接続孔ＴＨに埋め込まれており、導電材料からなる。第２層間絶縁膜ＩＮＳＬ２は、コンタクトＣＯＮ上及び第１層間絶縁膜ＩＮＳＬ１上に位置している。配線溝ＧＲＶは第２層間絶縁膜ＩＮＳＬ２に形成されており、平面視でコンタクトＣＯＮと重なっている。第２配線ＩＮＣ２は、配線溝ＧＲＶに埋め込まれている。コンタクトＣＯＮを通り、かつ第２配線ＩＮＣ２が延在する方向に直角な断面において、コンタクトＣＯＮの中心は、第２配線ＩＮＣ２の中心よりも、第２配線ＩＮＣ２の第１側面ＳＩＤ１に近い。そして、第２配線ＩＮＣ２の第１側面ＳＩＤ１のうち、第２配線ＩＮＣ２が延在する方向においてコンタクトＣＯＮと重なる領域を重なり領域ＯＬＰとした場合、重なり領域ＯＬＰの少なくとも下部は、第２配線ＩＮＣ２の側面の他の部分よりも、傾斜が急になっている。本図に示す例では、重なり領域ＯＬＰの全体において傾斜が急になっている。以下、詳細に説明する。
本図に示す例において、半導体装置ＳＤは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢには素子分離膜ＥＩ及びトランジスタＴＲが形成されている。素子分離膜ＥＩは、トランジスタＴＲを囲んでいる。すなわち素子分離膜ＥＩは、トランジスタＴＲを他の領域から分離している。素子分離膜ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成されているが、ＬＯＣＯＳ酸化法を用いて形成されていてもよい。
トランジスタＴＲは、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、サイドウォールＳＷ、ソースＳＯＵ、及びドレインＤＲＮを有している。
ゲート絶縁膜ＧＩＮＳは、例えば基板ＳＵＢを熱酸化した膜である。ただし、ゲート絶縁膜ＧＩＮＳは、基板ＳＵＢ上に堆積された膜であってもよい。ゲート電極ＧＥはゲート絶縁膜ＧＩＮＳ上に形成されている。ゲート電極ＧＥは、例えばポリシリコンによって形成されている。ただしゲート電極ＧＥの少なくとも一部の層は、金属によって形成されていてもよい。サイドウォールＳＷは、少なくとも一層の絶縁膜、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜の少なくとも一つによって形成されており、ゲート電極ＧＥの２つの側面を覆っている。なお、ゲート電極ＧＥの一部は、素子分離膜ＥＩの上まで延在している。
ソースＳＯＵ、及びドレインＤＲＮ、は、基板ＳＵＢに不純物を注入することにより形成されている。また、ソースＳＯＵ及びドレインＤＲＮは、低濃度領域ＬＤＤを有している。低濃度領域ＬＤＤは、サイドウォールＳＷの下方に位置している。ソースＳＯＵ、ドレインＤＲＮ、及び低濃度領域ＬＤＤは、互いに同一の導電型（例えばｎ型又はｐ型）を有している。
素子分離膜ＥＩ上及びトランジスタＴＲ上には、第１層間絶縁膜ＩＮＳＬ１が形成されている。第１層間絶縁膜ＩＮＳＬ１は、例えば酸化シリコンよりも誘電率が低い材料（低誘電率材料）によって形成されている。第１層間絶縁膜ＩＮＳＬ１は、多孔質絶縁膜であってもよい。なお、第１層間絶縁膜ＩＮＳＬ１は、酸化シリコン膜であってもよい。
第１層間絶縁膜ＩＮＳＬ１には接続孔ＴＨが形成されている。接続孔ＴＨは、ゲート電極ＧＥの上に位置している。そして接続孔ＴＨの中には、コンタクトＣＯＮが埋め込まれている。コンタクトＣＯＮは、例えばＷによって形成されている。ただしコンタクトＣＯＮは、他の金属によって形成されていてもよい。なお、本図に示す例において、コンタクトＣＯＮは、ゲート電極ＧＥのうちトランジスタＴＲを構成している部分の上に位置している。ただしコンタクトＣＯＮは、ゲート電極ＧＥのうち素子分離膜ＥＩの上に位置する部分の上に形成されていてもよい。
第１層間絶縁膜ＩＮＳＬ１の上及びコンタクトＣＯＮの上には、エッチングストッパー膜ＳＴＬ及び第２層間絶縁膜ＩＮＳＬ２がこの順に形成されている。エッチングストッパー膜ＳＴＬは、第２層間絶縁膜ＩＮＳＬ２に対してエッチング選択比が大きい材料によって形成されている。すなわち、エッチングストッパー膜ＳＴＬは、第２層間絶縁膜ＩＮＳＬ２をエッチングする条件において、第２層間絶縁膜ＩＮＳＬ２よりもエッチングレートが遅い。このため、エッチングストッパー膜ＳＴＬは、第２層間絶縁膜ＩＮＳＬ２に配線溝ＧＲＶを形成するときにエッチングストッパーとして機能する。エッチングストッパー膜ＳＴＬは、例えばＳｉＣＮ又はＳｉＮによって形成されている。また、第２層間絶縁膜ＩＮＳＬ２は、例えば酸化シリコンよりも誘電率が低い材料（低誘電率材料）によって形成されている。第２層間絶縁膜ＩＮＳＬ２は、多孔質絶縁膜であってもよい。なお、第２層間絶縁膜ＩＮＳＬ２は、酸化シリコン膜であってもよい。
第２層間絶縁膜ＩＮＳＬ２には、配線溝ＧＲＶが形成されている。配線溝ＧＲＶは、例えば直線状に延在している。配線溝ＧＲＶの中には、第２配線ＩＮＣ２が埋め込まれている。第２配線ＩＮＣ２は、例えば銅配線である。配線溝ＧＲＶの底面には、第１層間絶縁膜ＩＮＳＬ１の上面及びコンタクトＣＯＮの上面が位置している。そして、第２配線ＩＮＣ２の底面ＢＴＭは、コンタクトＣＯＮが接続している。このように、コンタクトＣＯＮ及び第２配線ＩＮＣ２は、シングルダマシン構造を有している。
図２は、半導体装置ＳＤの平面図である。図１は図２のＡ−Ａ´断面に対応している。図１及び図２に示すように、第２配線ＩＮＣ２は、第１側面ＳＩＤ１及び第２側面ＳＩＤ２を有している。これら２つの側面は、いずれも第２配線ＩＮＣ２が延在する方向（図２におけるｙ方向）に伸びている。そして、第１側面ＳＩＤ１及び第２側面ＳＩＤ２は、第１側面ＳＩＤ１のうち重なり領域ＯＬＰを除いて、同一の傾斜を有している。そして、図１に示すように、第１側面ＳＩＤ１のうち重なり領域ＯＬＰは、第２側面ＳＩＤ２よりも傾斜が急になっている。このため、図２に示すように第２配線ＩＮＣ２の底面ＢＴＭのうちコンタクトＣＯＮと重なる領域は、底面ＢＴＭの他の部分よりも幅が広くなっている。これにより、コンタクトＣＯＮと第２配線ＩＮＣ２の接続不良が生じる可能性は低くなる。
図３〜図１４は、図１，２に示した半導体装置ＳＤの製造方法を説明するための断面図であり、図２のＡ−Ａ´断面に対応している。
まず、図３に示すように、基板ＳＵＢに素子分離膜ＥＩを形成する。これにより、トランジスタＴＲが形成される領域（素子形成領域）が分離される。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩＮＳは酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜ＧＩＮＳが酸化シリコン膜である場合、ゲート電極ＧＥはポリシリコン膜により形成される。またゲート絶縁膜ＧＩＮＳが高誘電率膜である場合、ゲート電極ＧＥは、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極ＧＥがポリシリコンにより形成される場合、ゲート電極ＧＥを形成する工程において、素子分離膜ＥＩ上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板ＳＵＢに、低濃度領域ＬＤＤを形成する。次いでゲート電極ＧＥの側壁にサイドウォールＳＷを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソースＳＯＵ及びドレインＤＲＮとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にトランジスタＴＲが形成される。
次いで、素子分離膜ＥＩ上及びトランジスタＴＲ上に、第１層間絶縁膜ＩＮＳＬ１を、例えばプラズマＣＶＤ法を用いて形成する。次いで、第１層間絶縁膜ＩＮＳＬ１上にレジスト膜ＲＴ１を形成する。次いで、レジスト膜ＲＴ１を、レチクルＲＴＣを用いて露光する。
次いで、図４に示すように、レジスト膜ＲＴ１を現像する。これにより、レジスト膜ＲＴ１には開口が形成される。次いで、レジスト膜ＲＴ１をマスクとして第１層間絶縁膜ＩＮＳＬ１をエッチングする。これにより、第１層間絶縁膜ＩＮＳＬ１には、接続孔ＴＨが形成される。
その後、レジスト膜ＲＴ１を除去する。次いで、図５に示すように、接続孔ＴＨ内にコンタクトＣＯＮを埋め込む。コンタクトＣＯＮは、例えば以下のようにして形成される。まず、接続孔ＴＨ内及び第１層間絶縁膜ＩＮＳＬ１上に、コンタクトＣＯＮとなる導体膜（例えばＷ膜）を形成する。次いで、第１層間絶縁膜ＩＮＳＬ１上に位置する導体膜を、例えばＣＭＰ法やエッチバック法を用いて除去する。このようにして、接続孔ＴＨ内にコンタクトＣＯＮが埋め込まれる。
次いで、コンタクトＣＯＮ上にエッチングストッパー膜ＳＴＬ１及び第２層間絶縁膜ＩＮＳＬ２を、この順に形成する。エッチングストッパー膜ＳＴＬ１及び第２層間絶縁膜ＩＮＳＬ２は、例えばプラズマＣＶＤ法を用いて形成される。
次いで、第２層間絶縁膜ＩＮＳＬ２上にハードマスクＨＭ１を形成する。次いで、ハードマスクＨＭ１上にレジスト膜ＲＴ２を形成する。次いで、レジスト膜ＲＴ２を、レチクルＲＴＣを用いて露光する。レチクルＲＴＣは、接続孔ＴＨを形成するときに用いられたレチクルＲＴＣと同一である。
次いで、図６に示すように、レジスト膜ＲＴ２を現像する。これにより、レジスト膜ＲＴ２には開口が形成される。この開口は、平面視において少なくとも一部がコンタクトＣＯＮと重なっている。次いで、レジスト膜ＲＴ２をマスクとしてハードマスクＨＭ１をエッチングする。これにより、ハードマスクＨＭ１には開口が形成される。
次いで、図７に示すように、レジスト膜ＲＴ２を及びハードマスクＨＭマスクとして第２層間絶縁膜ＩＮＳＬ２をドライエッチングする。このとき、エッチングストッパー膜ＳＴＬ１は、エッチングストッパーとして機能する。これにより、第２層間絶縁膜ＩＮＳＬ２には開口ＯＰが形成される。開口ＯＰは、平面視においてコンタクトＣＯＮと重なっている。また、開口ＯＰは第２層間絶縁膜ＩＮＳＬ２を貫通しているが、エッチングストッパー膜ＳＴＬ１を貫通していない。なお、この工程においてレジスト膜ＲＴ２はほぼ除去される。
次いで、図８に示すように、ハードマスクＨＭ１上及び開口ＯＰ内に有機膜ＯＲＬ１を形成する。有機膜ＯＲＬ１のうち、開口ＯＰ内に位置する分は充填部材ＦＩＬとなる。有機膜ＯＲＬ１は、例えばレジスト膜などの感光性の絶縁材料である。
次いで、図９に示すように、有機膜ＯＲＬ１上に、ハードマスクＨＭ２を形成する。次いで。レジスト膜ＲＴ３を形成する。次いで、レジスト膜ＲＴ３を露光及び現像する。これにより、レジスト膜ＲＴ３には開口パターンが形成される。この開口パターンの平面形状は、配線溝ＧＲＶの平面形状と同様である。次いで、レジスト膜ＲＴ３をマスクとしてハードマスクＨＭ２をエッチングする。これにより、ハードマスクＨＭ２には開口パターンが形成される。
次いで、図１０に示すように、ハードマスクＨＭ２をマスクとして有機膜ＯＲＬ１を加工する。これにより、有機膜ＯＲＬ１には開口パターンが形成される。なお、充填部材ＦＩＬは、開口ＯＰ内に埋め込まれたままである。なお、この処理によって、レジスト膜ＲＴ３は除去される。
その後、図１１に示すように、有機膜ＯＲＬ１をマスクとして、ハードマスクＨＭ１をエッチングする。これにより、ハードマスクＨＭ１には開口パターンが形成される。この開口パターンの平面形状は、配線溝ＧＲＶの平面形状と同様である。
次いで、図１２に示すように、ハードマスクＨＭ１をマスクとして第２層間絶縁膜ＩＮＳＬ２をエッチングする。これにより、第２層間絶縁膜ＩＮＳＬ２には配線溝ＧＲＶが形成される。このとき、配線溝ＧＲＶの側面のうち第２配線ＩＮＣ２の重なり領域ＯＬＰとなる領域は、充填部材ＦＩＬで覆われている。このため、重なり領域ＯＬＰとなる側面の傾斜は、配線溝ＧＲＶの側面の他の部分と比べて緩やかになる。言い換えると、開口ＯＰの一部は、配線溝ＧＲＶの側面の重なり領域ＯＬＰとなる。
次いで、図１３に示すように、充填部材ＦＩＬ１及び有機膜ＯＲＬ１を除去する。これにより、配線溝ＧＲＶの底面には、コンタクトＣＯＮの上面が露出する。
次いで、図１４に示すように、配線溝ＧＲＶ内及び第２層間絶縁膜ＩＮＳＬ２上に、金属層ＭＬを、例えばめっき法を用いて形成する。配線溝ＧＲＶの側面の傾斜は、第２配線ＩＮＣ２の重なり領域ＯＬＰとなる領域を除いて緩やかである。このため、金属層ＭＬを形成する工程において、金属層ＭＬは配線溝ＧＲＶ内に埋め込まれやすい。
その後、第２層間絶縁膜ＩＮＳＬ２上に位置する金属層ＭＬを、例えばＣＭＰ法を用いて除去する。このようにして、図１及び図２に示した半導体装置ＳＤが形成される。
以上、本実施形態によれば、配線溝ＧＲＶの側面の傾斜は、第２配線ＩＮＣ２の重なり領域ＯＬＰとなる領域を除いて緩やかである。このため、金属層ＭＬを形成する工程において、金属層ＭＬは配線溝ＧＲＶ内に埋め込まれやすい。また、第２配線ＩＮＣ２の第１側面ＳＩＤ１の重なり領域ＯＬＰは、第２側面ＳＩＤ２よりも傾斜が急になっている。このため、第２配線ＩＮＣ２の底面ＢＴＭのうちコンタクトＣＯＮと重なる領域は、底面ＢＴＭの他の部分よりも幅が広くなっている。このため、コンタクトＣＯＮと第２配線ＩＮＣ２の接続不良が生じる可能性は低い。このように、本実施形態によれば、配線溝ＧＲＶの埋め込み性を上げることと、第２配線ＩＮＣ２とコンタクトＣＯＮの接続不良の発生を抑制することを両立できる。
また、開口ＯＰは、コンタクトＣＯＮと同一のレチクルＲＴＣを用いて形成されている。従って、半導体装置ＳＤの製造コストを低くすることができる。
また、充填部材ＦＩＬとしてレジストを用いた場合、第２層間絶縁膜ＩＮＳＬ２に配線溝ＧＲＶを形成するためのレジストパターン（有機膜ＯＲＬ１）を形成する工程と、充填部材ＦＩＬを形成する工程を一つの工程にすることができる。この場合、半導体装置ＳＤの製造コストを低くすることができる。
（第２の実施形態）
図１５は、第２の実施形態に係る半導体装置ＳＤの平面図であり、第１の実施形態の図２に対応している。本実施形態に係る半導体装置ＳＤは、第２配線ＩＮＣ２が延在する方向において、重なり領域ＯＬＰの長さがコンタクトＣＯＮの幅（径）よりも大きい点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。なお、このような構成は、開口ＯＰを形成するときのレチクルを、レチクルＲＴＣとは別のレチクルを用いることによって実現できる。
本実施形態によっても、配線溝ＧＲＶの埋め込み性を上げることと、第２配線ＩＮＣ２とコンタクトＣＯＮの接続不良の発生を抑制することを両立できる。また、重なり領域ＯＬＰの長さがコンタクトＣＯＮの幅よりも大きいため、第２配線ＩＮＣ２とコンタクトＣＯＮの接続不良の発生を抑制することをさらに抑制できる。
（第３の実施形態）
図１６は、第３の実施形態に係る半導体装置ＳＤの断面図であり、図１７は、図１６に示した半導体装置ＳＤの平面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。図１７は、第１の実施形態と同様の場合を示している。
まず、図１７に示すように、平面視において、第２配線ＩＮＣ２の第１側面ＳＩＤ１の重なり領域ＯＬＰは、第１側面ＳＩＤ１の他の領域よりも第２配線ＩＮＣ２の外側に位置している。そして、図１６に示すように、重なり領域ＯＬＰを含む断面において、配線溝ＧＲＶは、通常の配線溝とビアを、互いの上部のみ重ねた形状を有している。このため、第２配線ＩＮＣ２の下部のうち重なり領域ＯＬＰを含む部分は、底面が２つに分岐している。このような構成は、開口ＯＰの一部が配線溝ＧＲＶの外側に位置するように、開口ＯＰ及び配線溝ＧＲＶを形成することにより、実現できる。
本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。
（第４の実施形態）
図１８は、第４の実施形態に係る半導体装置ＳＤの断面図であり、図１９は、図１８に示した半導体装置ＳＤの平面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。図１８は、第１の実施形態と同様の場合を示している。
本図に示す例において、第２配線ＩＮＣ２の第１側面ＳＩＤ１の重なり領域ＯＬＰの下部は傾斜が急になっているが、上部は第２側面ＳＩＤ２と同様の傾斜角度を有している。このような構成は、開口ＯＰの上部が配線溝ＧＲＶの内側に位置するように、開口ＯＰ及び配線溝ＧＲＶを形成することにより、実現できる。
本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。
（第５の実施形態）
図２０は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１〜第４の実施形態に係る半導体装置ＳＤのいずれかと同様の構成である。
まず、第２配線ＩＮＣ２は、ビアＶＡ１（接続部材）を介して第１配線ＩＮＣ１に接続している。ビアＶＡ１は、第１〜第４の実施形態におけるコンタクトＣＯＮと同様の構成を有している。
第１配線ＩＮＣ１は、例えば銅配線であり、層間絶縁膜ＩＮＳＬ４（第１層間絶縁膜）に埋め込まれている。層間絶縁膜ＩＮＳＬ４の下には、エッチングストッパー膜ＳＴＬ２を介して層間絶縁膜ＩＮＳＬ３が形成されている。層間絶縁膜ＩＮＳＬ３には、ビアＶＡ２が埋め込まれている。ビアＶＡ２は、例えばＷによって形成されている。ビアＶＡ２は、第１配線ＩＮＣ１の底面に接続している。そして第１配線ＩＮＣ１及びビアＶＡ２は、シングルダマシン構造を有している。
本図に示す例では、第１配線ＩＮＣ１及びビアＶＡ２も、第２配線ＩＮＣ２及びビアＶＡ１と同様の構成を有している。ただし、第１配線ＩＮＣ１及びビアＶＡ２は、他の構成（例えばデュアルダマシン構造又は一般的なシングルダマシン構造）を有していてもよい。
本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＴＭ 底面
ＣＯＮ コンタクト
ＤＲＮ ドレイン
ＥＩ 素子分離膜
ＦＩＬ 充填部材Ｆ
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＨＭ１ ハードマスク
ＨＭ２ ハードマスク
ＩＮＣ１ 第１配線
ＩＮＣ２ 第２配線
ＩＮＳＬ１ 第１層間絶縁膜
ＩＮＳＬ２ 第２層間絶縁膜
ＩＮＳＬ３ 層間絶縁膜
ＩＮＳＬ４ 層間絶縁膜
ＬＤＤ 低濃度領域
ＭＬ 金属層
ＯＬＰ 重なり領域
ＯＰ 開口
ＯＲＬ１ 有機膜
ＲＴ１ レジスト膜
ＲＴ２ レジスト膜
ＲＴ３ レジスト膜
ＲＴＣ レチクル
ＳＩＤ１ 第１側面
ＳＩＤ２ 第２側面
ＳＴＬ２ エッチングストッパー膜
ＳＴＬ１ エッチングストッパー膜
ＳＤ 半導体装置
ＳＯＵ ソース
ＳＴＬ エッチングストッパー膜
ＳＵＢ 基板
ＴＨ 接続孔
ＴＲ トランジスタ
ＶＡ１ ビア
ＶＡ２ ビア

Claims (10)

  1. 第１配線と、
    前記第１配線上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜に形成され、前記第１配線上に位置する接続孔と、
    前記接続孔に埋め込まれ、導電材料からなる接続部材と、
    前記第１層間絶縁膜上に位置する第２層間絶縁膜と、
    前記第２層間絶縁膜に形成され、平面視で前記接続部材と重なっている配線溝と、
    前記配線溝内に埋め込まれた第２配線と、
    を備え、
    前記接続部材を通り、かつ前記第２配線が延在する方向に直角な断面において、前記接続部材の中心は、前記第２配線の中心よりも、前記第２配線の第１側面に近く、
    前記第２配線の、前記接続部材の上面上に配置されている前記第１側面は、前記第２配線の側面の他の部分よりも、傾斜が急である半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２配線の前記第１側面は、前記第２配線が延在する方向において前記接続部材と重なる領域である重なり領域を有し、
    平面視において、前記第２配線の前記重なり領域は、前記第２配線の前記第１側面のうち他の領域よりも外側に位置している半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２配線の前記第１側面は、前記第２配線が延在する方向において前記接続部材と重なる領域である重なり領域を有し、
    前記重なり領域の全体が、前記第２配線の側面の他の部分よりも傾斜が急である半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１配線はゲート配線である半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２配線の前記第１側面は、前記第２配線が延在する方向において前記接続部材と重なる領域である重なり領域を有し、
    前記第２配線が延在する方向において、前記重なり領域の長さは前記接続部材の幅よりも大きい半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記接続部材の中心は、前記断面において、前記第１層間絶縁膜および前記第２層間絶縁膜の積層方向に垂直な方向における前記接続部材の中心であり、
    前記第２配線の中心は、前記断面において、前記積層方向に垂直な方向における前記第２配線の中心である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記接続部材の上面は、前記第１層間絶縁膜の上面と同じ高さか、または前記第１層間絶縁膜の上面より前記第１配線側に位置している、半導体装置。
  8. 第１配線上に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜に、前記第１配線上に位置する接続孔を形成する工程と、
    前記接続孔に、導電材料からなる接続部材を埋め込む工程と、
    前記接続部材上及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    前記第２層間絶縁膜に、前記接続部材上に位置する開口を形成する工程と、
    前記開口内を、充填部材で埋め込む工程と、
    前記第２層間絶縁膜上に、線状の開口パターンを有しているマスクパターンを形成する工程と、
    前記マスクパターンをマスクとして前記第２層間絶縁膜をエッチングすることにより配線溝を形成し、かつ前記充填部材を除去する工程と、
    前記配線溝の中に第２配線を埋め込む工程と、
    を備え、
    前記開口パターンを形成する工程において、
    前記開口パターンを、平面視において前記充填部材の少なくとも一部と重ね、
    前記接続部材を通り、かつ前記開口パターンが延在する方向に直角な断面において、
    前記接続部材の中心が、前記開口パターンの中心よりも、前記開口パターンの第１側面に近くに位置するようにする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記充填部材はレジストである半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１層間絶縁膜に前記接続孔を形成する工程で用いられるレチクルと、前記第２層間絶縁膜に前記開口を形成する工程において用いられるレチクルは同一である半導体装置の製造方法。
JP2013218037A 2013-10-21 2013-10-21 半導体装置及び半導体装置の製造方法 Active JP6257261B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013218037A JP6257261B2 (ja) 2013-10-21 2013-10-21 半導体装置及び半導体装置の製造方法
US14/508,776 US9209123B2 (en) 2013-10-21 2014-10-07 Semiconductor device and method of manufacturing the same
TW103135048A TWI631708B (zh) 2013-10-21 2014-10-08 半導體裝置及半導體裝置之製造方法
CN201410559947.6A CN104576606B (zh) 2013-10-21 2014-10-21 半导体器件及半导体器件的制造方法
US14/931,375 US20160056070A1 (en) 2013-10-21 2015-11-03 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013218037A JP6257261B2 (ja) 2013-10-21 2013-10-21 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015082507A JP2015082507A (ja) 2015-04-27
JP6257261B2 true JP6257261B2 (ja) 2018-01-10

Family

ID=52825498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013218037A Active JP6257261B2 (ja) 2013-10-21 2013-10-21 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9209123B2 (ja)
JP (1) JP6257261B2 (ja)
CN (1) CN104576606B (ja)
TW (1) TWI631708B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189525B2 (en) * 2020-02-21 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Via-first process for connecting a contact and a gate electrode

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150644A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
JP4005873B2 (ja) * 2002-08-15 2007-11-14 株式会社東芝 半導体装置
JP4434606B2 (ja) * 2003-03-27 2010-03-17 株式会社東芝 半導体装置、半導体装置の製造方法
JP4405865B2 (ja) 2004-06-24 2010-01-27 富士通マイクロエレクトロニクス株式会社 多層配線構造の製造方法及びｆｉｂ装置
CN1989608A (zh) * 2004-10-26 2007-06-27 罗姆股份有限公司 半导体装置以及半导体装置的制造方法
JP2009111134A (ja) * 2007-10-30 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
US7936072B2 (en) 2007-11-12 2011-05-03 Renesas Electronics Corporation Semiconductor device having dual damascene structure
JP2010092987A (ja) * 2008-10-06 2010-04-22 Toshiba Corp 半導体装置
JP2011228578A (ja) * 2010-04-22 2011-11-10 Panasonic Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201528509A (zh) 2015-07-16
TWI631708B (zh) 2018-08-01
JP2015082507A (ja) 2015-04-27
US20150108655A1 (en) 2015-04-23
CN104576606A (zh) 2015-04-29
CN104576606B (zh) 2018-07-20
US9209123B2 (en) 2015-12-08
US20160056070A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
TWI681506B (zh) 場效電晶體元件及其製造方法
US9691719B2 (en) Semiconductor device
JP2007142421A (ja) 半導体素子及びこの製造方法
JP2009135172A (ja) 半導体装置の製造方法および半導体装置
JP2006269925A (ja) 半導体装置およびその製造方法
US20170256506A1 (en) Semiconductor device
US9337081B2 (en) Semiconductor device and method of manufacturing the same
KR100475118B1 (ko) 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
JP6257261B2 (ja) 半導体装置及び半導体装置の製造方法
JP2005150389A (ja) 半導体装置
KR100764054B1 (ko) 금속배선 및 그 형성 방법
JP2010171291A (ja) 半導体装置および半導体装置の製造方法
JP2006332133A (ja) 半導体装置及び半導体装置の製造方法
JP2007281197A (ja) 半導体装置及びその製造方法
JP2009071283A (ja) 半導体装置
KR100307561B1 (ko) 반도체소자의 금속배선 형성방법_
JP2007123529A (ja) 半導体装置及びその製造方法
JP2012033761A (ja) 半導体装置の製造方法及び半導体装置
JP2006049759A (ja) 半導体装置及び半導体装置の製造方法
KR100356482B1 (ko) 반도체 소자의 금속 배선 형성 방법
TWI223877B (en) Interconnect structure and method of forming the same
JP2014011165A (ja) 半導体装置の製造方法
JP2009071038A (ja) 半導体装置及びその製造方法
KR20080055402A (ko) 배선 구조물 및 이를 형성하기 위한 방법
JP2007243025A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171205

R150 Certificate of patent or registration of utility model

Ref document number: 6257261

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150