JP2005150389A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005150389A JP2005150389A JP2003385664A JP2003385664A JP2005150389A JP 2005150389 A JP2005150389 A JP 2005150389A JP 2003385664 A JP2003385664 A JP 2003385664A JP 2003385664 A JP2003385664 A JP 2003385664A JP 2005150389 A JP2005150389 A JP 2005150389A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wiring
- film
- insulating film
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】 ビア絶縁膜上に形成した高密度配線13と孤立配線14の間に、互いに直交する少なくとも二つのラインパターンからなるT字型の直交パターンを少なくとも一つ含むようにダミーパターンを配置し、高密度配線パターン13、孤立配線14、およびダミーパターン16とを合わせた全体のパターン密度を半導体基板上で均一化することにより、埋め込み配線形成の化学機械研磨において、低誘電率膜に加わるせん断応力に起因する剥離や亀裂を抑え、かつ、配線および層間絶縁膜の膜厚のばらつきを低減する。
【選択図】 図6
Description
これらのことから、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一になり、配線抵抗を増加させたり、配線間寄生容量を増加させてしまうという欠点があった。上述の欠点を除去するため、配線密度の疎密差を小さくするようにダミーパターンを形成する技術が提供されるに至っている(例えば、特許文献2参照)。
その中でも、特に比誘電率の低い多孔質膜は機械的強度や密着性が従来のシリコン酸化膜よりも低いため、CMP中の摩擦により膜が剥離したり、膜に亀裂が入ったりするという問題が避けられない。しかしながら、従来のダミーパターン形成技術では、このような低誘電率膜へのダメージを低減することに関しての対策は十分ではなかった(例えば、特許文献2参照)。
本発明のその他の特徴については、以下において詳細に説明する。
図1〜3は、本発明の実施の形態1による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
次に、半導体基板1の主面上に、窒化酸化シリコン膜などからなるゲート絶縁膜3を2〜3nm程度の膜厚で形成する。次に、ゲート絶縁膜3の上に、多結晶シリコンなどからなるゲート電極4を100nm程度の膜厚で形成する。さらに、ゲート電極4およびゲート絶縁膜3をマスクとして、拡散層5を形成する。
また、第一中間膜9は、配線間寄生容量低減のため、層間絶縁膜として広く用いられているシリコン酸化膜より比誘電率が低い、いわゆる多孔質の低誘電率膜を用いる。ここで用いた膜の比誘電率は約2.2であり、シリコン酸化膜の3.9と比較して十分に低い値である。
配線間寄生容量を低減するためには、比誘電率は低いほど良いが、低くしすぎると機械的強度が弱くなるため、両者のバランスを取って、比誘電率が3.0以下となるような低誘電率膜を用いることが好ましい。
さらに、第一キャップ膜10は、後に形成する埋め込み配線の形成において、CMPを行うときに第一中間膜9が剥離したり、亀裂が入ったりするのを防止するための膜である。
なお、本実施の形態においては、第一ストッパー膜8、第一中間膜9、および第一キャップ膜10の三つの膜の積層膜(複数層の膜)を、全体として第一の絶縁膜と称することとする。
さらに、バリアメタル膜11で形成した溝の内面に、300〜500nm程度の膜厚で銅膜12を埋め込む。
一方、孤立配線14は、例えばICの特定箇所のウェル電圧印加などに用いられ、線幅が0.1μm程度、高密度配線13までの距離が数μm〜数十μmとなっている。
また、通常配線15は、例えばMIS(Metal Insulator Semiconductor;金属絶縁膜半導体)型トランジスタのソースまたはドレインとなる拡散層5と接続されている。
すなわち、高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を合わせた密度が、半導体基板1のどの箇所においてもほぼ一定となるようにダミーパターン16を配置するようにしたので、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができる。
以下、ダミーパターンの配置方法と、その効果について詳細に説明する。
同様に、図示しないが、H型のダミーパターンは、一本の横方向のラインパターンの両端部にそれぞれ縦方向のラインパターンの中央が直角に接続しているパターンであり、互いに交わるラインパターン部分を有する交差パターンを含むパターンの一つである。
まず、図4では、高密度配線13と孤立配線14の間、および孤立配線14の右側に、複数の同一寸法のT字型ダミーパターンを同じ向きにした状態で配置している。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンが同一直線上にある。
また、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンも同一直線上にあり、縦方向、横方向はそれぞれ等間隔に並んでいる。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンが同一直線上にある。
しかし、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンは同一直線上になく、一列おきに同一直線上にある。このように配列することを、ここでは、「横方向に入れ子状に配置する」と称する。
すなわち、図5では、ダミーパターンとしてT字型の直交パターンを複数有し、各直交パターンの横方向に隣接するダミーパターンを横方向に入れ子状に配置している。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンは同じ向きで、同一直線上にある。
これに対し、一つのT字型ダミーパターンの横方向に隣接する他のダミーパターンは、180°回転させた状態(上下反転させた状態)で配置し、かつ、一つのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンは同一直線上になく、一列おきに同一直線上にあるように配置する。このように配列することを、ここでは、「横方向に入れ子状に反転配置する」と称する。
すなわち、図6では、ダミーパターンとしてT字型の直交パターンを複数有し、各直交パターンの横方向に隣接するダミーパターンを横方向に入れ子状に反転配置している。
なお、本実施の形態においては、180°回転させて配置することを反転配置すると称するが、それ以外の所定の角度回転させた状態で配置することも可能である。
このように、せん断応力αと平行方向にあるパターンの存在により、層間絶縁膜、すなわち低誘電率膜の剥離や亀裂が生じ難くなると考えられる。
図18に示した網目状のパターンは、多数のラインパターンからなる直交パターンを有し、例えば、寸法G=1μm、寸法H=1μmで形成し、ダミーパターンとして配置する。
また、図19に示した梯子状パターンは、一本の長いラインパターンに、多数の短いラインパターンが直交したパターンであり、例えば、ライン幅I=1μm、ライン間隔J=1μmで形成し、ダミーパターンとして配置する。
また、T字型のダミーパターンを180°回転(反転)させた状態の拡大図を図8に示す。例えば、ダミーパターンのライン幅C=2μm、ライン長D=10μmで形成する。
また、前記低誘電率膜が多孔質膜であるとき、低誘電率膜の機械的強度がさらに弱くなるため、前述のダミーパターンを配置することは埋め込み配線形成におけるCMPのエロージョンやディッシングの防止に対して効果的であるといえる。
なお、以上ではダミーパターン16の要素パターンとしては、ラインパターン部分が直交する直交パターンとして説明したが、ラインパターン部分が直交するものに限られず一定の角度をもって交差する交差パターンであってもよい。また、この交差パターンを一つ以上含むようにするのがよい。
本発明の実施の形態2による半導体装置の製造方法について、実施の形態1で用いた図1〜図3を援用して説明する。
実施の形態2においては、半導体基板1の主面に素子分離2を形成する工程から、CMPにより高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を形成するまでの工程を、実施の形態1で示した工程と同一の方法により形成する。
また、第二中間膜20は、配線間寄生容量低減のため、層間絶縁膜として広く用いられているシリコン酸化膜より比誘電率が低い、いわゆる多孔質の低誘電率膜を用いる。ここで用いた膜の比誘電率は約2.2であり、シリコン酸化膜の3.9と比較して十分に低い値である。
配線間寄生容量を低減するためには、比誘電率は低いほど良いが、低くしすぎると機械的強度が弱くなるため、両者のバランスを取って、比誘電率が3.0以下となるような低誘電率膜を用いることが好ましい。
さらに、第二キャップ膜21は、後に形成する埋め込み配線の形成において、CMPを行うときに第二中間膜20が剥離したり、亀裂が入ったりするのを防止するための膜である。
なお、本実施の形態においては、第二ストッパー膜19、第二中間膜20、および第二キャップ膜21の三つの膜の積層膜(複数層の膜)を、全体として第二の絶縁膜と称することとする。
さらに、バリアメタル膜22で形成した溝の内面に、300〜500nm程度の膜厚で銅膜23を埋め込む。
この組み合わせ以外にも、ダミービア18aにより接続可能な例として、高密度配線13とダミーパターン27、孤立配線14とダミーパターン27、通常配線15とダミーパターン27、ダミーパターン16と高密度配線24、ダミーパターン16と孤立配線25、ダミーパターン16と通常配線26という組み合わせが挙げられる。
すなわち、ダミービア18aと下層絶縁膜6上で接続するパターンを第一パターン、ビア絶縁膜17上で接続するパターンを第二パターンと定義すると、第一パターンおよび第二パターンの少なくとも一方がダミーパターンであれば良い。
これらの組み合わせにより、ダミービア18aの上に形成する高密度配線24、孤立配線25、および通常配線26を補強することが可能である。
各図は、それぞれ実施の形態1の図4〜6におけるT字型ダミーパターンの上層に、ビア絶縁膜17を介して同一のT字型パターンを重ねあわせるように形成したもので、下層絶縁膜上に形成したダミーパターンと、ビア絶縁膜上に形成したダミーパターンが、ダミービア18aによって接続されている。
各図のダミーパターンを入れ子状に配置する効果、上下反転した状態で配置する効果については、実施の形態1と同様であるので、説明は省略する。
また、T字型のダミーパターンを180°回転(反転)させた状態の拡大図を図16に示す。例えば、ダミーパターンのライン幅C=2μm、ライン長D=10μm、ビア径E=1μm、ビア間隔F=1.5μmで形成する。
なお、ここではT字型のダミーパターンについて説明したが、実施の形態1と同様に、T字のみではなく、L字型、H字型であっても同様の効果を得ることが可能である。
図18に示した網目状のパターンは、多数のラインパターンからなる直交パターンを有し、例えば、寸法G=1μm、寸法H=1μmで形成し、ダミーパターンとして配置する。
また、図19に示した梯子状パターンは、一本の長いラインパターンに、多数の短いラインパターンが直交したパターンであり、例えば、ライン幅I=1μm、ライン間隔J=1μmで形成し、ダミーパターンとして配置する。
このように形成することにより、下層絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、CMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂の発生を抑制することが可能となる。
このように形成することにより、ビア絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、CMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂を低減させることが可能となる。
このように形成することにより、ビア絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、第二の絶縁膜の剥離や亀裂を低減させる効果をさらに大きくすることができる。
なお、以上ではダミーパターン27の要素パターンとしては、ラインパターン部分が直交する直交パターンとして説明したが、これは実施の形態1で説明したのと同様に、ラインパターン部分が直交するものに限られず一定の角度をもって交差する交差パターンであってもよい。また、この交差パターンを一つ以上含むようにするのがよい。
Claims (8)
- 半導体基板と、
前記半導体基板の主面に形成した第一の絶縁膜と、
前記第一の絶縁膜の中に前記第一の絶縁膜と同じ高さで形成したダミーパターンとを備え、
前記ダミーパターンは、互いに交わるラインパターン部分を有する交差パターンを少なくとも一つ含むことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の主面に形成した第一の絶縁膜と、
前記第一の絶縁膜の中に前記第一の絶縁膜と同じ高さで形成した少なくとも一つの第一パターンと、
前記第一の絶縁膜および前記第一パターンの上に形成したビア絶縁膜と、
前記ビア絶縁膜の上に形成した第二の絶縁膜と、
前記第二の絶縁膜の中で前記第二の絶縁膜と同じ高さで形成した少なくとも一つの第二パターンと、
前記ビア絶縁膜の中で前記ビア絶縁膜と同じ高さで形成され、前記第一パターンの少なくとも一つと前記第二パターンの少なくとも一つとを接続するダミービアとを備え、
前記第一パターンおよび第二パターンの少なくとも一方は、互いに交わるラインパターン部分を有する交差パターンを少なくとも一つ含むダミーパターンであることを特徴とする半導体装置。 - 前記交差パターンは、T字型、またはL字型、またはH字型であることを特徴とする請求項1または2に記載の半導体装置。
- 前記ダミーパターンは、前記交差パターンを複数含み、且つ、少なくとも一つの方向に、互いに隣接する交差パターンが入れ子状に配置されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記交差パターンは、隣接する交差パターンに対して所定の角度だけ回転した状態で入れ子状に配置されていることを特徴とする請求項4に記載の半導体装置。
- 前記第一の絶縁膜は、比誘電率が3以下の低誘電率膜である単層膜か、または、比誘電率が3以下の低誘電率膜を少なくとも一つ含む複数層の膜であることを特徴とする請求項1に記載の半導体装置。
- 前記第一の絶縁膜、前記ビア絶縁膜、および前記第二の絶縁膜のうちいずれかの膜は、比誘電率が3以下の低誘電率膜である単層膜か、または、比誘電率が3以下の低誘電率膜を少なくとも一つ含む複数層の膜であることを特徴とする請求項2に記載の半導体装置。
- 前記低誘電率膜は、多孔質膜であることを特徴とする請求項6または7に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003385664A JP4615846B2 (ja) | 2003-11-14 | 2003-11-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003385664A JP4615846B2 (ja) | 2003-11-14 | 2003-11-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005150389A true JP2005150389A (ja) | 2005-06-09 |
JP4615846B2 JP4615846B2 (ja) | 2011-01-19 |
Family
ID=34693650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003385664A Expired - Fee Related JP4615846B2 (ja) | 2003-11-14 | 2003-11-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4615846B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
JP2010153677A (ja) * | 2008-12-26 | 2010-07-08 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置、及び半導体装置の製造方法 |
US7872353B2 (en) | 2006-12-27 | 2011-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN102214637A (zh) * | 2010-04-02 | 2011-10-12 | 台湾积体电路制造股份有限公司 | 一种线路结构、具有其的半导体集成电路及其设计方法 |
US8552550B2 (en) | 2009-08-21 | 2013-10-08 | Panasonic Corporation | Semiconductor device |
CN103378030A (zh) * | 2012-04-18 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔结构 |
CN103377990A (zh) * | 2012-04-18 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔结构 |
US9859297B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
US11342293B2 (en) | 2019-10-08 | 2022-05-24 | Canon Kabushiki Kaisha | Semiconductor apparatus and equipment |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102698785B1 (ko) | 2019-02-21 | 2024-08-27 | 삼성전자주식회사 | Mim 커패시터 및 반도체 소자 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883797A (ja) * | 1994-07-15 | 1996-03-26 | Texas Instr Inc <Ti> | ダミーバイアスを使用した高速lsi半導体の金属配線の改善方法および半導体素子 |
JPH09293721A (ja) * | 1995-12-15 | 1997-11-11 | Lsi Logic Corp | 集積回路構造の処理のためにパターンデザインを改善するための方法 |
JPH11307633A (ja) * | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
JP2000269215A (ja) * | 1999-03-17 | 2000-09-29 | Sony Corp | 半導体装置およびその製造方法 |
JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
-
2003
- 2003-11-14 JP JP2003385664A patent/JP4615846B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883797A (ja) * | 1994-07-15 | 1996-03-26 | Texas Instr Inc <Ti> | ダミーバイアスを使用した高速lsi半導体の金属配線の改善方法および半導体素子 |
JPH09293721A (ja) * | 1995-12-15 | 1997-11-11 | Lsi Logic Corp | 集積回路構造の処理のためにパターンデザインを改善するための方法 |
JPH11307633A (ja) * | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
JP2000269215A (ja) * | 1999-03-17 | 2000-09-29 | Sony Corp | 半導体装置およびその製造方法 |
JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
US7872353B2 (en) | 2006-12-27 | 2011-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2010153677A (ja) * | 2008-12-26 | 2010-07-08 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置、及び半導体装置の製造方法 |
US8552550B2 (en) | 2009-08-21 | 2013-10-08 | Panasonic Corporation | Semiconductor device |
CN102214637A (zh) * | 2010-04-02 | 2011-10-12 | 台湾积体电路制造股份有限公司 | 一种线路结构、具有其的半导体集成电路及其设计方法 |
CN103378030A (zh) * | 2012-04-18 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔结构 |
CN103377990A (zh) * | 2012-04-18 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔结构 |
US9859297B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
US11342293B2 (en) | 2019-10-08 | 2022-05-24 | Canon Kabushiki Kaisha | Semiconductor apparatus and equipment |
Also Published As
Publication number | Publication date |
---|---|
JP4615846B2 (ja) | 2011-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9543193B2 (en) | Non-hierarchical metal layers for integrated circuits | |
US8039963B2 (en) | Semiconductor device having seal ring structure | |
CN106033741B (zh) | 金属内连线结构及其制作方法 | |
JP6009152B2 (ja) | 半導体装置の製造方法 | |
KR101735912B1 (ko) | 공기 간극 구조를 구비한 반도체 장치 및 그 제조 방법 | |
JP2006005288A (ja) | 半導体装置 | |
JP2003514397A (ja) | 自己整合されたビア構造における空隙誘電体 | |
JP5635301B2 (ja) | 半導体装置及びその製造方法 | |
JP3590034B2 (ja) | 半導体容量素子及びその製造方法 | |
CN112838070A (zh) | 内连线结构、内连线布局结构及其制作方法 | |
JP2006005011A (ja) | 半導体装置 | |
JP4615846B2 (ja) | 半導体装置 | |
US20050248034A1 (en) | Semiconductor device having a multilayer interconnection structure, fabrication method thereof, and designing method thereof | |
JP4302505B2 (ja) | 半導体装置 | |
JP2010171291A (ja) | 半導体装置および半導体装置の製造方法 | |
US20160064269A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2008124070A (ja) | 半導体装置 | |
JP2007081284A (ja) | 半導体装置およびその製造方法 | |
JP2007184347A (ja) | 半導体装置およびその製造方法 | |
US20050142856A1 (en) | Method of fabricating interconnection structure of semiconductor device | |
KR100249779B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
JP2006019379A (ja) | 半導体装置及びその製造方法 | |
JP2007281197A (ja) | 半導体装置及びその製造方法 | |
JP5424551B2 (ja) | 半導体装置 | |
JP4967207B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Effective date: 20050511 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
RD01 | Notification of change of attorney |
Effective date: 20050621 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061004 |
|
A977 | Report on retrieval |
Effective date: 20090123 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100902 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101019 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101021 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20131029 |
|
LAPS | Cancellation because of no payment of annual fees |