JP4615846B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものであり、特に多層配線構造を有する半導体装置に関する。
半導体装置の代表として知られているマイクロプロセッサやメモリなどのLSI(大規模集積回路)の高集積化に伴い、トランジスタのゲート長などの素子寸法、各素子を構成する膜厚は微細化されてきた。また、これらの微細化により配線ピッチや配線を接続するためのビアのサイズも縮小化されてきている。
しかし、単純な微細化を行えば配線幅の縮小や配線膜厚の薄膜化により配線抵抗が増加し、また配線ピッチが縮小化されることにより配線間寄生容量が大きくなってしまう。これらの配線抵抗や配線間寄生容量の増加は、ともに信号伝達遅延を大きくするため、半導体装置の高速化に対して大きな障害となる。従って、近年の多層配線化技術においては、回避策として様々な方法が取られている。
まず、配線抵抗に関しては、従来のアルミニウム配線よりも抵抗の低い銅配線への移行が検討されている。銅を従来と同様にドライエッチングして配線形状に加工することは現状の技術では極めて困難なため、層間絶縁膜に配線用溝を形成し、その溝の中に銅配線を形成する、いわゆるダマシン配線と呼ばれる埋め込み配線構造が製品で使用されるようになった(例えば、特許文献1参照)。
ここで、一般的な埋め込み配線の形成方法は、層間絶縁膜に配線用の溝を形成し、この溝を埋め込むように銅膜などの金属膜を全面に形成し、配線用溝の外部に形成した金属膜を化学機械研磨(Chemical Mechanical Polishing;以下、CMPと称する)により除去することにより行う。
しかしながら、CMPの被研磨速度が銅膜と層間絶縁膜で大きく異なるため、配線密度が大きい箇所ではエロージョンと呼ばれる、配線膜厚や層間絶縁膜が局所的に薄膜化する現象が発生しやすい。一方、隣接する配線パターンの間隔が大きく、配線密度が小さい箇所では、ディッシングと呼ばれる、層間絶縁膜が薄膜化する現象が発生しやすい。
これらのことから、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一になり、配線抵抗を増加させたり、配線間寄生容量を増加させてしまうという欠点があった。上述の欠点を除去するため、配線密度の疎密差を小さくするようにダミーパターンを形成する技術が提供されるに至っている(例えば、特許文献2参照)。
一方、配線間寄生容量の低減に関しては、層間絶縁膜の材料として、従来のシリコン酸化膜に代わり、シリコン酸化膜よりも比誘電率が低い、いわゆる低誘電率膜の導入が不可欠となっている。
その中でも、特に比誘電率の低い多孔質膜は機械的強度や密着性が従来のシリコン酸化膜よりも低いため、CMP中の摩擦により膜が剥離したり、膜に亀裂が入ったりするという問題が避けられない。しかしながら、従来のダミーパターン形成技術では、このような低誘電率膜へのダメージを低減することに関しての対策は十分ではなかった(例えば、特許文献2参照)。
特開平10−284600号公報 特開平10−027799号公報
上述のように、低誘電率膜を層間絶縁膜として用いる半導体装置において、埋め込み配線構造を形成するとき、配線溝の外部に形成した金属膜を除去するためにCMPを行う。 このとき、配線密度の疎密差や配線幅により、CMP後の配線膜厚や層間絶縁膜が不均一になったり、層間絶縁膜として用いた低誘電率膜の剥離や亀裂が発生するという課題があった。
本発明は、上記課題を解決するためになされたもので、低誘電率膜を層間絶縁膜として用いる半導体装置において、埋め込み配線形成後の配線膜厚や層間絶縁膜の膜厚のばらつきを抑え、且つ、低誘電率膜の剥離や亀裂が発生しないようにした、優れた半導体装置を提供することを目的とする。
本発明に係る半導体装置は半導体基板と、前記半導体基板の主面に形成した比誘電率が3以下の低誘電率膜を含む第一の絶縁膜と、前記第一の絶縁膜中にCMP工程を経ることによって形成された第一の銅膜と、を有し、前記第一の銅膜は、その一部に第一のダミーパターンを備え、前記第一のダミーパターンは、互いに交わるラインパターン部分を有する交差パターンを複数含み、且つ、少なくとも一つの方向に、互いに隣接する交差パターンが入れ子状に配置され、前記交差パターンは、隣接する交差パターンに対して所定の角度だけ回転した状態で入れ子状に配置されていることを特徴とするものである。
本発明によれば、低誘電率膜を層間絶縁膜として用いる半導体装置において、埋め込み配線形成後の配線膜厚や層間絶縁膜の膜厚のばらつきを抑え、低誘電率膜の剥離や亀裂が発生しないようにした、優れた半導体装置を得ることができる。
実施の形態1.
図1〜3は、本発明の実施の形態1による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
まず、図1に示すように、半導体基板1の主面に、STI法(Shallow Trench Isolation)により、300nm〜400nmの深さの素子分離2を形成する。
次に、半導体基板1の主面上に、窒化酸化シリコン膜などからなるゲート絶縁膜3を2〜3nm程度の膜厚で形成する。次に、ゲート絶縁膜3の上に、多結晶シリコンなどからなるゲート電極4を100nm程度の膜厚で形成する。さらに、ゲート電極4およびゲート絶縁膜3をマスクとして、拡散層5を形成する。
次に、素子分離2、拡散層5、およびゲート電極4の上に、即ち全面に下層絶縁膜6を形成する。さらに、後に形成する金属配線と拡散層5を接続するため、下層絶縁膜6にタングステンなどからなるコンタクトプラグ7を形成する。
次に、図2に示すように、下層絶縁膜6およびコンタクトプラグ7の上に、SiCからなる第一ストッパー膜8をプラズマCVD(Chemical Vapor Deposition)法により50nm程度の膜厚で形成する。さらに、第一ストッパー膜8の上に、有機シロキサン膜など、低誘電率膜からなる第一中間膜9をSOD(Spin On Dielectrics)法により200nm程度の膜厚で形成する。さらに、第一中間膜9の上に、シリコン酸化膜からなる第一キャップ膜10をプラズマCVDにより、50nm程度の膜厚で形成する。
このとき、第一ストッパー膜8は、後に形成する金属配線に含まれる金属の拡散防止のための膜として用いる。
また、第一中間膜9は、配線間寄生容量低減のため、層間絶縁膜として広く用いられているシリコン酸化膜より比誘電率が低い、いわゆる多孔質の低誘電率膜を用いる。ここで用いた膜の比誘電率は約2.2であり、シリコン酸化膜の3.9と比較して十分に低い値である。
配線間寄生容量を低減するためには、比誘電率は低いほど良いが、低くしすぎると機械的強度が弱くなるため、両者のバランスを取って、比誘電率が3.0以下となるような低誘電率膜を用いることが好ましい。
さらに、第一キャップ膜10は、後に形成する埋め込み配線の形成において、CMPを行うときに第一中間膜9が剥離したり、亀裂が入ったりするのを防止するための膜である。
なお、本実施の形態においては、第一ストッパー膜8、第一中間膜9、および第一キャップ膜10の三つの膜の積層膜(複数層の膜)を、全体として第一の絶縁膜と称することとする。
次に、図示しないが、第一キャップ膜10の上にレジストパターンを形成し、これをマスクとして第一キャップ膜10、第一中間膜9、および第一ストッパー膜8、すなわち第一の絶縁膜をドライエッチングして、配線溝を形成する。
次に、図2に示すように、前述の配線溝の内面にTaNまたはTiNからなるバリアメタル膜11をCVD法または原子化学気相成長法(Atomic Layer Deposition;以下、ALD法と称する)により20〜30nmの膜厚で形成する。このとき、バリアメタル膜11は溝を残している。
さらに、バリアメタル膜11で形成した溝の内面に、300〜500nm程度の膜厚で銅膜12を埋め込む。
次に、図3に示すように、配線溝の外部に形成したバリアメタル膜11、銅膜12(図2参照)をCMPにより除去し、バリアメタル11aおよび銅配線12aからなる高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を形成する。このとき、ダミーパターン16及び配線13、14、15は第1の絶縁膜と同じ高さに形成される。
ここで、高密度配線13は、例えば集積回路(Integrated Circuit;以下、ICと称する)の内部回路信号伝達などに用いられ、線幅0.1μm程度、隣接する配線間の距離が0.1μm程度で金属配線が高密度で配置されている。
一方、孤立配線14は、例えばICの特定箇所のウェル電圧印加などに用いられ、線幅が0.1μm程度、高密度配線13までの距離が数μm〜数十μmとなっている。
また、通常配線15は、例えばMIS(Metal Insulator Semiconductor;金属絶縁膜半導体)型トランジスタのソースまたはドレインとなる拡散層5と接続されている。
ここで、図3において、高密度配線13と孤立配線14の間、および孤立配線14の右側にダミーパターン16を複数配置しており、高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を合わせた全体の密度が半導体基板1上で均一化されるように配置されている。
すなわち、高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を合わせた密度が、半導体基板1のどの箇所においてもほぼ一定となるようにダミーパターン16を配置するようにしたので、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができる。
以下、ダミーパターンの配置方法と、その効果について詳細に説明する。
ダミーパターン16の平面構造を説明するため、高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を形成した後(図3参照)の、高密度配線13、孤立配線14、およびダミーパターン16の平面図を図4に示す。また、他の変形例を図5及び図6に示す。(なお、図3と、図4〜6の配線の幅や配線の本数は一致させていない。)ここでは、ダミーパターン16の要素パターンとしてT字型のダミーパターン16pを用い、各図では、複数のT字型のダミーパターン16pを高密度配線13と孤立配線14の間、および孤立配線14の右側に配置している。なお、図示したように互いに分離したT字型のダミーパターン16pはダミーパターン16の要素パターンであり、ダミーパターン16は要素パターンの集合であるが、以下では便宜上いずれもパターンという用語を用いて説明する。
ここで、T字型のダミーパターンとは、一本の横方向のラインパターンの中間に、他の一本の縦方向のラインパターンの上端部が直角に接続しているパターンのことと定義する。すなわち、このT字型のダミーパターンは、横方向及び縦方向のラインパターン部分が互いに直交した交差パターンとなっている。
また、図示しないが、L字型のダミーパターンは、一本の横方向のラインパターンの左端に他の縦方向のラインパターンの下端が直角に接続しているパターンであり、互いに交わるラインパターン部分を有する交差パターンを含むパターンの一つである。
同様に、図示しないが、H型のダミーパターンは、一本の横方向のラインパターンの両端部にそれぞれ縦方向のラインパターンの中央が直角に接続しているパターンであり、互いに交わるラインパターン部分を有する交差パターンを含むパターンの一つである。
次に、図4〜6の各図のT字型ダミーパターンの配置について説明する。
まず、図4では、高密度配線13と孤立配線14の間、および孤立配線14の右側に、複数の同一寸法のT字型ダミーパターンを同じ向きにした状態で配置している。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンが同一直線上にある。
また、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンも同一直線上にあり、縦方向、横方向はそれぞれ等間隔に並んでいる。
次に、図5では、高密度配線13と孤立配線14の間、および孤立配線14の右側に、複数の同一寸法のT字型ダミーパターンを同じ向きにした状態で配置している。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンが同一直線上にある。
しかし、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンは同一直線上になく、一列おきに同一直線上にある。このように配列することを、ここでは、「横方向に入れ子状に配置する」と称する。
すなわち、図5では、ダミーパターンとしてT字型の直交パターンを複数有し、各直交パターンの横方向に隣接するダミーパターンを横方向に入れ子状に配置している。
なお、図示しないが、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンが同一直線上にあり、且つ、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンは同一直線上になく、一列おきに同一直線上にあるように配置することを、ここでは、「縦方向に入れ子状に配置する」と称する。
次に、図6では、高密度配線13と孤立配線14の間、および孤立配線14の右側に、複数の同一寸法のT字型ダミーパターンを配置している。
ここでは、一つのダミーパターンのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンは同じ向きで、同一直線上にある。
これに対し、一つのT字型ダミーパターンの横方向に隣接する他のダミーパターンは、180°回転させた状態(上下反転させた状態)で配置し、かつ、一つのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンは同一直線上になく、一列おきに同一直線上にあるように配置する。このように配列することを、ここでは、「横方向に入れ子状に反転配置する」と称する。
すなわち、図6では、ダミーパターンとしてT字型の直交パターンを複数有し、各直交パターンの横方向に隣接するダミーパターンを横方向に入れ子状に反転配置している。
なお、本実施の形態においては、180°回転させて配置することを反転配置すると称するが、それ以外の所定の角度回転させた状態で配置することも可能である。
なお、図示しないが、ここでは、一つのダミーパターンのT字の横方向のラインパターンと、横方向に隣接する他のダミーパターンの横方向のラインパターンは同じ向きで、同一直線上にあり、且つ、一つのT字型ダミーパターンの縦方向に隣接する他のダミーパターンは、180°回転させた状態(上下反転させた状態)で配置し、かつ、一つのT字の縦方向のラインパターンと、縦方向に隣接する他のダミーパターンの縦方向のラインパターンは同一直線上になく、一列おきに同一直線上にあるように配置する。このように配列することを、ここでは、「縦方向に入れ子状に反転配置する」と称する。
このとき、ダミーパターンの平面形状は、図4〜6に示したT字型のように、互いに直交する少なくとも二つのラインパターン部分からなる直交パターンであるとき、CMPにおける、低誘電率膜に対するせん断応力による剥離や亀裂を効果的に抑えることができる。
これは、以下の理由によるものと考えられる。埋め込み配線形成のCMPにおいて、埋め込み配線溝の外部に形成した金属膜がCMPにより除去され、層間絶縁膜が露出するとき、埋め込み配線パターンの外周部に接する層間絶縁膜(低誘電率膜)に、CMPの研磨パッドによるせん断応力が加わる。このとき、層間絶縁膜の剥離や亀裂は、主に埋め込み配線の外周部から外側に向かう法線方向の応力により引き起こされると考えられる。
図17は、T字型のダミーパターンを180°反転させて配置したときの平面図であり、辺aと辺bは互いに直交している。埋め込み配線形成のCMPにおいて、T字型ダミーパターンの外側にある金属が除去されると、この部分に層間絶縁膜が露出する。CMPの研磨パッドにより辺aからダミーパターンの外側に向かって辺aの法線方向にせん断応力αが加わるとき、αの方向に層間絶縁膜を剥離しようとする応力が大きくなるが、αの方向と平行方向にある辺bの埋め込み金属膜の外周部が、層間絶縁膜と密着しているため、層間絶縁膜のα方向の剥離や亀裂が抑えられる。
このように、せん断応力αと平行方向にあるパターンの存在により、層間絶縁膜、すなわち低誘電率膜の剥離や亀裂が生じ難くなると考えられる。
従って、ダミーパターンはT字に限らず、互いに直交する少なくとも二つのラインパターンからなる直交パターンであるとき、例えば、L字型、H字型であっても同様の効果を得ることが可能であると考えられる。
また、図18、図19のように、網目状、梯子状のパターンであっても、同様の効果を得ることも可能である。
図18に示した網目状のパターンは、多数のラインパターンからなる直交パターンを有し、例えば、寸法G=1μm、寸法H=1μmで形成し、ダミーパターンとして配置する。
また、図19に示した梯子状パターンは、一本の長いラインパターンに、多数の短いラインパターンが直交したパターンであり、例えば、ライン幅I=1μm、ライン間隔J=1μmで形成し、ダミーパターンとして配置する。
なお、本実施の形態では、ダミーパターンとして、互いに直交する少なくとも二つのラインパターン部分からなる直交パターンの例を示した。しかし、図17において、辺aと辺bの成す角度が直角以外の角度、例えば45°や60°であっても、辺bの埋め込み金属膜の外周部が絶縁膜と密着しているため、せん断応力による層間絶縁膜のα方向の剥離や亀裂を起こり難くする効果を有すると考えられる。すなわち、互いに交わるラインパターン部分を有する交差パターンをダミーパターンとして用いれば同様の効果を有すると言える。すなわち、この実施の形態におけるダミーパターン16の要素パターンとしては、互いに交わるラインパターン部分を有する交差パターンとするのが好適であり、また、この交差パターンを一つ以上含むようにするのがよい。
次に、図5に示したように、T字型のダミーパターンを横方向に入れ子状に配置する効果について説明する。図4のようにT字型ダミーパターンを配列するとき、16aの点線で囲んだ部分は、一つのT字のダミーパターンの横方向パターンと、横方向に隣接する他のダミーパターンの横方向のパターンが最も近接している箇所であり、リソグラフィおよびエッチングにおいて加工し難い箇所である。このような加工し難い箇所が存在すると、所望のダミーパターン密度を得ることが困難になってしまう。
上記問題を回避するため、図5に示したように、すなわち横方向に入れ子状に配列することにより、図4の16aの点線で囲んだ部分は、横方向に隣接する二つのT字型ダミーパターンの横方向パターンの間隔が広がるため、リソグラフィおよびエッチングにおいて、加工が容易となる。従って、図4の場合と比較して、所望のダミーパターン密度を得ることが容易となる。
また、図6においては、ダミーパターンを横方向に入れ子状に反転配置することにより、図5と同様の効果を得ることができる。さらに、図6に示すように、ダミーパターンの密度を上げることができるので、図5の場合と比較して、より高密度のダミーパターンを得ることが可能となる。
ここで、図6に示すようにT字型ダミーパターンを横方向に入れ子状に反転配置したとき、図7に示すように、例えばT字型のダミーパターンの間隔A=6μm、間隔B=2μmで形成する。
また、T字型のダミーパターンを180°回転(反転)させた状態の拡大図を図8に示す。例えば、ダミーパターンのライン幅C=2μm、ライン長D=10μmで形成する。
なお、本実施の形態では、第一の絶縁膜の一部である第一中間膜9が多孔質の低誘電率膜である例を示した。しかし、第一の絶縁膜は比誘電率が3以下の低誘電率膜からなる単層膜であるか、または、前記低誘電率膜を少なくとも一つ含む積層膜(複数層の膜)であれば、配線形成のCMPに対しては効果を発揮する。
また、前記低誘電率膜が多孔質膜であるとき、低誘電率膜の機械的強度がさらに弱くなるため、前述のダミーパターンを配置することは埋め込み配線形成におけるCMPのエロージョンやディッシングの防止に対して効果的であるといえる。
以上、詳細に説明したように高密度配線13と孤立配線14の間、および孤立配線14の右側にダミーパターンを配置することにより、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂の発生を低減させることが可能となる。
この後、図示しないが、高密度配線13、孤立配線14、通常配線15、およびダミーパターン16の上に、必要に応じてビア、配線層などを形成する。これらの工程は、この分野で既知であるので、詳細な説明は省略する。
以上説明したように、本実施の形態では、高密度配線パターンと孤立配線の間に、互いに直交ないし交差する少なくとも二つのラインパターンからなる交差パターンを少なくとも一つ含むようにダミーパターンを配置し、他の配線とダミーパターンを合わせた全体の密度が半導体基板上で均一化されるようにした。
なお、以上ではダミーパターン16の要素パターンとしては、ラインパターン部分が直交する直交パターンとして説明したが、ラインパターン部分が直交するものに限られず一定の角度をもって交差する交差パターンであってもよい。また、この交差パターンを一つ以上含むようにするのがよい。
このように形成することにより、埋め込み配線形成のCMPにおいて、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができるので、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一となることにより、配線抵抗を増加させたり、配線間寄生容量を増加させてしまうという問題が解消される。さらに、低誘電率膜中へのせん断応力による層間絶縁膜の剥離や亀裂を抑制することができる。従って、信頼性の優れた半導体装置を得ることができる。
実施の形態2
本発明の実施の形態2による半導体装置の製造方法について、実施の形態1で用いた図1〜図3を援用して説明する。
実施の形態2においては、半導体基板1の主面に素子分離2を形成する工程から、CMPにより高密度配線13、孤立配線14、通常配線15、およびダミーパターン16を形成するまでの工程を、実施の形態1で示した工程と同一の方法により形成する。
このとき、実施の形態1と同様に、高密度配線13と孤立配線14の間、および孤立配線14の右側にダミーパターン16(図3参照)を配置することにより、これらの埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂を抑制する効果がある。
次に、図9に示すように、第一キャップ膜10の上にビア絶縁膜17を形成する。次に、ビア絶縁膜17の表面から、高密度配線13、孤立配線14、通常配線15の上面に達するビア18を形成する。また、同時にダミーパターン16(図3参照)の上面に達するダミービア18aを形成する。
次に、図10に示すように、ビア絶縁膜17、ビア18、およびダミービア18aの上に、SiCからなる第二ストッパー膜19をプラズマCVD法により50nm程度の膜厚で形成する。さらに、第二ストッパー膜19の上に、有機シロキサン膜など、低誘電率膜からなる第二中間膜20をSOD法により200nm程度の膜厚で形成する。さらに、第二中間膜20の上に、シリコン酸化膜からなる第二キャップ膜21をプラズマCVDにより、50nm程度の膜厚で形成する。
このとき、第二ストッパー膜19は、後に形成する金属配線に含まれる金属の拡散防止のための膜として用いる。
また、第二中間膜20は、配線間寄生容量低減のため、層間絶縁膜として広く用いられているシリコン酸化膜より比誘電率が低い、いわゆる多孔質の低誘電率膜を用いる。ここで用いた膜の比誘電率は約2.2であり、シリコン酸化膜の3.9と比較して十分に低い値である。
配線間寄生容量を低減するためには、比誘電率は低いほど良いが、低くしすぎると機械的強度が弱くなるため、両者のバランスを取って、比誘電率が3.0以下となるような低誘電率膜を用いることが好ましい。
さらに、第二キャップ膜21は、後に形成する埋め込み配線の形成において、CMPを行うときに第二中間膜20が剥離したり、亀裂が入ったりするのを防止するための膜である。
なお、本実施の形態においては、第二ストッパー膜19、第二中間膜20、および第二キャップ膜21の三つの膜の積層膜(複数層の膜)を、全体として第二の絶縁膜と称することとする。
次に、図示しないが、第二キャップ膜21の上にレジストパターンを形成し、これをマスクとして第二キャップ膜21、第二中間膜20、および第二ストッパー膜19、すなわち第二の絶縁膜をドライエッチングして、配線溝を形成する。
次に、図10に示すように、前述の配線溝の内面にTaNまたはTiNからなるバリアメタル膜22をCVD法またはALD法により20〜30nmの膜厚で形成する。このとき、バリアメタル膜22は溝を残している。
さらに、バリアメタル膜22で形成した溝の内面に、300〜500nm程度の膜厚で銅膜23を埋め込む。
次に、図11に示すように、前述の配線溝の外部に形成したバリアメタル膜22、銅膜23(図10参照)をCMPにより除去し、バリアメタル22aおよび銅配線23aからなる高密度配線24、孤立配線25、通常配線26、およびダミーパターン27を形成する。ここで、ダミーパターン27及び配線24、25、26は第2の絶縁膜と同じ高さに形成される。
なお、本実施の形態では、下層絶縁膜6の上に形成したダミーパターン16と、ビア絶縁膜17の上に形成したダミーパターン27を、ダミービア18aにより接続するようにした(図3、11参照)。また、ここで述べるダミーパターン16およびダミーパターン27は、いずれも、互いに交わるラインパターン部分を有する交差パターンを少なくとも一つ含んでいる。
この組み合わせ以外にも、ダミービア18aにより接続可能な例として、高密度配線13とダミーパターン27、孤立配線14とダミーパターン27、通常配線15とダミーパターン27、ダミーパターン16と高密度配線24、ダミーパターン16と孤立配線25、ダミーパターン16と通常配線26という組み合わせが挙げられる。
すなわち、ダミービア18aと下層絶縁膜6上で接続するパターンを第一パターン、ビア絶縁膜17上で接続するパターンを第二パターンと定義すると、第一パターンおよび第二パターンの少なくとも一方がダミーパターンであれば良い。
これらの組み合わせにより、ダミービア18aの上に形成する高密度配線24、孤立配線25、および通常配線26を補強することが可能である。
このとき、ダミーパターン27を配置した効果により、ビア絶縁膜17の表面上に形成した高密度配線24、孤立配線25、通常配線26、およびダミーパターン27を形成するCMPの際に、CMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂を抑制する効果がある。
また、第一パターンと第二パターンが、ダミービアによって接続されているので、図11で示したように、高密度配線24、孤立配線25、通常配線26、およびダミーパターン27を形成するときのCMPにおいて、ダミービアが第二パターンを補強することができるので、第二の絶縁膜の剥離や亀裂を抑制する効果をさらに大きくすることができる。
図12は、本実施の形態のダミーパターン27と、ダミービア18aの配置を示す平面図である。また、他の変形例を図13および14に示す。(なお、図11と、図12〜14の配線の幅や配線の本数は一致させていない。)ここでは、ダミーパターン27の要素パターンとしてT字型のダミーパターン27pを用い、各図では、複数のT字型のダミーパターン27pを高密度配線24と孤立配線25の間、および孤立配線25の右側に配置している。なお、図示したように互いに分離したT字型のダミーパターン27pはダミーパターン27の要素パターンであり、ダミーパターン27は要素パターンの集合であるが、以下では便宜上いずれもパターンという用語を用いて説明する。
各図は、それぞれ実施の形態1の図4〜6におけるT字型ダミーパターンの上層に、ビア絶縁膜17を介して同一のT字型パターンを重ねあわせるように形成したもので、下層絶縁膜上に形成したダミーパターンと、ビア絶縁膜上に形成したダミーパターンが、ダミービア18aによって接続されている。
各図のダミーパターンを入れ子状に配置する効果、上下反転した状態で配置する効果については、実施の形態1と同様であるので、説明は省略する。
ここで、図14に示すようにT字型ダミーパターンを横方向に入れ子状に反転配置したとき、図15に示すように、例えばT字型のダミーパターンの間隔A=6μm、間隔B=2μmで形成する。
また、T字型のダミーパターンを180°回転(反転)させた状態の拡大図を図16に示す。例えば、ダミーパターンのライン幅C=2μm、ライン長D=10μm、ビア径E=1μm、ビア間隔F=1.5μmで形成する。
なお、ここではT字型のダミーパターンについて説明したが、実施の形態1と同様に、T字のみではなく、L字型、H字型であっても同様の効果を得ることが可能である。
また、図18、図19のように、網目状、梯子状のパターンであっても、同様の効果を得ることが可能である。
図18に示した網目状のパターンは、多数のラインパターンからなる直交パターンを有し、例えば、寸法G=1μm、寸法H=1μmで形成し、ダミーパターンとして配置する。
また、図19に示した梯子状パターンは、一本の長いラインパターンに、多数の短いラインパターンが直交したパターンであり、例えば、ライン幅I=1μm、ライン間隔J=1μmで形成し、ダミーパターンとして配置する。
なお、本実施の形態では、第一の絶縁膜の一部である第一中間膜、および第二の絶縁膜の一部である第二中間膜が多孔質の低誘電率膜である例を示したが、第一の絶縁膜、第二の絶縁膜、またはビア絶縁膜のいずれかの膜に低誘電率膜、または多孔質の低誘電率膜が含まれていれば、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑える効果を得ることが可能である。
この後、図示しないが、高密度配線24、孤立配線25、通常配線26、およびダミーパターン27の上に、必要に応じてビア、配線層などを形成する。これらの工程は、この分野で既知であるので、詳細な説明は省略する。
以上説明したように、本実施の形態では、下層絶縁膜上に形成した高密度配線パターンと孤立配線の間に、互いに直交する少なくとも二つのラインパターンからなる直交パターンを少なくとも一つ含むようにダミーパターンを配置し、下層絶縁膜上に形成した他の配線とダミーパターンを合わせた全体の密度が半導体基板上で均一化されるようにした。
このように形成することにより、下層絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、CMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂の発生を抑制することが可能となる。
また、ビア絶縁膜上に形成した高密度配線パターンと孤立配線の間に、互いに直交する少なくとも二つのラインパターンからなる直交パターンを少なくとも一つ含むようにダミーパターンを配置し、ビア絶縁膜上に形成した他の配線とダミーパターンを合わせた全体の密度が半導体基板上で均一化されるようにした。
このように形成することにより、ビア絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、CMPのエロージョンやディッシングを抑えることができ、且つ、低誘電率膜の剥離や亀裂を低減させることが可能となる。
さらに、下層絶縁膜上に形成した第一パターンと、ビア絶縁膜上に形成した第二パターンをダミービアによって接続するようにした。
このように形成することにより、ビア絶縁膜の表面上に高密度配線、孤立配線、通常配線、およびダミーパターンを形成するときのCMPにおいて、第二の絶縁膜の剥離や亀裂を低減させる効果をさらに大きくすることができる。
なお、以上ではダミーパターン27の要素パターンとしては、ラインパターン部分が直交する直交パターンとして説明したが、これは実施の形態1で説明したのと同様に、ラインパターン部分が直交するものに限られず一定の角度をもって交差する交差パターンであってもよい。また、この交差パターンを一つ以上含むようにするのがよい。
以上、実施の形態1および2で説明したように形成することにより、埋め込み配線形成のCMPにおいて、埋め込み配線形成におけるCMPのエロージョンやディッシングを抑えることができるので、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一となることにより、配線抵抗を増加させたり、配線間寄生容量を増加させてしまうという問題が解消される。さらに、低誘電率膜中へのせん断応力による層間絶縁膜の剥離や亀裂を抑制することができる。従って、信頼性の優れた半導体装置を得ることができる。
本発明の実施の形態1の半導体装置の製造方法を示す断面図。 本発明の実施の形態1の半導体装置の製造方法を示す断面図。 本発明の実施の形態1の半導体装置の製造方法を示す断面図。 本発明の実施の形態1のダミーパターンの配置を示す平面図。 本発明の実施の形態1のダミーパターンの配置を示す平面図。 本発明の実施の形態1のダミーパターンの配置を示す平面図。 本発明の実施の形態1のダミーパターンの配置を示す平面図。 本発明の実施の形態1のダミーパターンの配置を示す平面図。 本発明の実施の形態2の半導体装置の製造方法を示す断面図。 本発明の実施の形態2の半導体装置の製造方法を示す断面図。 本発明の実施の形態2の半導体装置の製造方法を示す断面図。 本発明の実施の形態2のダミーパターンの配置を示す平面図。 本発明の実施の形態2のダミーパターンの配置を示す平面図。 本発明の実施の形態2のダミーパターンの配置を示す平面図。 本発明の実施の形態2のダミーパターンの配置を示す平面図。 本発明の実施の形態2のダミーパターンの配置を示す平面図。 本発明の実施の形態1および2のダミーパターンの配置を示す平面図。 本発明の実施の形態1および2のダミーパターンの配置を示す平面図。 本発明の実施の形態1および2のダミーパターンの配置を示す平面図。
符号の説明
1 半導体基板、2 素子分離、6 下層絶縁膜、7 コンタクトプラグ、8 第一ストッパー膜、9 第一中間膜、10 第一キャップ膜、11a バリアメタル、12a 銅配線、13 高密度配線、14 孤立配線、15 通常配線、16 ダミーパターン、17 ビア絶縁膜、18 ビア、19 第二ストッパー膜、20 第二中間膜、21 第二キャップ膜、22a バリアメタル、23a 銅配線、24 高密度配線、25 孤立配線、26 通常配線、27 ダミーパターン、A ダミー配線間隔a、B ダミー配線間隔b、C ダミー配線幅、D ダミー配線長、E ダミービア径、F ダミービア間隔、G ダミーパターン幅、H ダミーパターン開口径、I ダミーパターン幅、J ダミーパターン間隔。

Claims (4)

  1. 半導体基板と、
    前記半導体基板の主面に形成した比誘電率が3以下の低誘電率膜を含む第一の絶縁膜と、
    前記第一の絶縁膜中にCMP工程を経ることによって形成された第一の銅膜と、を有し、
    前記第一の銅膜は、その一部に第一のダミーパターンを備え、
    前記第一のダミーパターンは、互いに交わるラインパターン部分を有する交差パターンを複数含み、且つ、少なくとも一つの方向に、互いに隣接する交差パターンが入れ子状に配置され、
    前記交差パターンは、隣接する交差パターンに対して所定の角度だけ回転した状態で入れ子状に配置されている半導体装置。
  2. 前記第一の絶縁膜上に形成された比誘電率が3以下の低誘電率膜を含むビア絶縁膜と、
    前記ビア絶縁膜上に形成された比誘電率が3以下の低誘電率膜を含む第二の絶縁膜と、
    前記第二の絶縁膜中にCMP工程を経ることにより形成された第二の銅膜と、をさらに含み、
    前記第二の銅膜は、その一部に第二のダミーパターンを備え、
    前記第二のダミーパターンは、前記第一のダミーパターンと同一のパターンを有し、前記第一のダミーパターンと重ねあわせるように形成され、
    前記第一のダミーパターンと前記第二のダミーパターンとは、前記ビア絶縁膜中に形成されたダミービアを介して接続されている請求項1に記載の半導体装置。
  3. 前記交差パターンは、T字型、またはL字型、またはH字型であることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記低誘電率膜は、多孔質膜であることを特徴とする請求項1ないし3いずれか1項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124070A (ja) * 2006-11-08 2008-05-29 Rohm Co Ltd 半導体装置
JP2008166422A (ja) 2006-12-27 2008-07-17 Toshiba Corp 半導体装置
JP2010153677A (ja) * 2008-12-26 2010-07-08 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及び半導体装置の製造方法
JP2012212697A (ja) 2009-08-21 2012-11-01 Panasonic Corp 半導体装置
US8692351B2 (en) * 2010-04-02 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy shoulder structure for line stress reduction
CN103377990B (zh) * 2012-04-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 硅通孔结构
CN103378030B (zh) * 2012-04-18 2016-04-20 中芯国际集成电路制造(上海)有限公司 硅通孔结构
US9859297B2 (en) 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269215A (ja) * 1999-03-17 2000-09-29 Sony Corp 半導体装置およびその製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
JPH09293721A (ja) * 1995-12-15 1997-11-11 Lsi Logic Corp 集積回路構造の処理のためにパターンデザインを改善するための方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269215A (ja) * 1999-03-17 2000-09-29 Sony Corp 半導体装置およびその製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322579B2 (en) 2019-02-21 2022-05-03 Samsung Electronics Co., Ltd. Metal-insulator-metal (MIM) capacitor and semiconductor device

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