JP2006134939A - 半導体装置 - Google Patents
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Abstract
【課題】
エッチングのばらつきと近接効果を効果的に抑制する場合であっても、層間絶縁膜のサージ破壊を起こさないようにすること。
【解決手段】
素子分離領域３ａの絶縁体の表面形状内に収まる形状であって、素子分離領域３ａの絶縁体上にゲート層よりなるダミーパターン７ｂが設けられており、ダミーパターン７ｂは、ゲート層より上層に配された配線層１０ａの直下を含む下層に設けられる。
【選択図】
図２
エッチングのばらつきと近接効果を効果的に抑制する場合であっても、層間絶縁膜のサージ破壊を起こさないようにすること。
【解決手段】
素子分離領域３ａの絶縁体の表面形状内に収まる形状であって、素子分離領域３ａの絶縁体上にゲート層よりなるダミーパターン７ｂが設けられており、ダミーパターン７ｂは、ゲート層より上層に配された配線層１０ａの直下を含む下層に設けられる。
【選択図】
図２
Description
本発明は、ゲート層よりなるダミーパターンを有する半導体装置に関し、特に、良好な静電放電耐性が得られる半導体装置に関する。
従来の半導体装置においては、エッチングのばらつきと、近接効果を効果的に抑制するために、チップ中にできるだけ多くゲート層のダミーパターンを形成していた（特許文献１、２参照）。特許文献１に記載の発明では、エッチングのばらつきを抑えるために、隣り合うゲート間にダミーパターンを設けていた。特許文献２に記載の発明では、ゲートパターンをフォトリソグラフィ法で形成する際の近接効果を防止するために、素子分離領域に形成されたダミー素子領域にダミーゲート（ダミーパターン）を設けていた。このようなダミーパターンは、半導体基板や、配線と電位が異なるウェル（基板と同一導電型のウェル）上に設けられていた。
ところで、従来の半導体装置では、層間絶縁膜の膜厚が厚くなると、コンタクトホールやビアホールのアスペクト比が大きくなり、ホール内への導電体の埋め込みが困難になり、またホールが深くなることでコンタクト抵抗が増加するおそれがあることから、層間絶縁層の膜厚が薄くなっている。
しかしながら、従来の半導体装置において、層間絶縁層の膜厚が薄くなると、配線とダミーパターンの間隔が縮まり、静電放電サージがパッドに印加された際、パッドにつながる配線とダミーパターンの間の層間絶縁膜（及びダミーパターン下のゲート絶縁膜）に破壊が起こりやすくなる。よって、エッチングのばらつきと近接効果を効果的に抑制する場合（ゲート層のダミーパターンをチップ表面上に多く形成する場合）であっても、層間絶縁膜のサージ破壊を起こさないように、静電放電耐性を向上させる必要がある。
本発明の第１の視点においては、半導体装置において、素子分離領域の絶縁体の表面形状内に収まる形状であって、前記絶縁体上にゲート層よりなるダミーパターンが設けられていることを特徴とする。
本発明の第２の視点においては、半導体装置において、半導体基板と逆導電型のウェルの表面形状内に収まる形状であって、前記ウェル上にゲート層よりなるダミーパターンが設けられていることを特徴とする。
本発明の第３の視点においては、半導体装置において、半導体基板の表面形状内に収まる形状であって、前記半導体基板上にゲート層よりなるダミーパターンが設けられ、前記ダミーパターンは、前記ゲート層より上層で複数の配線層がビア接続されてなる前記配線のうち最下層の配線層よりも上層の配線層、又は前記半導体基板の表面から０．７μｍ以上離れた配線層、の直下を含む下層に設けられることを特徴とする。
本発明の第４の視点においては、半導体装置において、ゲート層全体の領域のうち、前記ゲート層より上層で複数の配線層がビア接続されてなる配線のうち最下層の配線層、又は半導体基板の表面から０．７μｍ未満離れた配線層、の直下の箇所であって、素子分離領域の絶縁体の直上、及び、前記半導体基板と逆導電型のウェルの直上でない箇所以外の領域の一部に、前記ゲート層よりなるダミーパターンが設けられることを特徴とする。
本発明（請求項１−６）によれば、パッドに静電放電サージが印加されても、ダミーゲートと配線間での層間絶縁膜の破壊を防ぎ、良好な静電放電耐性が得られる。
本発明（請求項１）によれば、素子分離領域の絶縁体により配線と半導体基板の間隔を開けることができるので、サージが緩和され、良好な静電放電耐性が得られる。
本発明（請求項２）によれば、ウェルと半導体基板の間に寄生容量が形成されるので、サージが緩和され、良好な静電放電耐性が得られる。
本発明（請求項３）によれば、配線と半導体基板の間隔を確保することで、サージが緩和され、良好な静電放電耐性が得られる。
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＡ−Ａ´間の部分断面図である。図３は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＢ−Ｂ´間の部分断面図である。図４は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＣ−Ｃ´間の部分断面図である。
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＡ−Ａ´間の部分断面図である。図３は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＢ−Ｂ´間の部分断面図である。図４は、本発明の実施形態１に係る半導体装置の構成を模式的に示したＣ−Ｃ´間の部分断面図である。
実施形態１の半導体装置１は、素子分離領域３ａの絶縁体の表面形状内に収まる形状であって、当該絶縁体上（素子分離領域３ａの直上）にゲート層よりなるダミーパターン７ｂを設けたものである。ここで、素子分離領域３ａの絶縁体の表面形状とは、平面方向から見たときの素子分離領域３ａの絶縁体の形状をいう。半導体基板２上には、素子分離領域３ａが形成されている（図２〜４参照）。素子分離領域３ａ間には、保護素子領域２０とダミー素子領域３０が形成されている。保護素子領域２０には、ウェル４が形成されている（図２、４参照）。保護素子領域２０におけるチャネル領域上には、ゲート絶縁膜６ａが形成されている。ゲート絶縁膜６ａ上には、ゲート７ａが形成されている。チャネル領域の両外側には拡散層５が形成されている。ダミー素子領域３０の周囲に配された素子分離領域３ａ上には、ダミー絶縁膜６ｂが形成されている（図２、３参照）。ダミー絶縁膜６ｂ上には、ダミーパターン７ｂが形成されている。ダミーパターン７ｂは、素子分離領域３ａの絶縁体の表面形状内に収まる形状に形成され、素子分離領域３ａの絶縁体の直上に設けられている。ダミーパターン７ｂは、配線１０の直下を含む下層に設けられている。半導体基板２、拡散層５、ゲート７ａ、及びダミーパターン７ｂ上には、複数の層間絶縁膜８が積層している（図２〜４参照）。層間絶縁膜８中には、拡散層５と接続するコンタクト９と、コンタクト９及びパッド１１と接続する配線１０と、が形成されている（図１参照）。配線１０は、層間絶縁膜８中で複数の配線層１０ａがビア１０ｂによって接続されている。
半導体基板２は、Ｎ型シリコン基板又はＰ型シリコン基板である。素子分離領域３ａは、半導体基板２上に形成される複数のデバイス活性領域（保護素子、ダミー素子等）を電気的に分離する領域である。素子分離領域３ａは、絶縁体（例えば、シリコン酸化膜）よりなり、デバイス活性領域を取り囲む位置に所定の深さで配設される。素子分離領域３ａは、ＳＴＩ構造であるが、ＬＯＣＯＳ構造でもよい。ウェル４は、デバイス活性領域ごとに半導体基板２中に所定の深さまでＰ型又はＮ型の不純物（例えば、Ｐ型不純物としてボロンイオン）が拡散した領域である。拡散層５は、ソース／ドレイン領域となる不純物（例えば、Ｎ型であればヒ素イオン）が拡散した層である。ゲート絶縁膜６ａ及びダミー絶縁膜６ｂには、例えば、シリコン酸化膜、シリコン窒化膜、窒化酸化膜、高誘電率膜などの絶縁膜が用いられる。ゲート７ａ及びダミーパターン７ｂは、ゲート層よりなり、例えば、ポリシリコンが用いられる。ダミーパターン７ｂは、パッド１１の直下に配されていてもよい。ダミーパターン７ｂは、最下層の配線層１０ａ（半導体基板の表面から０．７μｍ未満離れた配線層）の直下を含む下層に設けてもよい。層間絶縁膜８には、例えば、シリコン酸化膜などの無機絶縁膜、有機絶縁膜、Ｌｏｗ−ｋ膜等の絶縁膜が用いられる。コンタクト９、配線１０、配線層１０ａ、ビア１０ｂ、パッド１１には、例えば、Ａｌ、Ｗ、Ｃｕ、ポリシリコン等の導電体が用いられる。配線１０は、パッド１１と保護素子（の拡散層５）とを繋ぐ構成であるが、繋がらないものであってもよい。パッド１１は、入力パッド、出力パッド、入出力パッドのいずれの場合も含む。パッド１１は、保護素子領域２０上に形成されていてもよく、保護素子領域２０から離れた位置に形成されていてもよい。保護素子領域２０に形成される保護素子は、入力保護素子、出力保護素子、入出力保護素子、高耐圧保護素子のいずれの場合も含む。
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図５〜９は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した部分工程断面図である。なお、図５〜９では、図１のＡ−Ａ´間に相当する断面を示しているが、説明の便宜上、保護素子領域２０については図１のＣ−Ｃ´間に相当する断面を示している。
まず、半導体基板２（例えば、Ｐ型シリコン基板）の表面にシリコン酸化膜及びシリコン窒化膜を順次積層したシリコン酸化・窒化膜１２を形成し、その上にフォトリソグラフィ法により素子分離領域形成用のフォトレジスト１３を形成する（ステップＡ１；図５（ａ）参照）。
次に、フォトレジスト（図５（ａ）の１３参照）をマスクに用いて、シリコン酸化・窒化膜１２を選択的にエッチングし、フォトレジストを除去した後、シリコン酸化・窒化膜１２をマスクに用いて、半導体基板２の表面を所要の深さまでエッチングし、狭い幅の溝２ａ（ＳＴＩ溝）を形成する（ステップＡ２；図５（ｂ）参照）。
次に、半導体基板２の表面に溝（図５（ｂ）の２ａ参照）を完全に埋め込むのに充分な厚さの絶縁膜３（シリコン酸化膜）をＣＶＤ法により成長する（ステップＡ３；図６（ａ）参照）。
次に、シリコン酸化・窒化膜１２をストッパとした化学機械研磨法（ＣＭＰ法）により絶縁膜３を研磨して表面を平坦化する（ステップＡ４；図６（ｂ）参照）。
次に、シリコン酸化・窒化膜（図６（ｂ）の１２参照）及び半導体基板２の表面上の絶縁膜（図６（ｂ）の３参照）を完全に除去し、保護素子領域２０の半導体基板２に対して不純物を導入することによって所定の深さのウェル４（例えば、Ｎ型ウェル）を形成する（ステップＡ５；図７（ａ）参照）。これにより、溝（図５（ｂ）の２ａ参照）内にのみ絶縁体が埋め込まれた素子分離領域３ａが形成され、また、素子分離領域３ａによって保護素子領域２０、ダミー素子領域３０がそれぞれ区画形成される。ウェル４の形成方法について、例えば、保護素子領域２０以外の領域をフォトレジストで被覆した状態で半導体基板に不純物をイオン注入することにより、保護素子領域２０の半導体基板２に選択的に形成することができる。なお、ダミー素子領域３０は、ＣＭＰ工程での研磨において、基板の表面の平坦性を保持するために設けられる。なお、ここではダミー素子領域３０の半導体基板２に対して不純物を導入していないが、導入してもよい。
次に、半導体基板２の表面にゲート絶縁膜形成用の絶縁膜６を形成し、絶縁膜６上にゲート材料としてのゲート層７（ポリシリコン）を形成し、ゲート層７上に反射防止膜１４を形成し、さらに反射防止膜１４上にゲートとダミーパターン形成用のフォトレジスト１５を形成する（ステップＡ６；図７（ｂ）参照）。このとき、保護素子領域２０上にはゲートパターン形成用のフォトレジスト１５が複数本（ここでは４本）並列配置されており、ダミー素子領域３０の周囲に配された所定の素子分離領域３ａ上にはダミーパターン形成用のフォトレジスト１５が配置されている。また、図示されていない通常素子領域上にも所定本数のフォトレジストが配置されている。そのため、保護素子領域２０上のゲート（図８（ａ）の７ａ参照）パターンや、通常素子領域上のゲート（図示せず）パターンでは、ダミーパターン（図８（ａ）の７ｂ参照）が近接した領域に存在することによって、保護素子領域２０上のゲートパターン間の間隔と、通常素子領域上のゲートパターン間の間隔と、がほぼ均一なものとなる。これにより、ゲート・ダミーパターン形成用のフォトレジスト１５を露光、現像した際にエッチングばらつきは生じにくく、また近接効果が生じた場合でも、保護素子領域２０及び通常素子領域（図示せず）に対応するフォトレジスト１５のゲート長を均一に形成することが可能になる。なお、ここではダミー素子領域３０の周囲の一部の素子分離領域３ａ上にフォトレジスト１５を配置しているが、ダミー素子領域３０の周囲の全ての素子分離領域３ａ上にフォトレジスト１５を配置してもよい。
次に、フォトレジスト（図７（ｂ）の１５参照）をマスクに用いて、反射防止膜（図７（ｂ）の１４参照）、ゲート層（図７（ｂ）の７参照）、絶縁膜（図７（ｂ）の６参照）を順次エッチングし、反射防止膜１４を除去することで、ゲート７ａ、ダミーパターン７ｂ、ゲート絶縁膜６ａ、及びダミー絶縁膜６ｂを形成する（ステップＡ７；図８（ａ）参照）。ここで、ゲート７ａは、保護素子領域２０上のゲート絶縁膜６ａに複数本並列状態に形成される。ダミーパターン７ｂは、素子分離領域３ａ上のダミー絶縁膜６ｂ上に形成される。
次に、素子分離領域３ａ及びダミー素子領域３０上をフォトレジスト等でマスクした上で、全面に不純物（例えば、Ｐ型不純物）をイオン注入し、保護素子領域２０にゲート７ａを用いたセルフアライン法によりソース／ドレイン領域となる拡散層５を形成する（ステップＡ８；図８（ｂ）参照）。
次に、ゲート７ａ、ダミーパターン７ｂ、及び拡散層５を含む半導体基板２の全面に層間絶縁膜８を形成し、層間絶縁膜８に拡散層５に通ずるコンタクトホールを形成し、コンタクトホール８ａ内にコンタクト９を形成し、その後、配線層１０ａの形成、層間絶縁膜８の形成、ビアホールの形成、及びビア１０ｂの形成を繰り返し、最後に、ビア１０ｂ及び層間絶縁膜８上にパッド１１を形成する（ステップＡ９；図９参照）。これにより、パッド１１及び保護素子（の拡散層）に接続されるとともに、複数の配線層１０ａがビア１０ｂによって接続された配線が形成される。
実施形態１によれば、素子分離領域３ａによって配線１０と半導体基板２との間の距離が離れるので、層間絶縁膜８の破壊が起こりにくくなり、サージが緩和され、良好な静電放電耐性が得られる。
（実施形態２）
次に、本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１０、１１は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１０は図１のＡ−Ａ´間に相当する断面図であり、図１１は図１のＢ−Ｂ´間に相当する断面図である。
次に、本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１０、１１は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１０は図１のＡ−Ａ´間に相当する断面図であり、図１１は図１のＢ−Ｂ´間に相当する断面図である。
実施形態２の半導体装置１は、ダミー素子領域における半導体基板２と逆導電型のウェル４ｂの表面形状内に収まる形状であって、当該ウェル４ｂ上にゲート層よりなるダミーパターン７ｃを設けたものである。ここで、ウェル４ｂの表面形状とは、平面方向から見たときのウェル４ｂの形状をいう。所定のダミー素子領域３０には、半導体基板２と逆導電型のウェル４ｂが形成されている。ウェル４ｂ上には、ダミー絶縁膜６ｃが形成されている。ダミー絶縁膜６ｃ上には、ダミーパターン７ｃが形成されている。ダミーパターン７ｃは、ウェル４ｂの表面形状内に収まる形状に形成され、ウェル４ｂの直上に設けられている。ダミーパターン７ｃは、配線１０の直下を含む下層に設けられている。ダミーパターン７ｃは、最下層の配線層１０ａ（半導体基板の表面から０．７μｍ未満離れた配線層）の直下を含む下層に設けてもよい。その他の構成については、実施形態１と同様である。ここで、ウェル４ａは、デバイス活性領域ごとに半導体基板２中に所定の深さまでＰ型又はＮ型の不純物（例えば、Ｐ型不純物としてボロンイオン）が拡散した領域である。一方、ウェル４ｂは、ウェル４ａの不純物と同一導電型の場合もあれば逆導電型の場合もあるが、半導体基板２と逆導電型である必要がある。
次に、実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図１２、１３は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した部分工程断面図である。なお、図１２、１３では、図１のＡ−Ａ´間に相当する断面を示しているが、説明の便宜上、保護素子領域２０については図１のＣ−Ｃ´間に相当する断面を示している。
まず、実施形態１のステップＡ１〜Ａ４（図５及び図６参照）と同様の工程によって得た基板について、シリコン酸化・窒化膜（図６（ｂ）の１２参照）及び半導体基板２（例えば、Ｐ型シリコン基板）の表面上の絶縁膜（図６（ｂ）の３参照）を完全に除去し、保護素子領域２０及びダミー素子領域３０の半導体基板２に対して、不純物を導入することによって半導体基板２と逆導電型で所定の深さのウェル４ａ、４ｂ（例えば、Ｎ型ウェル）を形成し、の半導体基板２に対して不純物を導入することによって所定の深さのウェル４ｂ（例えば、Ｎ型ウェル）を形成する（図１２（ａ）参照）。なお、ここでは、ウェル４ａ、４ｂを同時に形成しているが、ウェル４ａとウェル４ｂとが異なる導電型にする場合には、別々に形成する。例えば、最初にダミー素子領域３０をフォトレジストで被覆した状態で半導体基板２に第１の不純物をイオン注入し、次いで保護素子領域２０をフォトレジストで被覆した状態で半導体基板２に、半導体基板２と逆導電型の不純物をイオン注入することにより形成できる。
次に、半導体基板２の表面にゲート絶縁膜形成用の絶縁膜６を形成し、絶縁膜６上にゲート材料としてのゲート層７（ポリシリコン）を形成し、ゲート層７上に反射防止膜１４を形成し、さらに反射防止膜１４上にゲート・ダミーパターン形成用のフォトレジスト１５を形成する（図１２（ｂ）参照）。このとき、保護素子領域２０上にはゲートパターン形成用のフォトレジスト１５が複数本（ここでは４本）並列配置されており、所定のダミー素子領域３０上にはダミーパターン形成用のフォトレジスト１５が配置されている。なお、ここでは一部のダミー素子領域３０上にフォトレジスト１５を配置しているが、全てのダミー素子領域３０上にフォトレジスト１５を配置してもよい。
次に、フォトレジスト（図１２（ｂ）の１５参照）をマスクに用いて、反射防止膜（図１２（ｂ）の１４参照）、ゲート層（図１２（ｂ）の７参照）、絶縁膜（図１２（ｂ）の６参照）を順次エッチングし、反射防止膜１４を除去することで、ゲート７ａ、ダミーパターン７ｃ、ゲート絶縁膜６ａ、及びダミー絶縁膜６ｃを形成する（図１３（ａ）参照）。
次に、実施形態１のＡ７〜Ａ９と同様の工程により、拡散層５を形成し、層間絶縁膜８を形成し、コンタクトホールを形成し、コンタクト９を形成し、その後、配線層１０ａの形成、層間絶縁膜８の形成、ビアホールの形成、及びビア１０ｂの形成を繰り返し、最後に、ビア１０ｂ及び層間絶縁膜８上にパッド１１を形成する（図１３（ｂ）参照）。
実施形態２によれば、ダミー素子領域３０におけるウェル４ｂと半導体基板２の間に寄生容量が形成されるので、サージが緩和され、良好な静電放電耐性が得られる。
（実施形態３）
次に、本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１４は図１のＡ−Ａ´間に相当する断面図である。
次に、本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１４は図１のＡ−Ａ´間に相当する断面図である。
実施形態３の半導体装置１は、所定のダミー素子領域における半導体基板２の表面形状内に収まる形状であって、半導体基板２上にゲート層よりなるダミーパターン７ｄを設けたものである。ここで、半導体基板２の表面形状とは、平面方向から見たときの半導体基板２の形状をいう。ダミーパターン７ｄは、最下層の配線層１０ｃよりも上層の配線層１０ｄ（下から２段目以上の各配線層）の直下を含む下層に設けられている。なお、ここでは半導体基板２の表面から最下層の配線層１０ｃ（の下面）までの間隔が０．７μｍ未満の場合を想定しているので最下層の配線層１０ｃの直下にダミーパターンを設けていないが、半導体基板２の表面から最下層の配線層１０ｃ（の下面）までの間隔が０．７μｍ以上の場合には最下層の配線層１０ｃの直下を含む下層にダミーパターンを設けてもよい。その他の構成については、実施形態１と同様である。
ここで、半導体基板２の表面から最下層の配線層１０ｃ（の下面）までの間隔について、当該間隔が約０．５μｍで実験したほぼ全ての場合に層間絶縁膜の破壊を起こすが、当該間隔が約０．７μｍで実験したほぼ全ての場合に層間絶縁膜の破壊を起こさない。当該間隔は、好ましくは１μｍ以上である。酸化膜の破壊電圧は一般的に１０ＭＶ/ｃｍ〜２０ＭＶ/ｃｍと言われている。基板表面から最下層の配線層（第１メタル層）までの間隔が０．４μｍの場合の破壊電圧は机上計算では（１０ＭＶ/ｃｍ〜２０ＭＶ/ｃｍ）×０．４μｍ＝４００Ｖ〜８００Ｖの範囲になる（ＭＶはメガボルト）。実測結果では静電保護素子が完全に働く前に層間膜(０．４μｍ厚)が破壊する電圧は５００Ｖ〜９００Ｖあたりであり、計算値とよく一致している。これを越える電圧では静電保護素子が働いてサージ
をクランプできる。層間膜が０．７μｍの場合の破壊電圧は同様の計算を行うと、７００Ｖ〜１４００Ｖとなる。このため層間膜が破壊する前に静電保護素子はサージをクランプできるので、層間膜を厚くすると破壊は起こりにくくなる。
をクランプできる。層間膜が０．７μｍの場合の破壊電圧は同様の計算を行うと、７００Ｖ〜１４００Ｖとなる。このため層間膜が破壊する前に静電保護素子はサージをクランプできるので、層間膜を厚くすると破壊は起こりにくくなる。
実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図１５、１６は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した部分工程断面図である。なお、図１５、１６では、図１のＡ−Ａ´間に相当する断面を示しているが、説明の便宜上、保護素子領域２０については図１のＣ−Ｃ´間に相当する断面を示している。
まず、実施形態１のステップＡ１〜Ａ５（図５、図６及び図７（ａ）参照）と同様の工程によって得た基板について、半導体基板２の表面にゲート絶縁膜形成用の絶縁膜６を形成し、絶縁膜６上にゲート材料としてのゲート層７（ポリシリコン）を形成し、ゲート層７上に反射防止膜１４を形成し、さらに反射防止膜１４上にゲート・ダミーパターン形成用のフォトレジスト１５を形成する（図１５（ａ）参照）。このとき、保護素子領域２０上にはゲートパターン形成用のフォトレジスト１５が複数本（ここでは４本）並列配置されており、所定のダミー素子領域３０上にはダミーパターン形成用のフォトレジスト１５が配置されている。なお、将来的に、半導体基板２の表面から配線層（図示せず）までの間隔が０．７μｍ未満となるようなダミー素子領域３０上にはフォトレジスト１５が配置されないようにする必要がある。
次に、フォトレジスト（図１５（ａ）の１５参照）をマスクに用いて、反射防止膜（図１５（ａ）の１４参照）、ゲート層（図１５（ａ）の７参照）、絶縁膜（図１５（ａ）の６参照）を順次エッチングし、反射防止膜１４を除去することで、ゲート７ａ、ダミーパターン７ｄ、ゲート絶縁膜６ａ、及びダミー絶縁膜６ｄを形成する（図１５（ｂ）参照）。
次に、実施形態１のＡ７〜Ａ９と同様の工程により、拡散層５を形成し、層間絶縁膜８を形成し、コンタクトホールを形成し、コンタクト９を形成し、その後、配線層１０ｃ、１０ｄの形成、層間絶縁膜８の形成、ビアホールの形成、及びビア１０ｂの形成を繰り返し、最後に、ビア１０ｂ及び層間絶縁膜８上にパッド１１を形成する（図１６参照）。
実施形態３によれば、配線と半導体基板の間隔を確保できる位置にダミーパターンを設けているので、サージが緩和され、良好な静電放電耐性が得られる。
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施形態４に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１４は図１のＡ−Ａ´間に相当する断面図である。
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施形態４に係る半導体装置の構成を模式的に示した部分断面図である。なお、図１４は図１のＡ−Ａ´間に相当する断面図である。
実施形態４の半導体装置１は、ダミーパターン禁止領域以外の領域の一部にダミーパターン７ｅを設けたものである。ここで、ダミーパターン禁止領域とは、平面方向から見て、ゲート７ａ及びダミーパターン７ｅのもととなるゲート層全体の領域のうち、当該ゲート層より上層で複数の配線層１０ｃ、１０ｄがビア１０ｂによって接続されてなる配線のうち最下層の配線層１０ｃ（半導体基板２の表面から０．７μｍ未満離れた配線層）、の直下の箇所であって、素子分離領域３ａ（の絶縁体）の直上、及び、半導体基板２と逆導電型のウェル４ｂの直上でない箇所である。ダミーパターン禁止領域以外の領域として、例えば、素子分離領域３ａの直上の領域、ウェル４ｂの直上の領域、最下層の配線層１０ｃよりも上層の配線層１０ｄの直下であって半導体基板２の直上の領域、半導体基板２の表面から０．７μｍ以上離れた最下層の配線層１０ｃの直上の領域、配線層１０ｃ、１０ｄの直下以外の領域等が挙げられる。ダミーパターン７ｅは、ダミーパターン禁止領域以外の領域で例示した複数の領域を跨るように設けてもよい。その他の構成については、実施形態１と同様である。
実施形態４によれば、パッドに静電放電サージが印加されても、ダミーゲートと配線間での層間絶縁膜の破壊を防ぎ、良好な静電放電耐性が得られる。
１ 半導体装置
２ 半導体基板
２ａ 溝（ＳＴＩ溝）
３ 絶縁膜
３ａ 素子分離領域
４ ウェル
４ａ （保護素子領域の）ウェル
４ｂ （ダミー素子領域の）ウェル
５ 拡散層（ソース／ドレイン領域）
６ 絶縁膜
６ａ ゲート絶縁膜
６ｂ、６ｃ、６ｄ、６ｅ ダミー絶縁膜
７ ゲート層（ポリシリコン）
７ａ ゲート
７ｂ （素子分離領域上）ダミーパターン
７ｃ （ウェル上）ダミーパターン
７ｄ （半導体基板上）ダミーパターン
７ｅ （非禁止領域の）ダミーパターン
８ 層間絶縁膜
８ａ コンタクトホール
９ コンタクト
１０ 配線
１０ａ 配線層
１０ｂ ビア
１０ｃ （最下層の）配線層
１０ｄ （最下層より上層の）配線層
１１ パッド
１２ シリコン酸化・窒化膜
１３ （素子分離領域形成用）フォトレジスト
１４ 反射防止膜
１５ （ゲート形成用）フォトレジスト
２０ 保護素子領域
３０ ダミー素子領域
２ 半導体基板
２ａ 溝（ＳＴＩ溝）
３ 絶縁膜
３ａ 素子分離領域
４ ウェル
４ａ （保護素子領域の）ウェル
４ｂ （ダミー素子領域の）ウェル
５ 拡散層（ソース／ドレイン領域）
６ 絶縁膜
６ａ ゲート絶縁膜
６ｂ、６ｃ、６ｄ、６ｅ ダミー絶縁膜
７ ゲート層（ポリシリコン）
７ａ ゲート
７ｂ （素子分離領域上）ダミーパターン
７ｃ （ウェル上）ダミーパターン
７ｄ （半導体基板上）ダミーパターン
７ｅ （非禁止領域の）ダミーパターン
８ 層間絶縁膜
８ａ コンタクトホール
９ コンタクト
１０ 配線
１０ａ 配線層
１０ｂ ビア
１０ｃ （最下層の）配線層
１０ｄ （最下層より上層の）配線層
１１ パッド
１２ シリコン酸化・窒化膜
１３ （素子分離領域形成用）フォトレジスト
１４ 反射防止膜
１５ （ゲート形成用）フォトレジスト
２０ 保護素子領域
３０ ダミー素子領域
Claims (6)
- 素子分離領域の絶縁体の表面形状内に収まる形状であって、前記絶縁体上にゲート層よりなるダミーパターンが設けられていることを特徴とする半導体装置。
- 半導体基板と逆導電型のウェルの表面形状内に収まる形状であって、前記ウェル上にゲート層よりなるダミーパターンが設けられていることを特徴とする半導体装置。
- 前記ダミーパターンは、前記ゲート層より上層に配された配線の直下を含む下層に設けられることを特徴とする請求項１又は２記載の半導体装置。
- 半導体基板の表面形状内に収まる形状であって、前記半導体基板上にゲート層よりなるダミーパターンが設けられ、
前記ダミーパターンは、前記ゲート層より上層の配線のうち最下層の配線層よりも上層の配線層の配線、又は前記半導体基板の表面から０．７μｍ以上離れた配線層の配線、の直下を含む下層に設けられることを特徴とする半導体装置。 - ゲート層全体の領域のうち、前記ゲート層より上層の配線のうち最下層の配線層の配線、又は半導体基板の表面から０．７μｍ未満離れた配線層の配線、の直下の箇所であって、素子分離領域の絶縁体の直上、及び、前記半導体基板と逆導電型のウェルの直上でない箇所以外の領域の一部に、前記ゲート層よりなるダミーパターンが設けられることを特徴とする半導体装置。
- 前記配線は、静電放電保護素子及びパッドの一方又は両方と電気的に接続されることを特徴とする請求項３、４、及び５のいずれか一に記載の半導体装置。
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Cited By (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JP4790649B2 (ja) * | 2007-03-16 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN101458720B (zh) * | 2007-12-13 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | 减小sram阱邻近效应的方法 |
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| JP2022045697A (ja) * | 2020-09-09 | 2022-03-22 | 株式会社ソシオネクスト | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150806A (ja) * | 1998-11-16 | 2000-05-30 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2004153091A (ja) * | 2002-10-31 | 2004-05-27 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW388912B (en) * | 1996-04-22 | 2000-05-01 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
| US5899706A (en) * | 1997-06-30 | 1999-05-04 | Siemens Aktiengesellschaft | Method of reducing loading variation during etch processing |
| JP3506645B2 (ja) | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2002158278A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
| US6498357B2 (en) * | 2001-02-09 | 2002-12-24 | United Microelectronics Corp. | Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150806A (ja) * | 1998-11-16 | 2000-05-30 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2004153091A (ja) * | 2002-10-31 | 2004-05-27 | Fujitsu Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020085503A (ja) * | 2018-11-16 | 2020-06-04 | ミネベアミツミ株式会社 | 検出装置 |
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