JP2006303350A - 半導体装置 - Google Patents
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Abstract
【解決手段】 絶縁膜2上に形成された半導体層3を含むSOI基板50と、半導体層3に形成された半導体素子60とを備えた半導体装置であって、半導体素子60は半導体層3を島状に分離するためのトレンチ分離溝4によって囲まれた素子形成領域70内に形成されており、トレンチ分離溝4を挟んで素子形成領域70を包囲する側壁領域80のコーナ部のみにゲッタリング領域9が形成されている。これによりチップサイズの増加を抑制しつつ、特性不良の抑制と信頼性の向上を得ることが可能なSOI型半導体装置を実現することができる。
【選択図】 図1
Description
(第1の実施形態)
本発明の第1の実施形態によるSOI型半導体装置について、図1〜図8に基づいて説明する。図1(a)と図2は、本実施形態のSOI型半導体装置100に含まれる能動型の半導体素子(CMOSトランジスタ)の構成を模式的に示した平面図であり、図1(b)は、図1(a)中のX−X’線に沿った断面構成を模式的に示している。なお図2中のX−X’線に沿った断面構成も図1(b)と同様である。また図3(a)は図1(a)の要部拡大図であり、図3(b)は図2の要部拡大図である。
また図1に示した半導体素子はMOSトランジスタであるが、これに限定されず、素子形成領域70には、能動型の半導体素子として、MOSトランジスタ以外の素子(例えば、バイポーラトランジスタ、IGBT、サイリスタ)を設けても良いし、受動型の半導体素子(例えば、抵抗、コンデンサ)を設けても良い。さらに半導体層3に半導体集積回路が形成されるので、支持基板としての基板の種類は特に限定されず、シリコン基板以外のものを用いても良く、場合によっては、半導体基板1を省略することも可能である。
(第2の実施形態)
本発明の第2の実施形態を図9および図10に基づいて説明する。
2 埋め込み酸化膜
3 半導体層
4 トレンチ分離溝
5 シリコン酸化膜
6 ポリシリコン膜
7 Nウェルとしてのn−型半導体層
8 Pウェルとしてのp−型半導体層
9 ゲッタリング層
10 ゲート酸化膜
11 ゲート電極
12 PチャネルMOSトランジスタのドレイン領域、ソース領域
13 NチャネルMOSトランジスタのドレイン領域、ソース領域
14 ダミー領域
21 酸化膜マスク
22 LOCOS酸化膜
23,24 窒化シリコン膜
25 表面酸化膜
26 保護酸化膜
50 SOI基板
60 能動型の半導体素子(CMOSトランジスタ)
70 素子形成領域
80 側壁領域
100,500 SOI型半導体装置
Claims (5)
- 絶縁膜上に半導体層を有するSOI基板と、
前記半導体層を島状に分離する分離溝と、
前記分離溝で囲まれた前記半導体層の素子形成領域に形成された半導体素子と、
前記分離溝を挟んで前記素子形成領域を包囲する側壁領域とを備え、
前記側壁領域のコーナ部のみに、前記素子形成領域に存在する重金属を捕獲するゲッタリング領域を形成していることを特徴とする半導体装置。 - 前記側壁領域はコーナ部を除いて分離溝から一定の幅に形成され、前記側壁領域のコーナ部の領域内で前記分離溝のコーナ部から前記一定の幅以上離間したダミー領域にゲッタリング領域を形成した請求項1記載の半導体装置。
- 前記分離溝のコーナ角は、鈍角である請求項1または2記載の半導体装置。
- 前記ゲッタリング領域は、表面濃度が1×1018原子/cm3以上の高濃度不純物領域である請求項1,2または3記載の半導体装置。
- 前記素子形成領域を複数列配置するとともに、隣接する列の素子形成領域の位置をずらして、一方の列の素子形成領域の列方向の中間部に、他方の列の側壁領域のコーナ部に形成したゲッタリング領域を配置した請求項1,2,3または4記載の半導体装置。
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