JP4501820B2 - 半導体装置の製造方法 - Google Patents
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Description
一方、従来、自動車の負荷駆動に供されるディスクリートのパワーMOSFETには、低オン抵抗化、セルサイズの縮小の面で有利な横型トレンチゲートパワーMOSデバイスがある。この横型トレンチゲートパワーMOSデバイスとバイポーラトランジスタやCMOSを1チップ上に集積した、いわゆる複合ICとした場合の構成例を図7(a),(b)、図8に示す。
図7(a),(b)において、横型トレンチゲートパワーMOSデバイスに関して、N−シリコン基板100の表層部にはPウェル領域101、N+ソース領域102、N+ドレイン領域103が形成されている。また、トレンチ104がソース領域102からドレイン領域103に向かう方向に延びている。トレンチ104内にはゲート酸化膜105を介してゲート電極106が埋め込まれている。
図9(a)に示すように、N−シリコン基板100上に、LOCOS法(またはSTI等)で素子分離絶縁膜120を形成する。次いで、ホトレジストマスクを用い、ボロンイオン注入及び熱処理(1000〜1170℃)により、CMOSのNチャネルMOS及び横型トレンチゲートパワーMOSデバイスのPウェル領域101,110を形成する。そして、図9(b)に示すように、トレンチ形成のための保護マスク121(SiO2またはSiN等)をCVD法で成膜した後、ホト、エッチングにてトレンチを形成する領域121aのみを開口する。さらに、保護マスク121を用いて基板100をエッチングしてトレンチ104を形成する。その後、保護マスク121を除去する。
請求項3に記載のように、請求項1または2に記載の半導体装置の製造方法において、前記ゲート電極材料膜として、ポリシリコン膜を用いるとよい。
図1(a)に本実施形態における半導体装置の平面図を示す。図1(a)のA−A線での縦断面を図1(b)に示すとともに、図1(a)のB−B線での縦断面を図2に示す。
図3(a)に示すように、N−シリコン基板1上にLOCOS酸化膜20,21(またはSTI等による絶縁膜)を形成する。N−シリコン基板1としてSOIまたはミラーウエハを用いる。そして、ホトレジストマスクを用い、ボロンイオン注入及び熱処理(1000〜1170℃)により、CMOSデバイスのNチャネルMOSにおけるPウェル領域2及び横型トレンチゲートパワーMOSデバイスにおけるPウェル領域10を形成する。
上記実施形態によれば、以下のような効果を得ることができる。
第1導電型をN型とし第2導電型をP型としたが、逆にして第1導電型をP型とし第2導電型をN型としてもよい。この場合には、Nチャネルの横型トレンチゲートパワーMOSデバイスとCMOSのNチャネルトランジスタとの組み合わせではなく、Pチャネルの横型トレンチゲートパワーMOSデバイスとCMOSのPチャネルトランジスタとを組み合わせることになる(同時に作る場合に適用することになる)。
Claims (4)
- 横型トレンチゲートパワーMOSデバイスおよびCMOSデバイスを同一基板に作り込んだ半導体装置の製造方法であって、
半導体基板(1)に横型トレンチゲートパワーMOSデバイス用のトレンチ(13)を形成する第1工程と、
前記トレンチ(13)内を含めた半導体基板(1)上に、ゲート絶縁膜(31)、ゲート電極材料膜(32)、エッチングストッパ用絶縁膜(33)を順に成膜するとともに、さらに、前記トレンチ(13)内を含めた前記エッチングストッパ用絶縁膜(33)上に埋め込み材料膜(34)をトレンチ(13)内を完全に埋め込むように成膜する第2工程と、
前記エッチングストッパ用絶縁膜(33)をストッパとして前記埋め込み材料膜(34)をエッチバックしてトレンチ(13)内の前記埋め込み材料膜(34)を残して他を除去する第3工程と、
CMOSデバイスのゲート電極形成領域および横型トレンチゲートパワーMOSデバイスのゲート電極引き出し領域をレジストマスク(35)で保護した状態において、前記エッチングストッパ用絶縁膜(33)をエッチングするとともに前記トレンチ(13)内に残った前記エッチングストッパ用絶縁膜(33)をセルフアラインマスクとしてゲート電極材料膜(32)をエッチングしてトレンチ(13)内に横型トレンチゲートパワーMOSデバイスのゲート電極(15)を、また、半導体基板(1)上にCMOSデバイスのゲート電極(4)を配する第4工程と、
1枚のマスク(36)を用いて、横型トレンチゲートパワーMOSデバイスのソース・ドレイン領域(11,12)と、CMOSデバイスを構成する両MOSトランジスタのうちの横型トレンチゲートパワーMOSデバイスと同じチャネル型のMOSトランジスタのソース・ドレイン領域(5,6)を同時に形成する第5工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記エッチングストッパ用絶縁膜(33)として、シリコン酸化膜またはシリコン窒化膜を用いたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ゲート電極材料膜(32)として、ポリシリコン膜を用いたことを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記埋め込み材料膜(34)として、ポリシリコン膜を用いたことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005259517A JP4501820B2 (ja) | 2005-09-07 | 2005-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2005259517A JP4501820B2 (ja) | 2005-09-07 | 2005-09-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007073757A JP2007073757A (ja) | 2007-03-22 |
JP4501820B2 true JP4501820B2 (ja) | 2010-07-14 |
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Family Applications (1)
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---|---|---|---|
JP2005259517A Expired - Fee Related JP4501820B2 (ja) | 2005-09-07 | 2005-09-07 | 半導体装置の製造方法 |
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Country | Link |
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JP (1) | JP4501820B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010027672A (ja) * | 2008-07-15 | 2010-02-04 | Sanyo Electric Co Ltd | 半導体装置並びにその製造方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09129868A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 半導体装置及びその製造方法 |
JP2000091344A (ja) * | 1998-09-16 | 2000-03-31 | Hitachi Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2001044435A (ja) * | 1999-06-30 | 2001-02-16 | Fairchild Semiconductor Corp | 高導電性トレンチ構造 |
JP2002158355A (ja) * | 2000-11-20 | 2002-05-31 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
JP2002359294A (ja) * | 2001-03-28 | 2002-12-13 | Seiko Instruments Inc | 半導体集積回路装置及びその製造方法 |
JP2003303962A (ja) * | 2002-04-09 | 2003-10-24 | Denso Corp | 半導体装置及びその製造方法 |
JP2005019548A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005026664A (ja) * | 2003-06-13 | 2005-01-27 | Denso Corp | 半導体装置およびその製造方法 |
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2005
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09129868A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 半導体装置及びその製造方法 |
JP2000091344A (ja) * | 1998-09-16 | 2000-03-31 | Hitachi Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2001044435A (ja) * | 1999-06-30 | 2001-02-16 | Fairchild Semiconductor Corp | 高導電性トレンチ構造 |
JP2002158355A (ja) * | 2000-11-20 | 2002-05-31 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
JP2002359294A (ja) * | 2001-03-28 | 2002-12-13 | Seiko Instruments Inc | 半導体集積回路装置及びその製造方法 |
JP2003303962A (ja) * | 2002-04-09 | 2003-10-24 | Denso Corp | 半導体装置及びその製造方法 |
JP2005026664A (ja) * | 2003-06-13 | 2005-01-27 | Denso Corp | 半導体装置およびその製造方法 |
JP2005019548A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
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---|---|
JP2007073757A (ja) | 2007-03-22 |
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