JP2002158355A - 半導体装置およびその製造方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 低耐圧系のＭＯＳＦＥＴよりＵ字型溝の溝幅
を広くとる必要がある中耐圧系以上のＭＯＳＦＥＴを製
造するとき、Ｕ字型溝が形成されたエピタキシャル層表
面にポリシリコン膜を積層し、エッチバックによりＵ字
型溝内にのみポリシリコン膜を残してゲート電極を埋め
込み形成する従来の低耐圧系のＭＯＳＦＥＴの製造方法
を用いようとすると、Ｕ字型溝内のポリシリコン膜がエ
ッチングされ過ぎ、ゲート電極の表面がソース領域の拡
散深さより低くなり、ＭＯＳＦＥＴとしてチャネル層が
正常に形成されない。 【解決手段】 Ｕ字型溝４３の内部にゲート電極４６を
埋め込み形成し、ゲート電極４６の凹みに薄いシリコン
酸化膜５３を介してポリシリコン層５４を埋め込み形成
している。
を広くとる必要がある中耐圧系以上のＭＯＳＦＥＴを製
造するとき、Ｕ字型溝が形成されたエピタキシャル層表
面にポリシリコン膜を積層し、エッチバックによりＵ字
型溝内にのみポリシリコン膜を残してゲート電極を埋め
込み形成する従来の低耐圧系のＭＯＳＦＥＴの製造方法
を用いようとすると、Ｕ字型溝内のポリシリコン膜がエ
ッチングされ過ぎ、ゲート電極の表面がソース領域の拡
散深さより低くなり、ＭＯＳＦＥＴとしてチャネル層が
正常に形成されない。 【解決手段】 Ｕ字型溝４３の内部にゲート電極４６を
埋め込み形成し、ゲート電極４６の凹みに薄いシリコン
酸化膜５３を介してポリシリコン層５４を埋め込み形成
している。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、表面に溝が形成された半導体本体の表面に積層さ
れた埋め込み用膜をエッチバックし、溝の内部にのみ埋
め込み膜を残して、溝の内部に埋め込み層を形成した半
導体装置およびその製造方法に関する。
特に、表面に溝が形成された半導体本体の表面に積層さ
れた埋め込み用膜をエッチバックし、溝の内部にのみ埋
め込み膜を残して、溝の内部に埋め込み層を形成した半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】この種の半導体装置の代表例としての電
力用のＭＯＳＦＥＴでは、トランジスタ機能を有する多
数のユニットセルが並列接続された構造が一般的であ
る。このＭＯＳＦＥＴはチャネル層が半導体本体の溝の
内部に形成されており、チャネル層が半導体本体の表面
に形成されるゲートプレーナ型のＭＯＳＦＥＴに比較し
てユニットセルの高集積化が可能であり、単位面積あた
りのチャネル幅を大きくとれ、素子の低オン抵抗化に非
常に有効であることが知られている。
力用のＭＯＳＦＥＴでは、トランジスタ機能を有する多
数のユニットセルが並列接続された構造が一般的であ
る。このＭＯＳＦＥＴはチャネル層が半導体本体の溝の
内部に形成されており、チャネル層が半導体本体の表面
に形成されるゲートプレーナ型のＭＯＳＦＥＴに比較し
てユニットセルの高集積化が可能であり、単位面積あた
りのチャネル幅を大きくとれ、素子の低オン抵抗化に非
常に有効であることが知られている。
【０００３】以下に、従来の低耐圧系のＵＭＯＳ構造の
ＭＯＳＦＥＴとして、例えば、ソース・ドレイン間耐圧
２０〜６０ＶのＭＯＳＦＥＴ１００を図８を参照して説
明する。図において、１は半導体本体で、高濃度Ｎ型で
あるＮ+ 型シリコン基板２と、このシリコン基板２に積
層され、表面に断面形状Ｕ字型の溝（以下、Ｕ字型溝と
いう）３が形成されたエピタキシャル層４とを有してい
る。エピタキシャル層４表面に形成されたＵ字型溝３の
内部にゲート酸化膜５を介してポリシリコンからなるゲ
ート電極６が埋め込み形成されている。エピタキシャル
層４は、エピタキシャル層４の初期層でありＵ字型溝３
の底部に接して配置した低濃度Ｎ型であるＮ- 型ドレイ
ン領域７、このドレイン領域７上でＵ字型溝３により分
離された領域に配置したＰ型ベース領域８と、このベー
ス領域８表面層にベース領域８より高濃度に配置したＰ
+ 型バックゲート領域９と、ベース領域８およびバック
ゲート領域９の表面層に少なくともバックゲート領域９
を一部残して配置したＮ+型ソース領域１０とを含ん
で、Ｕ字型溝３により分離された領域を能動領域として
いる。エピタキシャル層４上にはゲート電極６を被覆す
るように層間絶縁膜１１を配置し、更にその上にソース
領域１０およびバックゲート領域９表面とオーミック接
触するソース電極１２を配置している。ソース電極１２
は、その一部を複数のユニットセル上で、外部への電気
的接続のためのソースパッドとしている。ＭＯＳＦＥＴ
１００は、耐圧２０〜６０Ｖを確保するために、Ｕ字型
溝３の溝幅を、マスクパターン上で、例えば、０．５μ
ｍ程度に設計している。
ＭＯＳＦＥＴとして、例えば、ソース・ドレイン間耐圧
２０〜６０ＶのＭＯＳＦＥＴ１００を図８を参照して説
明する。図において、１は半導体本体で、高濃度Ｎ型で
あるＮ+ 型シリコン基板２と、このシリコン基板２に積
層され、表面に断面形状Ｕ字型の溝（以下、Ｕ字型溝と
いう）３が形成されたエピタキシャル層４とを有してい
る。エピタキシャル層４表面に形成されたＵ字型溝３の
内部にゲート酸化膜５を介してポリシリコンからなるゲ
ート電極６が埋め込み形成されている。エピタキシャル
層４は、エピタキシャル層４の初期層でありＵ字型溝３
の底部に接して配置した低濃度Ｎ型であるＮ- 型ドレイ
ン領域７、このドレイン領域７上でＵ字型溝３により分
離された領域に配置したＰ型ベース領域８と、このベー
ス領域８表面層にベース領域８より高濃度に配置したＰ
+ 型バックゲート領域９と、ベース領域８およびバック
ゲート領域９の表面層に少なくともバックゲート領域９
を一部残して配置したＮ+型ソース領域１０とを含ん
で、Ｕ字型溝３により分離された領域を能動領域として
いる。エピタキシャル層４上にはゲート電極６を被覆す
るように層間絶縁膜１１を配置し、更にその上にソース
領域１０およびバックゲート領域９表面とオーミック接
触するソース電極１２を配置している。ソース電極１２
は、その一部を複数のユニットセル上で、外部への電気
的接続のためのソースパッドとしている。ＭＯＳＦＥＴ
１００は、耐圧２０〜６０Ｖを確保するために、Ｕ字型
溝３の溝幅を、マスクパターン上で、例えば、０．５μ
ｍ程度に設計している。
【０００４】次に、ＭＯＳＦＥＴ１００の製造方法につ
いて、図９乃至図１１を参照して説明する。先ず、第１
工程は、この工程の完了後を図９に示すように、Ｎ+ 型
シリコン基板２上にＮ- 型のエピタキシャル層４を形成
して半導体本体１を構成した後、エピタキシャル層４の
表面の所定位置を選択的にエッチングしてＵ字型溝３を
形成する。Ｕ字型溝３は、例えば、溝深さを、耐圧に応
じて、１．２〜２．２μｍ程度の範囲で、溝幅を、マス
クパターン上で、０．５μｍ程度にエッチングして形成
される。その後、熱酸化法によりエピタキシャル層４表
面およびＵ字型溝３内面にゲート酸化膜５を形成して
後、ＬＰＣＶＤ法により、例えば、膜厚１μｍ程度のポ
リシリコン膜１３をエピタキシャル層４表面に積層さ
せ、Ｕ字型溝３に埋め込む。
いて、図９乃至図１１を参照して説明する。先ず、第１
工程は、この工程の完了後を図９に示すように、Ｎ+ 型
シリコン基板２上にＮ- 型のエピタキシャル層４を形成
して半導体本体１を構成した後、エピタキシャル層４の
表面の所定位置を選択的にエッチングしてＵ字型溝３を
形成する。Ｕ字型溝３は、例えば、溝深さを、耐圧に応
じて、１．２〜２．２μｍ程度の範囲で、溝幅を、マス
クパターン上で、０．５μｍ程度にエッチングして形成
される。その後、熱酸化法によりエピタキシャル層４表
面およびＵ字型溝３内面にゲート酸化膜５を形成して
後、ＬＰＣＶＤ法により、例えば、膜厚１μｍ程度のポ
リシリコン膜１３をエピタキシャル層４表面に積層さ
せ、Ｕ字型溝３に埋め込む。
【０００５】次に、第２工程は、この工程の完了後を図
１０に示すように、第１工程完了後、ドライエッチ法に
よりゲート酸化膜５をストッパとしてポリシリコン膜１
３をエッチバックしてＵ字型溝３内にのみポリシリコン
膜１３を残し、Ｕ字型溝３内に埋め込まれたゲート電極
６を形成する。このとき、ゲート電極６表面はエピタキ
シャル層４表面より０．１μｍ以内の凹みでほぼ面一と
なるように、ポリシリコン膜１３がエッチバックされ
る。
１０に示すように、第１工程完了後、ドライエッチ法に
よりゲート酸化膜５をストッパとしてポリシリコン膜１
３をエッチバックしてＵ字型溝３内にのみポリシリコン
膜１３を残し、Ｕ字型溝３内に埋め込まれたゲート電極
６を形成する。このとき、ゲート電極６表面はエピタキ
シャル層４表面より０．１μｍ以内の凹みでほぼ面一と
なるように、ポリシリコン膜１３がエッチバックされ
る。
【０００６】次に、第３工程はこの工程の完了後を図１
１に示すように、第２工程完了後、エピタキシャル層４
表面のゲート酸化膜５を除去した後、熱酸化法によりエ
ピタキシャル層４表面およびゲート電極６表面に薄い酸
化膜１４を形成し、ゲート電極６をマスクにしてホウ素
をイオン注入および熱拡散して、Ｕ字型溝３により分離
された領域に、例えば、耐圧に応じて、拡散深さ１．０
〜１．８μｍ程度の範囲でＰ型ベース領域８を形成す
る。この後、ベース領域８の一部の面をフォトリソグラ
フィ法でのレジストパターンでマスクしてホウ素または
弗化ホウ素をイオン注入し、フォトレジスト膜除去後に
熱拡散して、ベース領域８表面層にＰ+ 型バックゲート
領域９を形成する。さらに、ゲート電極６をマスクにす
るとともに、ベース領域８およびバックゲート領域９の
一部の面をフォトリソグラフィ法でのレジストパターン
でマスクして、砒素またはリンをイオン注入し、フォト
レジスト膜除去後に熱拡散して、ベース領域８およびバ
ックゲート領域９表面層に、例えば、拡散深さ０．４μ
ｍ程度のＮ+ 型ソース領域１０を形成する。尚、ベース
領域８やソース領域１０等が形成された後のエピタキシ
ャル層４の初期層のままの領域は、Ｎ- 型ドレイン領域
７となる。
１に示すように、第２工程完了後、エピタキシャル層４
表面のゲート酸化膜５を除去した後、熱酸化法によりエ
ピタキシャル層４表面およびゲート電極６表面に薄い酸
化膜１４を形成し、ゲート電極６をマスクにしてホウ素
をイオン注入および熱拡散して、Ｕ字型溝３により分離
された領域に、例えば、耐圧に応じて、拡散深さ１．０
〜１．８μｍ程度の範囲でＰ型ベース領域８を形成す
る。この後、ベース領域８の一部の面をフォトリソグラ
フィ法でのレジストパターンでマスクしてホウ素または
弗化ホウ素をイオン注入し、フォトレジスト膜除去後に
熱拡散して、ベース領域８表面層にＰ+ 型バックゲート
領域９を形成する。さらに、ゲート電極６をマスクにす
るとともに、ベース領域８およびバックゲート領域９の
一部の面をフォトリソグラフィ法でのレジストパターン
でマスクして、砒素またはリンをイオン注入し、フォト
レジスト膜除去後に熱拡散して、ベース領域８およびバ
ックゲート領域９表面層に、例えば、拡散深さ０．４μ
ｍ程度のＮ+ 型ソース領域１０を形成する。尚、ベース
領域８やソース領域１０等が形成された後のエピタキシ
ャル層４の初期層のままの領域は、Ｎ- 型ドレイン領域
７となる。
【０００７】次に、第４工程はこの工程の完了後を図８
に示すように、第３工程完了後、エピタキシャル層４表
面およびゲート電極６表面をＣＶＤ法により層間絶縁膜
１１で被覆する。ソース領域１０表面の一部およびバッ
クゲート領域９表面が露出するように層間絶縁膜１１お
よび酸化膜１４（図８では図示せず）にコンタクト窓を
形成して後、その上からスパッタ法によりアルミニウム
膜で被覆し、このアルミニウム膜をフォトリソグラフィ
法およびドライエッチ法により選択的に除去して、バッ
クゲート領域９およびソース領域１０とオーミック接触
により電気的に接続するソース電極１２を形成する。ソ
ース電極１２はその一部を外部への電気的接続のための
ソースパッドとしている。また、図示しないが、ゲート
電極６から外部に電気的に接続するためのゲートパッド
がポリシリコン膜１３およびアルミニウム膜によりゲー
ト電極６およびソース電極１２と同時形成されている。
に示すように、第３工程完了後、エピタキシャル層４表
面およびゲート電極６表面をＣＶＤ法により層間絶縁膜
１１で被覆する。ソース領域１０表面の一部およびバッ
クゲート領域９表面が露出するように層間絶縁膜１１お
よび酸化膜１４（図８では図示せず）にコンタクト窓を
形成して後、その上からスパッタ法によりアルミニウム
膜で被覆し、このアルミニウム膜をフォトリソグラフィ
法およびドライエッチ法により選択的に除去して、バッ
クゲート領域９およびソース領域１０とオーミック接触
により電気的に接続するソース電極１２を形成する。ソ
ース電極１２はその一部を外部への電気的接続のための
ソースパッドとしている。また、図示しないが、ゲート
電極６から外部に電気的に接続するためのゲートパッド
がポリシリコン膜１３およびアルミニウム膜によりゲー
ト電極６およびソース電極１２と同時形成されている。
【０００８】次に、ＭＯＳＦＥＴ１００と同様な構成の
中耐圧系のＭＯＳＦＥＴとして、例えば、ソース・ドレ
イン間耐圧１５０〜２５０ＶのＭＯＳＦＥＴ２００の構
成を、ＭＯＳＦＥＴが問題なく製造できたと仮定して、
図１２を参照して説明する。図において、２１は半導体
本体で、高濃度Ｎ型であるＮ+ 型シリコン基板２２と、
このシリコン基板２２に積層され、表面にＵ字型溝２３
が形成されたエピタキシャル層２４とを有している。エ
ピタキシャル層２４表面に形成されたＵ字型溝２３の内
部にゲート酸化膜２５を介してポリシリコンからなるゲ
ート電極２６が埋め込み形成されている。エピタキシャ
ル層２４は、エピタキシャル層２４の初期層でありＵ字
型溝２３の底部に接して配置した低濃度Ｎ型であるＮ-
型ドレイン領域２７、このドレイン領域２７上でＵ字型
溝２３により分離された領域に配置したＰ型ベース領域
２８と、このベース領域２８表面層にベース領域２８よ
り高濃度に配置したＰ+ 型バックゲート領域２９と、ベ
ース領域２８およびバックゲート領域２９の表面層に少
なくともバックゲート領域２９を一部残して配置したＮ
+ 型ソース領域３０とを含んでいる。エピタキシャル層
２４上にはゲート電極２６を被覆するように層間絶縁膜
３１を配置し、更にその上にソース領域３０およびバッ
クゲート領域２９表面とオーミック接触するソース電極
３２を配置している。ＭＯＳＦＥＴ２００は、耐圧１５
０〜２５０Ｖを確保するために、Ｕ字型溝２３の溝幅
を、例えば、マスクパターン上で、１．５〜３．０μｍ
程度（図１２では２．０μｍ）に設計している。
中耐圧系のＭＯＳＦＥＴとして、例えば、ソース・ドレ
イン間耐圧１５０〜２５０ＶのＭＯＳＦＥＴ２００の構
成を、ＭＯＳＦＥＴが問題なく製造できたと仮定して、
図１２を参照して説明する。図において、２１は半導体
本体で、高濃度Ｎ型であるＮ+ 型シリコン基板２２と、
このシリコン基板２２に積層され、表面にＵ字型溝２３
が形成されたエピタキシャル層２４とを有している。エ
ピタキシャル層２４表面に形成されたＵ字型溝２３の内
部にゲート酸化膜２５を介してポリシリコンからなるゲ
ート電極２６が埋め込み形成されている。エピタキシャ
ル層２４は、エピタキシャル層２４の初期層でありＵ字
型溝２３の底部に接して配置した低濃度Ｎ型であるＮ-
型ドレイン領域２７、このドレイン領域２７上でＵ字型
溝２３により分離された領域に配置したＰ型ベース領域
２８と、このベース領域２８表面層にベース領域２８よ
り高濃度に配置したＰ+ 型バックゲート領域２９と、ベ
ース領域２８およびバックゲート領域２９の表面層に少
なくともバックゲート領域２９を一部残して配置したＮ
+ 型ソース領域３０とを含んでいる。エピタキシャル層
２４上にはゲート電極２６を被覆するように層間絶縁膜
３１を配置し、更にその上にソース領域３０およびバッ
クゲート領域２９表面とオーミック接触するソース電極
３２を配置している。ＭＯＳＦＥＴ２００は、耐圧１５
０〜２５０Ｖを確保するために、Ｕ字型溝２３の溝幅
を、例えば、マスクパターン上で、１．５〜３．０μｍ
程度（図１２では２．０μｍ）に設計している。
【０００９】
【発明が解決しようとする課題】ところで、ＭＯＳＦＥ
Ｔ２００をＭＯＳＦＥＴ１００と同様な製造方法で製造
しようとした場合、次のような問題がある。ＭＯＳＦＥ
Ｔ２００をＭＯＳＦＥＴ１００と同様な製造方法で製造
した場合の製造方法について、ＭＯＳＦＥＴ１００の製
造方法の第３工程に対応する工程までを、図１３乃至図
１５を参照して説明する。先ず、第１工程は、この工程
の完了後を図１３に示すように、Ｎ+ 型シリコン基板２
２上にＮ- 型のエピタキシャル層２４を形成して半導体
本体２１を構成した後、エピタキシャル層２４の表面の
所定位置を選択的にエッチングしてＵ字型溝２３を形成
する。Ｕ字型溝２３は、例えば、耐圧に応じて、溝深さ
を、１．５〜２．５μｍ程度の範囲で、溝幅を、マスク
パターン上で、１．５〜３．０μｍ程度の範囲（図１３
では２．０μｍ）でエッチングして形成される。その
後、熱酸化法によりエピタキシャル層２４表面およびＵ
字型溝２３内面にゲート酸化膜２５を形成して後、ＬＰ
ＣＶＤ法により、表面がほぼ平坦になる膜厚２〜５μｍ
程度のポリシリコン膜３３をエピタキシャル層２４表面
に積層させ、Ｕ字型溝２３に埋め込む。
Ｔ２００をＭＯＳＦＥＴ１００と同様な製造方法で製造
しようとした場合、次のような問題がある。ＭＯＳＦＥ
Ｔ２００をＭＯＳＦＥＴ１００と同様な製造方法で製造
した場合の製造方法について、ＭＯＳＦＥＴ１００の製
造方法の第３工程に対応する工程までを、図１３乃至図
１５を参照して説明する。先ず、第１工程は、この工程
の完了後を図１３に示すように、Ｎ+ 型シリコン基板２
２上にＮ- 型のエピタキシャル層２４を形成して半導体
本体２１を構成した後、エピタキシャル層２４の表面の
所定位置を選択的にエッチングしてＵ字型溝２３を形成
する。Ｕ字型溝２３は、例えば、耐圧に応じて、溝深さ
を、１．５〜２．５μｍ程度の範囲で、溝幅を、マスク
パターン上で、１．５〜３．０μｍ程度の範囲（図１３
では２．０μｍ）でエッチングして形成される。その
後、熱酸化法によりエピタキシャル層２４表面およびＵ
字型溝２３内面にゲート酸化膜２５を形成して後、ＬＰ
ＣＶＤ法により、表面がほぼ平坦になる膜厚２〜５μｍ
程度のポリシリコン膜３３をエピタキシャル層２４表面
に積層させ、Ｕ字型溝２３に埋め込む。
【００１０】次に、第２工程は、この工程の完了後を図
１４に示すように、第１工程完了後、Ｕ字型溝２３内に
埋め込まれたゲート電極２６を形成するために、ドライ
エッチ法によりゲート酸化膜２５をストッパとしてポリ
シリコン膜３３をエッチバックしてエピタキシャル層２
４表面から除去し、Ｕ字型溝２３内にのみポリシリコン
膜３３を残す。ところが、Ｕ字型溝２３内には、残され
たポリシリコン膜３３により、エピタキシャル層２４表
面より０．４μｍ以上の深さに表面位置があるゲート電
極２６Ａが形成される。
１４に示すように、第１工程完了後、Ｕ字型溝２３内に
埋め込まれたゲート電極２６を形成するために、ドライ
エッチ法によりゲート酸化膜２５をストッパとしてポリ
シリコン膜３３をエッチバックしてエピタキシャル層２
４表面から除去し、Ｕ字型溝２３内にのみポリシリコン
膜３３を残す。ところが、Ｕ字型溝２３内には、残され
たポリシリコン膜３３により、エピタキシャル層２４表
面より０．４μｍ以上の深さに表面位置があるゲート電
極２６Ａが形成される。
【００１１】次に、第３工程はこの工程の完了後を図１
５に示すように、第２工程完了後、エピタキシャル層２
４表面のゲート酸化膜２５を除去した後、熱酸化法によ
りエピタキシャル層２４表面およびゲート電極２６Ａ表
面に薄い酸化膜３４を形成し、ゲート電極２６Ａをマス
クにしてホウ素をイオン注入および熱拡散して、Ｕ字型
溝２３により分離された領域に、例えば、耐圧に応じ
て、拡散深さ１．３〜２．１μｍ程度の範囲でＰ型ベー
ス領域２８を形成する。この後、ベース領域２８の一部
の面をフォトリソグラフィ法でのレジストパターンでマ
スクしてホウ素または弗化ホウ素をイオン注入し、フォ
トレジスト膜除去後に熱拡散して、ベース領域２８表面
層にＰ+ 型バックゲート領域２９を形成する。さらに、
ゲート電極２６をマスクにするとともに、ベース領域２
８およびバックゲート領域２９の一部の面をフォトリソ
グラフィ法でのレジストパターンでマスクして、砒素ま
たはリンをイオン注入し、フォトレジスト膜除去後に熱
拡散して、ベース領域２８およびバックゲート領域２９
表面層に、例えば、拡散深さ０．４μｍ程度のＮ+ 型ソ
ース領域３０を形成する。尚、ベース領域２８やソース
領域３０等が形成された後のエピタキシャル層２４の初
期層のままの領域は、Ｎ- 型ドレイン領域２７となる。
５に示すように、第２工程完了後、エピタキシャル層２
４表面のゲート酸化膜２５を除去した後、熱酸化法によ
りエピタキシャル層２４表面およびゲート電極２６Ａ表
面に薄い酸化膜３４を形成し、ゲート電極２６Ａをマス
クにしてホウ素をイオン注入および熱拡散して、Ｕ字型
溝２３により分離された領域に、例えば、耐圧に応じ
て、拡散深さ１．３〜２．１μｍ程度の範囲でＰ型ベー
ス領域２８を形成する。この後、ベース領域２８の一部
の面をフォトリソグラフィ法でのレジストパターンでマ
スクしてホウ素または弗化ホウ素をイオン注入し、フォ
トレジスト膜除去後に熱拡散して、ベース領域２８表面
層にＰ+ 型バックゲート領域２９を形成する。さらに、
ゲート電極２６をマスクにするとともに、ベース領域２
８およびバックゲート領域２９の一部の面をフォトリソ
グラフィ法でのレジストパターンでマスクして、砒素ま
たはリンをイオン注入し、フォトレジスト膜除去後に熱
拡散して、ベース領域２８およびバックゲート領域２９
表面層に、例えば、拡散深さ０．４μｍ程度のＮ+ 型ソ
ース領域３０を形成する。尚、ベース領域２８やソース
領域３０等が形成された後のエピタキシャル層２４の初
期層のままの領域は、Ｎ- 型ドレイン領域２７となる。
【００１２】以上に説明したように、表面に溝が形成さ
れた半導体本体の表面に積層された埋め込み用膜をエッ
チバックし、溝の内部にのみ埋め込み膜を残して、溝の
内部に埋め込み層を形成する場合、溝の幅が広くなる
と、埋め込み層表面が半導体本体表面から大きく低下し
て、埋め込み層としての機能を正常に働かせることがで
きないという問題がある。上述の例では、従来の低耐圧
系のＭＯＳＦＥＴ１００と同様な製造方法で中耐圧系の
ＭＯＳＦＥＴ２００を製造しようとすると、Ｕ字型溝２
３内のポリシリコン膜３３がエッチングされ過ぎ、ゲー
ト電極２６Ａの表面位置がエピタキシャル層２４表面か
ら大きく低下し、ソース領域３０の拡散深さより深くな
り、ＭＯＳＦＥＴとして動作させたときチャネル層が正
常に形成されないため、ＭＯＳＦＥＴ２００をＭＯＳＦ
ＥＴ１００と同様な製造方法で製造できないという問題
がある。本発明は上記問題点に鑑みてなされたものであ
り、その目的は、表面に溝が形成された半導体本体の表
面に積層された埋め込み用膜をエッチバックし、溝の内
部にのみ埋め込み膜を残して、溝の内部に埋め込み層を
形成する場合、溝の幅が広くなっても、埋め込み層表面
が半導体本体表面とほぼ面一となるようにして、埋め込
み層としての機能を正常に働かせることができる半導体
装置およびその製造方法を提供することである。また、
その目的は、中耐圧系のＵＭＯＳ構造の半導体装置とし
て、低耐圧系のＵＭＯＳ構造の半導体装置よりＵ字型溝
の溝幅を広くとる必要があり、そのためにＵ字型溝の溝
幅が広くなっても、ゲート電極の表面位置がソース領域
の拡散深さより浅く形成される構造および製造方法とす
ることにより、ＵＭＯＳ構造の半導体装置として動作さ
せたとき正常なチャネル層が形成される半導体装置およ
びその製造方法を提供することである。
れた半導体本体の表面に積層された埋め込み用膜をエッ
チバックし、溝の内部にのみ埋め込み膜を残して、溝の
内部に埋め込み層を形成する場合、溝の幅が広くなる
と、埋め込み層表面が半導体本体表面から大きく低下し
て、埋め込み層としての機能を正常に働かせることがで
きないという問題がある。上述の例では、従来の低耐圧
系のＭＯＳＦＥＴ１００と同様な製造方法で中耐圧系の
ＭＯＳＦＥＴ２００を製造しようとすると、Ｕ字型溝２
３内のポリシリコン膜３３がエッチングされ過ぎ、ゲー
ト電極２６Ａの表面位置がエピタキシャル層２４表面か
ら大きく低下し、ソース領域３０の拡散深さより深くな
り、ＭＯＳＦＥＴとして動作させたときチャネル層が正
常に形成されないため、ＭＯＳＦＥＴ２００をＭＯＳＦ
ＥＴ１００と同様な製造方法で製造できないという問題
がある。本発明は上記問題点に鑑みてなされたものであ
り、その目的は、表面に溝が形成された半導体本体の表
面に積層された埋め込み用膜をエッチバックし、溝の内
部にのみ埋め込み膜を残して、溝の内部に埋め込み層を
形成する場合、溝の幅が広くなっても、埋め込み層表面
が半導体本体表面とほぼ面一となるようにして、埋め込
み層としての機能を正常に働かせることができる半導体
装置およびその製造方法を提供することである。また、
その目的は、中耐圧系のＵＭＯＳ構造の半導体装置とし
て、低耐圧系のＵＭＯＳ構造の半導体装置よりＵ字型溝
の溝幅を広くとる必要があり、そのためにＵ字型溝の溝
幅が広くなっても、ゲート電極の表面位置がソース領域
の拡散深さより浅く形成される構造および製造方法とす
ることにより、ＵＭＯＳ構造の半導体装置として動作さ
せたとき正常なチャネル層が形成される半導体装置およ
びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】（１）本発明の半導体装
置は、表面に溝を形成した半導体本体と、溝の内部に第
１エッチングストッパ膜を介して埋め込み形成し表面に
凹みを有する第１埋め込み層と、第１埋め込み層の凹み
の内部に第２エッチングストッパを介して埋め込み形成
した第２埋め込み層とを具備している。 （２）本発明の半導体装置は、上記（１）項において、
前記第１エッチングストッパ膜および第２エッチングス
トッパ膜がシリコン酸化膜からなり、前記第１埋め込み
層および第２埋め込み層がポリシリコンからなることを
特徴とする。 （３）本発明の半導体装置は、上記（１）項において、
前記第１エッチングストッパ膜がゲート酸化膜であり、
前記第１埋め込み層がゲート電極であることを特徴とす
る。 （４）本発明の半導体装置は、表面側に断面形状Ｕ字型
の溝を形成し、溝により分離された複数領域を能動領域
とする半導体本体と、溝の内部にゲート酸化膜を介して
埋め込み形成し表面に凹みを有するゲート電極と、ゲー
ト電極の凹みの内部に薄いシリコン酸化膜を介して埋め
込み形成したポリシリコン層とを具備したＵＭＯＳ構造
の半導体装置である。 （５）本発明の半導体装置は、上記（４）項において、
前記半導体本体が、前記溝の底部に接して配置した低濃
度一導電型ドレイン領域と、前記ドレイン領域上で前記
各能動領域に配置した他導電型ベース領域と、前記各ベ
ース領域表面層に配置した高濃度一導電型ソース領域と
を含み、前記溝の幅が１．５μｍ以上であることを特徴
とする。 （６）本発明の半導体装置は、上記（５）項において、
前記各能動領域の平面パターンが略方形のセル状で、各
平面パターンが千鳥状に配置されていることを特徴とす
る。 （７）本発明の半導体装置の製造方法は、表面に溝を形
成した半導体本体を準備する工程と、前記半導体本体の
溝内面を含む表面にエッチバックの第１エッチングスト
ッパ膜を形成し、その上に前記溝の位置で凹みが生じる
膜厚の第１埋め込み膜を積層する工程と、前記第１埋め
込み膜の表面にエッチバックの第２エッチングストッパ
膜を形成し、その上に表面がほぼ平坦になる膜厚の第２
埋め込み膜を積層する工程と、前記第２エッチングスト
ッパ膜をエッチングストッパとして前記第２埋め込み膜
をエッチバックして前記第１埋め込み膜の凹みにのみ第
２埋め込み膜を残す工程と、前記第１埋め込み膜表面に
露出した前記第２エッチングストッパ膜を除去し、前記
第１エッチングストッパ膜をエッチングストッパとして
前記第１埋め込み膜および第２埋め込み膜をエッチバッ
クして前記溝にのみ前記第１埋め込み膜および第２埋め
込み膜を残し、前記溝内に埋め込まれた第１埋め込み層
および第２埋め込み層を形成する工程とを有する。 （８）本発明の半導体装置の製造方法は、上記（７）項
において、前記第１エッチングストッパ膜および第２エ
ッチングストッパ膜がシリコン酸化膜からなり、前記第
１埋め込み膜および第２埋め込み膜がポリシリコンから
なることを特徴とする。 （９）本発明の半導体装置の製造方法は、上記（７）項
において、前記第１エッチングストッパ膜がゲート酸化
膜であり、前記第１埋め込み層がゲート電極であること
を特徴とする。 （１０）本発明の半導体装置の製造方法は、表面側が低
濃度一導電型でこの表面側に断面形状Ｕ字型の溝を形成
した半導体本体を準備する工程と、前記半導体本体の表
面および溝内面にゲート酸化膜を形成し、その上に溝の
位置で表面に凹みを生じる所定膜厚で第１ポリシリコン
膜を積層する工程と、 前記第１ポリシリコン膜の表面
に薄いシリコン酸化膜を形成し、その上に表面がほぼ平
坦になる所定膜厚で第２ポリシリコン膜を積層する工程
と、前記シリコン酸化膜をエッチングストッパとして前
記第２ポリシリコン膜をエッチバックして前記第１ポリ
シリコン膜の凹みにのみ第２ポリシリコン膜を残す工程
と、前記第１ポリシリコン膜表面に露出した前記シリコ
ン酸化膜を除去し、前記ゲート酸化膜をストッパとして
前記第１ポリシリコン膜および第２ポリシリコン膜をエ
ッチバックして前記溝にのみ前記第１ポリシリコン膜お
よび第２ポリシリコン膜を残し、前記溝内に埋め込まれ
たゲート電極およびポリシリコン層を形成する工程と、
前記ゲート電極およびポリシリコン層をマスクにして、
前記溝により分離された領域に他導電型ベース領域およ
び高濃度一導電型ソース領域を形成してこの分離領域を
能動領域とする工程とを有するＵＭＯＳ構造の半導体装
置の製造方法である。
置は、表面に溝を形成した半導体本体と、溝の内部に第
１エッチングストッパ膜を介して埋め込み形成し表面に
凹みを有する第１埋め込み層と、第１埋め込み層の凹み
の内部に第２エッチングストッパを介して埋め込み形成
した第２埋め込み層とを具備している。 （２）本発明の半導体装置は、上記（１）項において、
前記第１エッチングストッパ膜および第２エッチングス
トッパ膜がシリコン酸化膜からなり、前記第１埋め込み
層および第２埋め込み層がポリシリコンからなることを
特徴とする。 （３）本発明の半導体装置は、上記（１）項において、
前記第１エッチングストッパ膜がゲート酸化膜であり、
前記第１埋め込み層がゲート電極であることを特徴とす
る。 （４）本発明の半導体装置は、表面側に断面形状Ｕ字型
の溝を形成し、溝により分離された複数領域を能動領域
とする半導体本体と、溝の内部にゲート酸化膜を介して
埋め込み形成し表面に凹みを有するゲート電極と、ゲー
ト電極の凹みの内部に薄いシリコン酸化膜を介して埋め
込み形成したポリシリコン層とを具備したＵＭＯＳ構造
の半導体装置である。 （５）本発明の半導体装置は、上記（４）項において、
前記半導体本体が、前記溝の底部に接して配置した低濃
度一導電型ドレイン領域と、前記ドレイン領域上で前記
各能動領域に配置した他導電型ベース領域と、前記各ベ
ース領域表面層に配置した高濃度一導電型ソース領域と
を含み、前記溝の幅が１．５μｍ以上であることを特徴
とする。 （６）本発明の半導体装置は、上記（５）項において、
前記各能動領域の平面パターンが略方形のセル状で、各
平面パターンが千鳥状に配置されていることを特徴とす
る。 （７）本発明の半導体装置の製造方法は、表面に溝を形
成した半導体本体を準備する工程と、前記半導体本体の
溝内面を含む表面にエッチバックの第１エッチングスト
ッパ膜を形成し、その上に前記溝の位置で凹みが生じる
膜厚の第１埋め込み膜を積層する工程と、前記第１埋め
込み膜の表面にエッチバックの第２エッチングストッパ
膜を形成し、その上に表面がほぼ平坦になる膜厚の第２
埋め込み膜を積層する工程と、前記第２エッチングスト
ッパ膜をエッチングストッパとして前記第２埋め込み膜
をエッチバックして前記第１埋め込み膜の凹みにのみ第
２埋め込み膜を残す工程と、前記第１埋め込み膜表面に
露出した前記第２エッチングストッパ膜を除去し、前記
第１エッチングストッパ膜をエッチングストッパとして
前記第１埋め込み膜および第２埋め込み膜をエッチバッ
クして前記溝にのみ前記第１埋め込み膜および第２埋め
込み膜を残し、前記溝内に埋め込まれた第１埋め込み層
および第２埋め込み層を形成する工程とを有する。 （８）本発明の半導体装置の製造方法は、上記（７）項
において、前記第１エッチングストッパ膜および第２エ
ッチングストッパ膜がシリコン酸化膜からなり、前記第
１埋め込み膜および第２埋め込み膜がポリシリコンから
なることを特徴とする。 （９）本発明の半導体装置の製造方法は、上記（７）項
において、前記第１エッチングストッパ膜がゲート酸化
膜であり、前記第１埋め込み層がゲート電極であること
を特徴とする。 （１０）本発明の半導体装置の製造方法は、表面側が低
濃度一導電型でこの表面側に断面形状Ｕ字型の溝を形成
した半導体本体を準備する工程と、前記半導体本体の表
面および溝内面にゲート酸化膜を形成し、その上に溝の
位置で表面に凹みを生じる所定膜厚で第１ポリシリコン
膜を積層する工程と、 前記第１ポリシリコン膜の表面
に薄いシリコン酸化膜を形成し、その上に表面がほぼ平
坦になる所定膜厚で第２ポリシリコン膜を積層する工程
と、前記シリコン酸化膜をエッチングストッパとして前
記第２ポリシリコン膜をエッチバックして前記第１ポリ
シリコン膜の凹みにのみ第２ポリシリコン膜を残す工程
と、前記第１ポリシリコン膜表面に露出した前記シリコ
ン酸化膜を除去し、前記ゲート酸化膜をストッパとして
前記第１ポリシリコン膜および第２ポリシリコン膜をエ
ッチバックして前記溝にのみ前記第１ポリシリコン膜お
よび第２ポリシリコン膜を残し、前記溝内に埋め込まれ
たゲート電極およびポリシリコン層を形成する工程と、
前記ゲート電極およびポリシリコン層をマスクにして、
前記溝により分離された領域に他導電型ベース領域およ
び高濃度一導電型ソース領域を形成してこの分離領域を
能動領域とする工程とを有するＵＭＯＳ構造の半導体装
置の製造方法である。
【００１４】
【発明の実施の形態】以下に、本発明の一実施例のＵＭ
ＯＳ構造の中耐圧系のＭＯＳＦＥＴ３００について、図
１を参照して説明する。４１は半導体本体で、高濃度一
導電型であるＮ+ 型シリコン基板４２と、このシリコン
基板４２に積層され、表面にＵ字型溝４３が形成された
エピタキシャル層４４とを有している。エピタキシャル
層４４表面に形成されたＵ字型溝４３の内部にゲート酸
化膜４５を介してポリシリコンからなるゲート電極４６
が埋め込み形成され、さらに、ゲート電極４６の凹みに
薄いシリコン酸化膜５３を介してポリシリコン層５４が
埋め込み形成されている。エピタキシャル層４４はエピ
タキシャル層４４の初期層でありＵ字型溝４３の底部に
接して配置された低濃度一導電型であるＮ- 型ドレイン
領域４７、このドレイン領域４７上でＵ字型溝４３によ
り分離された領域に配置した他導電型であるＰ型ベース
領域４８と、このベース領域４８表面層にベース領域４
８より高濃度に配置したＰ+ 型バックゲート領域４９
と、ベース領域４８およびバックゲート領域４９の表面
層に少なくともバックゲート領域４９を一部残して配置
したＮ+ 型ソース領域５０とを含んで、Ｕ字型溝４３に
より分離された領域を能動領域としている。エピタキシ
ャル層４４上にはゲート電極４６およびポリシリコン層
５４を被覆するように層間絶縁膜５１を配置し、更にそ
の上にソース領域５０およびバックゲート領域４９表面
とオーミック接触するソース電極５２を配置している。
ソース電極５２は、その一部を複数のユニットセル上
で、外部への電気的接続のためのソースパッドとしてい
る。ＭＯＳＦＥＴ３００は、耐圧１５０〜２５０Ｖを確
保するために、Ｕ字型溝４３の溝幅を、例えば、マスク
パターン上で、１．５〜３．０μｍ程度（図１では２．
０μｍ）に設計している。エピタキシャル層４４表面の
平面的なパターンについて説明すると、図２に示すよう
に、Ｕ字型溝４３により囲繞分離された能動領域Ａの平
面パターンは、略方形のセル状で、このセル状パターン
が千鳥状に配置され、各能動領域Ａには、ベース領域４
８、バックゲート領域４９およびソース領域５０が露出
配置され、ソース領域５０は全体が略正方形であり、且
つ、所定の一定幅で離隔した非環状の略４等分に分割さ
れた略３角形のパターンで露出しており、ベース領域４
８およびバックゲート領域４９はこの略３角形のパター
ンで挟まれた幅狭なパターンで露出している。
ＯＳ構造の中耐圧系のＭＯＳＦＥＴ３００について、図
１を参照して説明する。４１は半導体本体で、高濃度一
導電型であるＮ+ 型シリコン基板４２と、このシリコン
基板４２に積層され、表面にＵ字型溝４３が形成された
エピタキシャル層４４とを有している。エピタキシャル
層４４表面に形成されたＵ字型溝４３の内部にゲート酸
化膜４５を介してポリシリコンからなるゲート電極４６
が埋め込み形成され、さらに、ゲート電極４６の凹みに
薄いシリコン酸化膜５３を介してポリシリコン層５４が
埋め込み形成されている。エピタキシャル層４４はエピ
タキシャル層４４の初期層でありＵ字型溝４３の底部に
接して配置された低濃度一導電型であるＮ- 型ドレイン
領域４７、このドレイン領域４７上でＵ字型溝４３によ
り分離された領域に配置した他導電型であるＰ型ベース
領域４８と、このベース領域４８表面層にベース領域４
８より高濃度に配置したＰ+ 型バックゲート領域４９
と、ベース領域４８およびバックゲート領域４９の表面
層に少なくともバックゲート領域４９を一部残して配置
したＮ+ 型ソース領域５０とを含んで、Ｕ字型溝４３に
より分離された領域を能動領域としている。エピタキシ
ャル層４４上にはゲート電極４６およびポリシリコン層
５４を被覆するように層間絶縁膜５１を配置し、更にそ
の上にソース領域５０およびバックゲート領域４９表面
とオーミック接触するソース電極５２を配置している。
ソース電極５２は、その一部を複数のユニットセル上
で、外部への電気的接続のためのソースパッドとしてい
る。ＭＯＳＦＥＴ３００は、耐圧１５０〜２５０Ｖを確
保するために、Ｕ字型溝４３の溝幅を、例えば、マスク
パターン上で、１．５〜３．０μｍ程度（図１では２．
０μｍ）に設計している。エピタキシャル層４４表面の
平面的なパターンについて説明すると、図２に示すよう
に、Ｕ字型溝４３により囲繞分離された能動領域Ａの平
面パターンは、略方形のセル状で、このセル状パターン
が千鳥状に配置され、各能動領域Ａには、ベース領域４
８、バックゲート領域４９およびソース領域５０が露出
配置され、ソース領域５０は全体が略正方形であり、且
つ、所定の一定幅で離隔した非環状の略４等分に分割さ
れた略３角形のパターンで露出しており、ベース領域４
８およびバックゲート領域４９はこの略３角形のパター
ンで挟まれた幅狭なパターンで露出している。
【００１５】上記構成によれば、ゲート電極４６の凹み
に薄いシリコン酸化膜５３を介してポリシリコン層５４
が埋め込み形成されているので、ゲート電極４６表面は
エピタキシャル層４４表面とほぼ面一となり、ゲート電
極４６の表面位置がソース領域５０の拡散深さより浅く
形成されるので、低耐圧系のＭＯＳＦＥＴよりＵ字型溝
の幅が広くなる中耐圧系のＭＯＳＦＥＴとして動作させ
たとき，Ｕ字型溝４３の側壁面のドレイン領域４７とソ
ース領域５０間のベース領域４８に完全なチャネル層を
形成することができる。
に薄いシリコン酸化膜５３を介してポリシリコン層５４
が埋め込み形成されているので、ゲート電極４６表面は
エピタキシャル層４４表面とほぼ面一となり、ゲート電
極４６の表面位置がソース領域５０の拡散深さより浅く
形成されるので、低耐圧系のＭＯＳＦＥＴよりＵ字型溝
の幅が広くなる中耐圧系のＭＯＳＦＥＴとして動作させ
たとき，Ｕ字型溝４３の側壁面のドレイン領域４７とソ
ース領域５０間のベース領域４８に完全なチャネル層を
形成することができる。
【００１６】次に、ＭＯＳＦＥＴ３００の製造方法につ
いて、図３乃至図７を参照して説明する。先ず、第１工
程は、この工程の完了後を図３に示すように、Ｎ+ 型シ
リコン基板４２上にＮ- 型のエピタキシャル層４４を形
成して半導体本体４１を構成した後、エピタキシャル層
４４の表面の所定位置を選択的にエッチングしてＵ字型
溝４３を形成する。Ｕ字型溝４３は、例えば、耐圧に応
じて、溝深さを、１．５〜２．５μｍ程度の範囲で、溝
幅を、マスクパターン上で、１．５〜３．０μｍ程度の
範囲でエッチングして形成される。その後、熱酸化法に
よりエピタキシャル層４４表面およびＵ字型溝４３内面
にゲート酸化膜４５を形成して後、ＬＰＣＶＤ法により
第１ポリシリコン膜５５を、ＭＯＳＦＥＴ１００の製造
方法におけるポリシリコン膜１３と同程度の膜厚（１μ
ｍ程度）で積層させる。このとき、第１ポリシリコン膜
５５表面にはＵ字型溝４３の位置に凹み４３ａが生じて
いる。
いて、図３乃至図７を参照して説明する。先ず、第１工
程は、この工程の完了後を図３に示すように、Ｎ+ 型シ
リコン基板４２上にＮ- 型のエピタキシャル層４４を形
成して半導体本体４１を構成した後、エピタキシャル層
４４の表面の所定位置を選択的にエッチングしてＵ字型
溝４３を形成する。Ｕ字型溝４３は、例えば、耐圧に応
じて、溝深さを、１．５〜２．５μｍ程度の範囲で、溝
幅を、マスクパターン上で、１．５〜３．０μｍ程度の
範囲でエッチングして形成される。その後、熱酸化法に
よりエピタキシャル層４４表面およびＵ字型溝４３内面
にゲート酸化膜４５を形成して後、ＬＰＣＶＤ法により
第１ポリシリコン膜５５を、ＭＯＳＦＥＴ１００の製造
方法におけるポリシリコン膜１３と同程度の膜厚（１μ
ｍ程度）で積層させる。このとき、第１ポリシリコン膜
５５表面にはＵ字型溝４３の位置に凹み４３ａが生じて
いる。
【００１７】次に、第２工程は、この工程の完了後を図
４に示すように、第１工程完了後、熱酸化法により第１
ポリシリコン膜５５表面にゲート酸化膜４５と同程度の
厚さの薄いシリコン酸化膜５３を形成して後、ＬＰＣＶ
Ｄ法により第２ポリシリコン膜５６を凹み４３ａが埋め
込まれ、第２ポリシリコン膜５６表面がほぼ平坦になる
膜厚１〜４μｍ程度で積層させる。
４に示すように、第１工程完了後、熱酸化法により第１
ポリシリコン膜５５表面にゲート酸化膜４５と同程度の
厚さの薄いシリコン酸化膜５３を形成して後、ＬＰＣＶ
Ｄ法により第２ポリシリコン膜５６を凹み４３ａが埋め
込まれ、第２ポリシリコン膜５６表面がほぼ平坦になる
膜厚１〜４μｍ程度で積層させる。
【００１８】次に、第３工程は、この工程の完了後を図
５に示すように、第２工程完了後、ドライエッチ法によ
りシリコン酸化膜５３をストッパとして第２ポリシリコ
ン膜５６をエッチバックして凹み４３ａ内にのみ第２ポ
リシリコン膜５６を残す。
５に示すように、第２工程完了後、ドライエッチ法によ
りシリコン酸化膜５３をストッパとして第２ポリシリコ
ン膜５６をエッチバックして凹み４３ａ内にのみ第２ポ
リシリコン膜５６を残す。
【００１９】次に、第４工程は、この工程の完了後を図
６に示すように、第３工程完了後、ウェットエッチ法に
より第１ポリシリコン膜５５表面のシリコン酸化膜５３
を除去した後、ドライエッチ法によりゲート酸化膜４５
をストッパとして第１ポリシリコン膜５５および第２ポ
リシリコン膜５６をエッチバックしてＵ字型溝４３にの
み第１ポリシリコン膜５５および第２ポリシリコン膜５
６を残し、Ｕ字型溝４３内に埋め込まれたゲート電極４
６およびポリシリコン層５４を形成する。このとき、ゲ
ート電極４６表面はエピタキシャル層４４表面より０．
１μｍ以内の凹みでほぼ面一となる。
６に示すように、第３工程完了後、ウェットエッチ法に
より第１ポリシリコン膜５５表面のシリコン酸化膜５３
を除去した後、ドライエッチ法によりゲート酸化膜４５
をストッパとして第１ポリシリコン膜５５および第２ポ
リシリコン膜５６をエッチバックしてＵ字型溝４３にの
み第１ポリシリコン膜５５および第２ポリシリコン膜５
６を残し、Ｕ字型溝４３内に埋め込まれたゲート電極４
６およびポリシリコン層５４を形成する。このとき、ゲ
ート電極４６表面はエピタキシャル層４４表面より０．
１μｍ以内の凹みでほぼ面一となる。
【００２０】次に、第５工程はこの工程の完了後を図７
に示すように、第４工程完了後、エピタキシャル層４４
表面のゲート酸化膜４５、およびゲート電極４６とポリ
シリコン層５４間から露出しているシリコン酸化膜５３
を除去した後、熱酸化法によりエピタキシャル層４４表
面、ゲート電極４６表面およびポリシリコン層５４表面
に薄いシリコン酸化膜５７を形成し、ゲート電極４６お
よびポリシリコン層５４をマスクにしてホウ素をイオン
注入および熱拡散して、Ｕ字型溝４３により囲繞分離さ
れた複数領域に、例えば、耐圧に応じて、拡散深さ１．
３〜２．１μｍ程度の範囲でＰ型ベース領域４８を形成
する。この後、ベース領域４８の一部の面をフォトリソ
グラフィ法でのレジストパターンでマスクしてホウ素ま
たは弗化ホウ素をイオン注入し、フォトレジスト膜除去
後に熱拡散して、ベース領域４８表面層にＰ+ 型バック
ゲート領域４９を形成する。さらに、ゲート電極４６を
マスクにするとともに、ベース領域４８およびバックゲ
ート領域４９の一部の面をフォトリソグラフィ法でのレ
ジストパターンでマスクして、砒素またはリンをイオン
注入し、フォトレジスト膜除去後に熱拡散して、ベース
領域４８およびバックゲート領域４９表面層に、例え
ば、拡散深さ０．４μｍ程度のＮ+ 型ソース領域５０を
形成する。尚、ベース領域４８やソース領域５０等が形
成された後のエピタキシャル層４４の初期層のままの領
域は、Ｎ- 型ドレイン領域４７となる。
に示すように、第４工程完了後、エピタキシャル層４４
表面のゲート酸化膜４５、およびゲート電極４６とポリ
シリコン層５４間から露出しているシリコン酸化膜５３
を除去した後、熱酸化法によりエピタキシャル層４４表
面、ゲート電極４６表面およびポリシリコン層５４表面
に薄いシリコン酸化膜５７を形成し、ゲート電極４６お
よびポリシリコン層５４をマスクにしてホウ素をイオン
注入および熱拡散して、Ｕ字型溝４３により囲繞分離さ
れた複数領域に、例えば、耐圧に応じて、拡散深さ１．
３〜２．１μｍ程度の範囲でＰ型ベース領域４８を形成
する。この後、ベース領域４８の一部の面をフォトリソ
グラフィ法でのレジストパターンでマスクしてホウ素ま
たは弗化ホウ素をイオン注入し、フォトレジスト膜除去
後に熱拡散して、ベース領域４８表面層にＰ+ 型バック
ゲート領域４９を形成する。さらに、ゲート電極４６を
マスクにするとともに、ベース領域４８およびバックゲ
ート領域４９の一部の面をフォトリソグラフィ法でのレ
ジストパターンでマスクして、砒素またはリンをイオン
注入し、フォトレジスト膜除去後に熱拡散して、ベース
領域４８およびバックゲート領域４９表面層に、例え
ば、拡散深さ０．４μｍ程度のＮ+ 型ソース領域５０を
形成する。尚、ベース領域４８やソース領域５０等が形
成された後のエピタキシャル層４４の初期層のままの領
域は、Ｎ- 型ドレイン領域４７となる。
【００２１】次に、第６工程はこの工程の完了後を図１
に示すように、第５工程完了後、エピタキシャル層４４
表面、ゲート電極４６表面およびポリシリコン層５４表
面をＣＶＤ法により層間絶縁膜５１で被覆する。ソース
領域５０表面の一部およびバックゲート領域４９表面が
露出するように層間絶縁膜５１およびシリコン酸化膜５
７（図１では図示せず）にコンタクト窓を形成して後、
その上からスパッタ法によりアルミニウム膜で被覆し、
このアルミニウム膜をフォトリソグラフィ法およびドラ
イエッチ法により選択的に除去して、バックゲート領域
４９およびソース領域５０とオーミック接触により電気
的に接続するソース電極５２を形成する。ソース電極５
２はその一部を外部への電気的接続のためのソースパッ
ドとしている。また、図示しないが、ゲート電極４６か
ら外部に電気的に接続するためのゲートパッドが第１ポ
リシリコン膜５５およびアルミニウム膜によりゲート電
極４６およびソース電極５２と同時形成されている。
に示すように、第５工程完了後、エピタキシャル層４４
表面、ゲート電極４６表面およびポリシリコン層５４表
面をＣＶＤ法により層間絶縁膜５１で被覆する。ソース
領域５０表面の一部およびバックゲート領域４９表面が
露出するように層間絶縁膜５１およびシリコン酸化膜５
７（図１では図示せず）にコンタクト窓を形成して後、
その上からスパッタ法によりアルミニウム膜で被覆し、
このアルミニウム膜をフォトリソグラフィ法およびドラ
イエッチ法により選択的に除去して、バックゲート領域
４９およびソース領域５０とオーミック接触により電気
的に接続するソース電極５２を形成する。ソース電極５
２はその一部を外部への電気的接続のためのソースパッ
ドとしている。また、図示しないが、ゲート電極４６か
ら外部に電気的に接続するためのゲートパッドが第１ポ
リシリコン膜５５およびアルミニウム膜によりゲート電
極４６およびソース電極５２と同時形成されている。
【００２２】上記製造方法によれば、エピタキシャル層
４４表面およびＵ字型溝４３内面にゲート酸化膜４５を
介してゲート電極４６となる第１ポリシリコン膜５５を
積層し、第１ポリシリコン膜５５の表面にシリコン酸化
膜５３を形成して後、第２ポリシリコン膜５６を表面が
ほぼ平坦になる膜厚で積層し、シリコン酸化膜５３をス
トッパとして第２ポリシリコン膜５６をエッチバックし
て第１ポリシリコン膜５５の凹み４３ａ内にのみ第２ポ
リシリコン膜５６を残し、さらに、シリコン酸化膜５３
を除去した後、ゲート酸化膜４５をストッパとして第１
ポリシリコン膜５５および第２ポリシリコン膜５６をエ
ッチバックしてＵ字型溝４３にのみ第１ポリシリコン膜
５５および第２ポリシリコン膜５６を残し、Ｕ字型溝４
３内に埋め込まれたゲート電極４６およびポリシリコン
層５４を形成するので、ゲート電極４６表面はエピタキ
シャル層４４表面とほぼ面一となり、ゲート電極４６の
表面位置がソース領域５０の拡散深さより浅く形成され
るので、低耐圧系のＭＯＳＦＥＴよりＵ字型溝の幅が広
くなる中耐圧系のＭＯＳＦＥＴとして動作させたとき，
Ｕ字型溝４３の側壁面のドレイン領域４７とソース領域
５０間のベース領域４８に完全なチャネル層を形成する
ことができる。
４４表面およびＵ字型溝４３内面にゲート酸化膜４５を
介してゲート電極４６となる第１ポリシリコン膜５５を
積層し、第１ポリシリコン膜５５の表面にシリコン酸化
膜５３を形成して後、第２ポリシリコン膜５６を表面が
ほぼ平坦になる膜厚で積層し、シリコン酸化膜５３をス
トッパとして第２ポリシリコン膜５６をエッチバックし
て第１ポリシリコン膜５５の凹み４３ａ内にのみ第２ポ
リシリコン膜５６を残し、さらに、シリコン酸化膜５３
を除去した後、ゲート酸化膜４５をストッパとして第１
ポリシリコン膜５５および第２ポリシリコン膜５６をエ
ッチバックしてＵ字型溝４３にのみ第１ポリシリコン膜
５５および第２ポリシリコン膜５６を残し、Ｕ字型溝４
３内に埋め込まれたゲート電極４６およびポリシリコン
層５４を形成するので、ゲート電極４６表面はエピタキ
シャル層４４表面とほぼ面一となり、ゲート電極４６の
表面位置がソース領域５０の拡散深さより浅く形成され
るので、低耐圧系のＭＯＳＦＥＴよりＵ字型溝の幅が広
くなる中耐圧系のＭＯＳＦＥＴとして動作させたとき，
Ｕ字型溝４３の側壁面のドレイン領域４７とソース領域
５０間のベース領域４８に完全なチャネル層を形成する
ことができる。
【００２３】上記実施例において、Ｕ字型溝４３により
囲繞分離されたエピタキシャル層４４表面の平面的なパ
ターンを、図２に示すように、略方形のセル状パターン
が、千鳥状に配置され、ソース領域が非環状パターンの
もので説明したが、これに限定されることなく、ストラ
イプパターンでもよく、また、セル状パターンが多角形
でも円形でもよく、格子状配置でも網の目状配置でもよ
く、ソース領域が他の非環状パターンやソース領域がバ
ックゲートを取り囲む環状パターンであってもよい。ま
た、半導体本体４１を半導体基板４２とエピタキシャル
層４４からなるもので説明したが、エピタキシャル層を
含まない半導体基板だけであってもよい。この場合、半
導体基板の裏面を高濃度のＮ型不純物層とする。また、
ＭＯＳＦＥＴで説明したが、ＩＧＢＴ等のトレンチ形成
品も可能である。この場合、裏面側は、Ｎ+ 型の替わり
にＰ+ 型とする。また、一導電型としてＮ型および他導
電型としてＰ型で説明したが、一導電型としてＰ型およ
び他導電型としてＮ型であってもよい。また、溝内にゲ
ート電極を埋め込む構造で説明したが、他の目的の埋め
込み層であってもよい。
囲繞分離されたエピタキシャル層４４表面の平面的なパ
ターンを、図２に示すように、略方形のセル状パターン
が、千鳥状に配置され、ソース領域が非環状パターンの
もので説明したが、これに限定されることなく、ストラ
イプパターンでもよく、また、セル状パターンが多角形
でも円形でもよく、格子状配置でも網の目状配置でもよ
く、ソース領域が他の非環状パターンやソース領域がバ
ックゲートを取り囲む環状パターンであってもよい。ま
た、半導体本体４１を半導体基板４２とエピタキシャル
層４４からなるもので説明したが、エピタキシャル層を
含まない半導体基板だけであってもよい。この場合、半
導体基板の裏面を高濃度のＮ型不純物層とする。また、
ＭＯＳＦＥＴで説明したが、ＩＧＢＴ等のトレンチ形成
品も可能である。この場合、裏面側は、Ｎ+ 型の替わり
にＰ+ 型とする。また、一導電型としてＮ型および他導
電型としてＰ型で説明したが、一導電型としてＰ型およ
び他導電型としてＮ型であってもよい。また、溝内にゲ
ート電極を埋め込む構造で説明したが、他の目的の埋め
込み層であってもよい。
【００２４】
【発明の効果】本発明の半導体装置およびその製造方法
によれば、表面に溝が形成された半導体本体の表面に積
層された埋め込み用膜をエッチバックし、溝の内部にの
み埋め込み膜を残して、溝の内部に埋め込み層を形成す
る場合、溝の幅が広くなっても、埋め込み層表面は半導
体本体表面とほぼ面一となり、埋め込み層としての機能
を正常に働かせることができる。また、本発明の半導体
装置およびその製造方法によれば、中耐圧系以上のＵＭ
ＯＳ構造の半導体装置として、低耐圧系のＵＭＯＳ構造
の半導体装置よりＵ字型溝の溝幅を広くとる必要があ
り、そのためにＵ字型溝の溝幅が広くなっても、ゲート
電極表面は半導体本体表面とほぼ面一となり、ゲート電
極の表面位置がソース領域の拡散深さより浅く形成され
るので、ＵＭＯＳ構造の半導体装置として動作させたと
き正常なチャネル層が形成される半導体装置およびその
製造方法を提供することが可能となる。
によれば、表面に溝が形成された半導体本体の表面に積
層された埋め込み用膜をエッチバックし、溝の内部にの
み埋め込み膜を残して、溝の内部に埋め込み層を形成す
る場合、溝の幅が広くなっても、埋め込み層表面は半導
体本体表面とほぼ面一となり、埋め込み層としての機能
を正常に働かせることができる。また、本発明の半導体
装置およびその製造方法によれば、中耐圧系以上のＵＭ
ＯＳ構造の半導体装置として、低耐圧系のＵＭＯＳ構造
の半導体装置よりＵ字型溝の溝幅を広くとる必要があ
り、そのためにＵ字型溝の溝幅が広くなっても、ゲート
電極表面は半導体本体表面とほぼ面一となり、ゲート電
極の表面位置がソース領域の拡散深さより浅く形成され
るので、ＵＭＯＳ構造の半導体装置として動作させたと
き正常なチャネル層が形成される半導体装置およびその
製造方法を提供することが可能となる。
【図１】 本発明の一実施例のＭＯＳＦＥＴの要部断面
図。
図。
【図２】 図１に示すＭＯＳＦＥＴのエピタキシャル層
表面での平面パターン図。
表面での平面パターン図。
【図３】 図１に示すＭＯＳＦＥＴを製造する最初の工
程を示す要部断面図。
程を示す要部断面図。
【図４】 図３に続く工程を示す要部断面図。
【図５】 図４に続く工程を示す要部断面図。
【図６】 図５に続く工程を示す要部断面図。
【図７】 図６に続く工程を示す要部断面図。
【図８】 従来の低耐圧系のＭＯＳＦＥＴの要部断面
図。
図。
【図９】 図８に示すＭＯＳＦＥＴを製造する最初の工
程を示す要部断面図。
程を示す要部断面図。
【図１０】 図９に続く工程を示す要部断面図。
【図１１】 図１０に続く工程を示す要部断面図。
【図１２】 図８に示すＭＯＳＦＥＴと同様な構成で問
題なく製造できたと仮定した場合の中耐圧系のＭＯＳＦ
ＥＴの要部断面図。
題なく製造できたと仮定した場合の中耐圧系のＭＯＳＦ
ＥＴの要部断面図。
【図１３】 図１２に示すＭＯＳＦＥＴを製造する最初
の工程を示す要部断面図。
の工程を示す要部断面図。
【図１４】 図１３に続く工程を示す要部断面図。
【図１５】 図１４に続く工程を示す要部断面図。
４１ 半導体本体 ４３ Ｕ字型溝 ４４ エピタキシャル層 ４５ ゲート酸化膜 ４６ ゲート電極 ４７ ドレイン領域 ４８ ベース領域 ４９ バックゲート領域 ５０ ソース領域 ５１ 層間絶縁膜 ５２ ソース電極 ５３ 薄いシリコン酸化膜 ５４ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336
Claims (10)
- 【請求項１】表面に溝を形成した半導体本体と、溝の内
部に第１エッチングストッパ膜を介して埋め込み形成し
表面に凹みを有する第１埋め込み層と、第１埋め込み層
の凹みの内部に第２エッチングストッパを介して埋め込
み形成した第２埋め込み層とを具備した半導体装置。 - 【請求項２】前記第１エッチングストッパ膜および第２
エッチングストッパ膜がシリコン酸化膜からなり、前記
第１埋め込み層および第２埋め込み層がポリシリコンか
らなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１エッチングストッパ膜がゲート酸
化膜であり、前記第１埋め込み層がゲート電極であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】表面側に断面形状Ｕ字型の溝を形成し、溝
により分離された複数領域を能動領域とする半導体本体
と、溝の内部にゲート酸化膜を介して埋め込み形成し表
面に凹みを有するゲート電極と、ゲート電極の凹みの内
部に薄いシリコン酸化膜を介して埋め込み形成したポリ
シリコン層とを具備したＵＭＯＳ構造の半導体装置。 - 【請求項５】前記半導体本体が、前記溝の底部に接して
配置した低濃度一導電型ドレイン領域と、前記ドレイン
領域上で前記各能動領域に配置した他導電型ベース領域
と、前記各ベース領域表面層に配置した高濃度一導電型
ソース領域とを含み、前記溝の幅が１．５μｍ以上であ
ることを特徴とする請求項４記載の半導体装置。 - 【請求項６】前記各能動領域の平面パターンが略方形の
セル状で、各平面パターンが千鳥状に配置されているこ
とを特徴とする請求項５記載の半導体装置。 - 【請求項７】表面に溝を形成した半導体本体を準備する
工程と、 前記半導体本体の溝内面を含む表面にエッチバックの第
１エッチングストッパ膜を形成し、その上に前記溝の位
置で凹みが生じる膜厚の第１埋め込み膜を積層する工程
と、 前記第１埋め込み膜の表面にエッチバックの第２エッチ
ングストッパ膜を形成し、その上に表面がほぼ平坦にな
る膜厚の第２埋め込み膜を積層する工程と、 前記第２エッチングストッパ膜をエッチングストッパと
して前記第２埋め込み膜をエッチバックして前記第１埋
め込み膜の凹みにのみ第２埋め込み膜を残す工程と、 前記第１埋め込み膜表面に露出した前記第２エッチング
ストッパ膜を除去し、前記第１エッチングストッパ膜を
エッチングストッパとして前記第１埋め込み膜および第
２埋め込み膜をエッチバックして前記溝にのみ前記第１
埋め込み膜および第２埋め込み膜を残し、前記溝内に埋
め込まれた第１埋め込み層および第２埋め込み層を形成
する工程とを有する半導体装置の製造方法。 - 【請求項８】前記第１エッチングストッパ膜および第２
エッチングストッパ膜がシリコン酸化膜からなり、前記
第１埋め込み膜および第２埋め込み膜がポリシリコンか
らなることを特徴とする請求項７記載の半導体装置の製
造方法。 - 【請求項９】前記第１エッチングストッパ膜がゲート酸
化膜であり、前記第１埋め込み層がゲート電極であるこ
とを特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項１０】表面側が低濃度一導電型でこの表面側に
断面形状Ｕ字型の溝を形成した半導体本体を準備する工
程と、 前記半導体本体の表面および溝内面にゲート酸化膜を形
成し、その上に溝の位置で表面に凹みを生じる所定膜厚
で第１ポリシリコン膜を積層する工程と、 前記第１ポリシリコン膜の表面に薄いシリコン酸化膜を
形成し、その上に表面がほぼ平坦になる所定膜厚で第２
ポリシリコン膜を積層する工程と、 前記シリコン酸化膜をエッチングストッパとして前記第
２ポリシリコン膜をエッチバックして前記第１ポリシリ
コン膜の凹みにのみ第２ポリシリコン膜を残す工程と、 前記第１ポリシリコン膜表面に露出した前記シリコン酸
化膜を除去し、前記ゲート酸化膜をストッパとして前記
第１ポリシリコン膜および第２ポリシリコン膜をエッチ
バックして前記溝にのみ前記第１ポリシリコン膜および
第２ポリシリコン膜を残し、前記溝内に埋め込まれたゲ
ート電極およびポリシリコン層を形成する工程と、 前記ゲート電極およびポリシリコン層をマスクにして、
前記溝により分離された領域に他導電型ベース領域およ
び高濃度一導電型ソース領域を形成してこの分離領域を
能動領域とする工程とを有するＵＭＯＳ構造の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353072A JP2002158355A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
| US09/988,964 US20020060339A1 (en) | 2000-11-20 | 2001-11-19 | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353072A JP2002158355A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158355A true JP2002158355A (ja) | 2002-05-31 |
Family
ID=18825890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353072A Pending JP2002158355A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US20020060339A1 (ja) |
| JP (1) | JP2002158355A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007073757A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 半導体装置の製造方法 |
| US7564098B2 (en) | 2006-05-18 | 2009-07-21 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
| JP2013150000A (ja) * | 2013-03-25 | 2013-08-01 | Toyota Motor Corp | Ｉｇｂｔ |
| US8981462B2 (en) | 2013-03-25 | 2015-03-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9425271B2 (en) | 2011-03-09 | 2016-08-23 | Toyota Jidosha Kabushiki Kaisha | Insulated-gate bipolar transistor |
| US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| JP2022542293A (ja) * | 2019-08-07 | 2022-09-30 | 蘇州能訊高能半導体有限公司 | 半導体デバイス及びその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104003A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体素子 |
| JP4592333B2 (ja) * | 2004-05-31 | 2010-12-01 | 三洋電機株式会社 | 回路装置およびその製造方法 |
| JP4944383B2 (ja) * | 2005-03-25 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8338887B2 (en) | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
| CN103904124B (zh) * | 2014-04-10 | 2016-08-17 | 电子科技大学 | 具有u型延伸栅的soi槽型ldmos器件 |
| CN104241339A (zh) * | 2014-10-11 | 2014-12-24 | 丽晶美能（北京）电子技术有限公司 | 半导体器件结构及其制作方法 |
| CN111883515A (zh) * | 2020-07-16 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅器件及其制作方法 |
| US11967626B2 (en) | 2021-09-14 | 2024-04-23 | Sandisk Technologies Llc | Field effect transistors with gate fins and method of making the same |
| US12015084B2 (en) | 2021-09-14 | 2024-06-18 | Sandisk Technologies Llc | Field effect transistors with gate fins and method of making the same |
| US12279445B2 (en) | 2021-09-14 | 2025-04-15 | SanDisk Technologies, Inc. | Field effect transistors with gate fins and method of making the same |
-
2000
- 2000-11-20 JP JP2000353072A patent/JP2002158355A/ja active Pending
-
2001
- 2001-11-19 US US09/988,964 patent/US20020060339A1/en not_active Abandoned
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007073757A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 半導体装置の製造方法 |
| US7564098B2 (en) | 2006-05-18 | 2009-07-21 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
| US7807531B2 (en) | 2006-05-18 | 2010-10-05 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
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