JPH1174283A - 高速バイポーラトランジスタ及びその製造方法 - Google Patents
高速バイポーラトランジスタ及びその製造方法Info
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- JPH1174283A JPH1174283A JP10182894A JP18289498A JPH1174283A JP H1174283 A JPH1174283 A JP H1174283A JP 10182894 A JP10182894 A JP 10182894A JP 18289498 A JP18289498 A JP 18289498A JP H1174283 A JPH1174283 A JP H1174283A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1008—Base region of bipolar transistors of lateral transistors
-
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- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】
【課題】 通常のシリコン食刻装置で形成できるし、通
常の技術で素子の速度を向上させることができ、かつ垂
直方向の段差性も優れる高速バイポーラトランジスタ及
びその製造方法を提供すること。 【解決手段】 深いトレンチの代わりに１μｍ以下の浅
いトレンチ１１を形成する。水平方向に動作するように
コレクタ領域３０，３０ａを形成してその面積を減ら
す。ポリシリコン層３４のみポリシリコンで、シングル
ポリシリコン構造である。
常の技術で素子の速度を向上させることができ、かつ垂
直方向の段差性も優れる高速バイポーラトランジスタ及
びその製造方法を提供すること。 【解決手段】 深いトレンチの代わりに１μｍ以下の浅
いトレンチ１１を形成する。水平方向に動作するように
コレクタ領域３０，３０ａを形成してその面積を減ら
す。ポリシリコン層３４のみポリシリコンで、シングル
ポリシリコン構造である。
Description
【０００１】
【発明の属する技術分野】本発明は高速バイポーラトラ
ンジスタ及びその製造方法に係るもので、特にコレクタ
領域の面積を減らしてコレクタと半導体基板間のキャパ
シタンスを減少させることにより素子の処理速度を向上
させ得る高速バイポーラトランジスタ及びその製造方法
に関する。
ンジスタ及びその製造方法に係るもので、特にコレクタ
領域の面積を減らしてコレクタと半導体基板間のキャパ
シタンスを減少させることにより素子の処理速度を向上
させ得る高速バイポーラトランジスタ及びその製造方法
に関する。
【０００２】
【従来の技術】高速バイポーラ素子は大別してSi、Ga-A
s 及び異種接合Si素子に分類され、この中でGa-As 素子
及び異種接合素子は製造工程が複雑で、装置に対する依
存性が強いため、現在の大部分の研究及び生産ラインを
構成するSi素子の製造装置を使用して製造することは殆
ど不可能である。
s 及び異種接合Si素子に分類され、この中でGa-As 素子
及び異種接合素子は製造工程が複雑で、装置に対する依
存性が強いため、現在の大部分の研究及び生産ラインを
構成するSi素子の製造装置を使用して製造することは殆
ど不可能である。
【０００３】そこで、Si素子の製造装置を使用して高速
バイポーラ素子を形成する技術が開発されつつあり、そ
の代表的なものとして、IEE BCTM 11:3、173 に記述さ
れた"Lamped-heated Rapid Vapor-phase Doping Techno
logy for 100-GHz Si Bipolar Transistors"がある。こ
の技術による従来の高速バイポーラトランジスタでは、
図８に示すように、トレンチ５１，５２を基本的に深い
トレンチ工程で形成しており、かつダブルポリシリコン
（高濃度のIBDP（in-situ boron-doped polysilicon）
５３とIPDP(in-situ phosphorus polysilicon)５４）
の自己整合構造によりエミッタ−ベース５５，５６を形
成している。
バイポーラ素子を形成する技術が開発されつつあり、そ
の代表的なものとして、IEE BCTM 11:3、173 に記述さ
れた"Lamped-heated Rapid Vapor-phase Doping Techno
logy for 100-GHz Si Bipolar Transistors"がある。こ
の技術による従来の高速バイポーラトランジスタでは、
図８に示すように、トレンチ５１，５２を基本的に深い
トレンチ工程で形成しており、かつダブルポリシリコン
（高濃度のIBDP（in-situ boron-doped polysilicon）
５３とIPDP(in-situ phosphorus polysilicon)５４）
の自己整合構造によりエミッタ−ベース５５，５６を形
成している。
【０００４】
【発明が解決しようとする課題】しかるに、このような
従来の高速バイポーラトランジスタでは、その素子の構
造からして、半導体チップの小型化に伴う垂直／水平方
向の大きさの縮小（スケールダウン）をなし得なく、Ｃ
js（コレクタと基板間のキャパシタンス）が大きく、か
つ垂直方向の段差性に問題があるという欠点があった。
従来の高速バイポーラトランジスタでは、その素子の構
造からして、半導体チップの小型化に伴う垂直／水平方
向の大きさの縮小（スケールダウン）をなし得なく、Ｃ
js（コレクタと基板間のキャパシタンス）が大きく、か
つ垂直方向の段差性に問題があるという欠点があった。
【０００５】このような問題点を解決するため本発明の
目的は、通常のシリコンレベルの高速バイポーラ素子の
構造を変更して同様な技術的／経済的レベルでより高速
化を図り得る高速バイポーラトランジスタを提供しよう
とするものである。また、本発明の目的は、コレクタ面
積を減らして素子の速度を向上させ、かつシングルポリ
シリコン構造を用いて垂直方向の段差性に優れた高速バ
イポーラトランジスタを提供しようとするものである。
さらに、本発明の他の目的は、通常のシリコン食刻装置
を用いてトレンチを形成し得る高速バイポーラトランジ
スタの製造方法を提供しようとするものである。
目的は、通常のシリコンレベルの高速バイポーラ素子の
構造を変更して同様な技術的／経済的レベルでより高速
化を図り得る高速バイポーラトランジスタを提供しよう
とするものである。また、本発明の目的は、コレクタ面
積を減らして素子の速度を向上させ、かつシングルポリ
シリコン構造を用いて垂直方向の段差性に優れた高速バ
イポーラトランジスタを提供しようとするものである。
さらに、本発明の他の目的は、通常のシリコン食刻装置
を用いてトレンチを形成し得る高速バイポーラトランジ
スタの製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
め本発明に係る高速バイポーラトランジスタは、第１又
は第２導電型の半導体基板と、該半導体基板の上部の全
面に成長された不純物がドーピングされないエピタキシ
ャル層と、該エピタキシャル層の所定領域に形成された
高濃度の第１導電型のコレクタ領域と、前記エピタキシ
ャル層に前記高濃度コレクタ領域に近接して形成された
トレンチと、該トレンチの一側方のエピタキシャル層に
前記高濃度コレクタ領域と連結されるように形成された
第１導電型の低濃度コレクタ領域と、前記トレンチの下
部と側面のエピタキシャル層に前記低濃度コレクタ領域
と接するように形成された第２導電型の外部ベース領域
及び第２導電型不純物領域と、前記トレンチの下部の外
部ベース領域上に形成されたサリサイド層と、前記トレ
ンチの側面の第２導電型不純物領域に連結されるように
形成された第１導電型の導電層とを具備することを特徴
とする。ここで、前記エピタキシャル層としては第１導
電型または第２導電型のシリコンを使用することもでき
る。また、前記導電層と前記第２導電型不純物領域間に
第１導電型の接合部不純物領域を更に形成することもで
きる。
め本発明に係る高速バイポーラトランジスタは、第１又
は第２導電型の半導体基板と、該半導体基板の上部の全
面に成長された不純物がドーピングされないエピタキシ
ャル層と、該エピタキシャル層の所定領域に形成された
高濃度の第１導電型のコレクタ領域と、前記エピタキシ
ャル層に前記高濃度コレクタ領域に近接して形成された
トレンチと、該トレンチの一側方のエピタキシャル層に
前記高濃度コレクタ領域と連結されるように形成された
第１導電型の低濃度コレクタ領域と、前記トレンチの下
部と側面のエピタキシャル層に前記低濃度コレクタ領域
と接するように形成された第２導電型の外部ベース領域
及び第２導電型不純物領域と、前記トレンチの下部の外
部ベース領域上に形成されたサリサイド層と、前記トレ
ンチの側面の第２導電型不純物領域に連結されるように
形成された第１導電型の導電層とを具備することを特徴
とする。ここで、前記エピタキシャル層としては第１導
電型または第２導電型のシリコンを使用することもでき
る。また、前記導電層と前記第２導電型不純物領域間に
第１導電型の接合部不純物領域を更に形成することもで
きる。
【０００７】また、本発明の高速バイポーラトランジス
タの製造方法は、第１又は第２導電型の半導体基板上に
エピタキシャル層を成長させる第１段階と、それら結果
物のエピタキシャル層に選択的に第１導電型不純物を高
濃度に注入及び活性化して高濃度コレクタ領域を形成す
る第２段階と、それら結果物上に誘電体層を形成し、前
記高濃度コレクタ領域に近接して前記エピタキシャル層
にトレンチを形成する第３段階と、それら結果物のトレ
ンチ内壁に熱酸化膜を形成した後、トレンチ一垂直面の
前記エピタキシャル層に第１導電型不純物をイオン注入
及び熱処理して前記高濃度コレクタ領域と連結される低
濃度コレクタ領域を形成する第４段階と、それら結果物
のトレンチ下部エピタキシャル層に第２導電型不純物を
イオン注入及び熱処理して外部ベース領域を形成し、さ
らに前記トレンチの一垂直面のエピタキシャル層に第２
導電型不純物をイオン注入及び熱処理して前記低濃度コ
レクタ領域に接する第２導電型の不純物領域を形成する
第５段階と、それら結果物のトレンチ側壁に酸化膜スペ
ーサを形成後、トレンチ下部の前記外部ベース領域上に
サリサイド層を形成する第６段階と、それら結果物のト
レンチを酸化膜で埋め表面を平坦化した後、所定深さと
広さに酸化膜を除去して前記第２導電型の不純物領域の
側面を適正面積だけ露出させる第７段階と、前記露出し
た側面で前記第２導電型の不純物領域に連結される導電
層を第１導電型不純物ドープのポリシリコンで形成する
第８段階とを具備することを特徴とする。ここで、前記
第４段階の工程時、トレンチ内壁に前記熱酸化膜を形成
した後、トレンチの一垂直面を所定幅に露出させ、その
上で前記イオン注入工程を施すこともできる。また、前
記第８段階の工程後に所定の熱処理を施して前記導電層
から第１導電型不純物を適切な深さに拡散させることに
より、第１導電型接合部不純物領域を前記第２導電型不
純物領域内に形成することもできる。
タの製造方法は、第１又は第２導電型の半導体基板上に
エピタキシャル層を成長させる第１段階と、それら結果
物のエピタキシャル層に選択的に第１導電型不純物を高
濃度に注入及び活性化して高濃度コレクタ領域を形成す
る第２段階と、それら結果物上に誘電体層を形成し、前
記高濃度コレクタ領域に近接して前記エピタキシャル層
にトレンチを形成する第３段階と、それら結果物のトレ
ンチ内壁に熱酸化膜を形成した後、トレンチ一垂直面の
前記エピタキシャル層に第１導電型不純物をイオン注入
及び熱処理して前記高濃度コレクタ領域と連結される低
濃度コレクタ領域を形成する第４段階と、それら結果物
のトレンチ下部エピタキシャル層に第２導電型不純物を
イオン注入及び熱処理して外部ベース領域を形成し、さ
らに前記トレンチの一垂直面のエピタキシャル層に第２
導電型不純物をイオン注入及び熱処理して前記低濃度コ
レクタ領域に接する第２導電型の不純物領域を形成する
第５段階と、それら結果物のトレンチ側壁に酸化膜スペ
ーサを形成後、トレンチ下部の前記外部ベース領域上に
サリサイド層を形成する第６段階と、それら結果物のト
レンチを酸化膜で埋め表面を平坦化した後、所定深さと
広さに酸化膜を除去して前記第２導電型の不純物領域の
側面を適正面積だけ露出させる第７段階と、前記露出し
た側面で前記第２導電型の不純物領域に連結される導電
層を第１導電型不純物ドープのポリシリコンで形成する
第８段階とを具備することを特徴とする。ここで、前記
第４段階の工程時、トレンチ内壁に前記熱酸化膜を形成
した後、トレンチの一垂直面を所定幅に露出させ、その
上で前記イオン注入工程を施すこともできる。また、前
記第８段階の工程後に所定の熱処理を施して前記導電層
から第１導電型不純物を適切な深さに拡散させることに
より、第１導電型接合部不純物領域を前記第２導電型不
純物領域内に形成することもできる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図６は本発明の高速バイポ
ーラトランジスタの実施の形態を示す断面図、図７は平
面図である。これらの図に示すように、本実施の形態の
高速バイポーラトランジスタは、Ｎ型又はＰ型の半導体
基板としてのシリコン基板１０と、該シリコン基板１０
の上部の全面に成長された不純物がドーピングされない
エピタキシャル層１２と、該エピタキシャル層１２の所
定領域に形成された高濃度のＮ型のコレクタ領域３０
と、前記エピタキシャル層１２に前記高濃度コレクタ領
域３０に近接して形成されたトレンチ１１と、前記エピ
タキシャル層１２上に形成された誘電体層２０と、前記
トレンチ１１の一側方のエピタキシャル層１２に前記高
濃度コレクタ領域３０と連結されるように形成されたＮ
型の低濃度コレクタ領域３０ａと、前記トレンチ１１の
下部と側面のエピタキシャル層１２に前記低濃度コレク
タ領域３０ａと接するように形成されたＰ型の外部ベー
ス領域３２及びＰ型不純物領域３３と、前記トレンチ１
１下部の外部ベース領域３２上に形成されたサリサイド
層３２ａと、前記トレンチ１１側面のＰ型不純物領域３
３に連結されるように形成されたＮ型のポリシリコン層
（導電層）３４と、該ポリシリコン層３４からの不純物
拡散によりＰ型不純物領域３３内に形成されたＮ型接合
部不純物領域３４ａと、前記トレンチ１１の内壁に形成
された熱酸化膜２４と、前記トレンチ１１の側壁及び誘
電体層２０の内壁に形成された酸化膜スペーサ２５と、
前記トレンチ１１の内側及び誘電体層２０の内側を埋め
るＣＶＤ酸化膜２６と、該ＣＶＤ酸化膜２６上を含む全
表面を覆う絶縁膜２７と、該絶縁膜２７、誘電体層２
０、ＣＶＤ酸化膜２６を貫通して前記コレクタ領域３
０、サリサイド層３２ａ、ポリシリコン層３４に接続さ
れるコレクタ電極４０、ベース電極４２、エミッタ電極
４４からなる。なお、誘電体層２０は下から順に酸化膜
２１、窒化膜２２、ＣＶＤ酸化膜２３の３層構造からな
る。また、サリサイド層３２ａはＴｉ，Ｗ，Ｐｔ，Ｃｏ
のうちいずれか１つの金属物質で形成される。さらに、
エピタキシャル層１２はＰ型またはＮ型のシリコンで形
成することもできる。
を参照して詳細に説明する。図６は本発明の高速バイポ
ーラトランジスタの実施の形態を示す断面図、図７は平
面図である。これらの図に示すように、本実施の形態の
高速バイポーラトランジスタは、Ｎ型又はＰ型の半導体
基板としてのシリコン基板１０と、該シリコン基板１０
の上部の全面に成長された不純物がドーピングされない
エピタキシャル層１２と、該エピタキシャル層１２の所
定領域に形成された高濃度のＮ型のコレクタ領域３０
と、前記エピタキシャル層１２に前記高濃度コレクタ領
域３０に近接して形成されたトレンチ１１と、前記エピ
タキシャル層１２上に形成された誘電体層２０と、前記
トレンチ１１の一側方のエピタキシャル層１２に前記高
濃度コレクタ領域３０と連結されるように形成されたＮ
型の低濃度コレクタ領域３０ａと、前記トレンチ１１の
下部と側面のエピタキシャル層１２に前記低濃度コレク
タ領域３０ａと接するように形成されたＰ型の外部ベー
ス領域３２及びＰ型不純物領域３３と、前記トレンチ１
１下部の外部ベース領域３２上に形成されたサリサイド
層３２ａと、前記トレンチ１１側面のＰ型不純物領域３
３に連結されるように形成されたＮ型のポリシリコン層
（導電層）３４と、該ポリシリコン層３４からの不純物
拡散によりＰ型不純物領域３３内に形成されたＮ型接合
部不純物領域３４ａと、前記トレンチ１１の内壁に形成
された熱酸化膜２４と、前記トレンチ１１の側壁及び誘
電体層２０の内壁に形成された酸化膜スペーサ２５と、
前記トレンチ１１の内側及び誘電体層２０の内側を埋め
るＣＶＤ酸化膜２６と、該ＣＶＤ酸化膜２６上を含む全
表面を覆う絶縁膜２７と、該絶縁膜２７、誘電体層２
０、ＣＶＤ酸化膜２６を貫通して前記コレクタ領域３
０、サリサイド層３２ａ、ポリシリコン層３４に接続さ
れるコレクタ電極４０、ベース電極４２、エミッタ電極
４４からなる。なお、誘電体層２０は下から順に酸化膜
２１、窒化膜２２、ＣＶＤ酸化膜２３の３層構造からな
る。また、サリサイド層３２ａはＴｉ，Ｗ，Ｐｔ，Ｃｏ
のうちいずれか１つの金属物質で形成される。さらに、
エピタキシャル層１２はＰ型またはＮ型のシリコンで形
成することもできる。
【０００９】上記のような高速バイポーラトランジスタ
は図１ないし図６に示す本発明の製造方法の実施の形態
により製造される。まず、図１に示すように、Ｎ型又は
Ｐ型シリコン基板１０上に不純物のドーピングされない
シリコンを用いて所定厚さにエピタキシャル層１２を成
長させ、該エピタキシャル層１２の所定領域にＮ型不純
物を1.0E18〜1.0E20/cm2の濃度にイオン注入した後熱処
理してバイポーラ素子の高濃度のコレクタ領域３０を形
成する。その後、それら結果物上に誘電体層２０として
酸化膜２１、窒化膜２２、及びＣＶＤ酸化膜２３を順次
形成する。なお、エピタキシャル層１２としては、Ｎ型
又はＰ型不純物がドーピングされたものを使用すること
もできる。また、高濃度のコレクタ領域３０はエピタキ
シャル層１２の上部に酸化膜２１を形成した後に形成す
ることもできる。
は図１ないし図６に示す本発明の製造方法の実施の形態
により製造される。まず、図１に示すように、Ｎ型又は
Ｐ型シリコン基板１０上に不純物のドーピングされない
シリコンを用いて所定厚さにエピタキシャル層１２を成
長させ、該エピタキシャル層１２の所定領域にＮ型不純
物を1.0E18〜1.0E20/cm2の濃度にイオン注入した後熱処
理してバイポーラ素子の高濃度のコレクタ領域３０を形
成する。その後、それら結果物上に誘電体層２０として
酸化膜２１、窒化膜２２、及びＣＶＤ酸化膜２３を順次
形成する。なお、エピタキシャル層１２としては、Ｎ型
又はＰ型不純物がドーピングされたものを使用すること
もできる。また、高濃度のコレクタ領域３０はエピタキ
シャル層１２の上部に酸化膜２１を形成した後に形成す
ることもできる。
【００１０】次いで、図２に示すように、写真食刻工程
で誘電体層２０に開口部を形成し、この開口部を通し
て、高濃度コレクタ領域３０の近くのエピタキシャル層
１２に浅い所定深さ（１μｍ）のトレンチ１１を食刻工
程で形成する。その後、イオン注入過程で発生するシリ
コン表面の破損を保護し汚染を防止するため、トレンチ
１１の内壁に数十乃至1000Å程度の熱酸化膜２４を形成
する。次いで、写真食刻工程によりトレンチ１１の一垂
直面に位置する熱酸化膜２４を所定の幅に除去して前記
一垂直面を所定の幅に露出させた後、適当なイオン注入
ビームの角度（ウェハ垂直面に対するイオン注入ビーム
の角度）及び回転にてトレンチ１１の一垂直面に所定の
濃度、エネルギ及び回数にてＮ型不純物をイオン注入
し、適切な熱処理を施すことにより、トレンチ１１の一
垂直面のエピタキシャル層１２に前記高濃度コレクタ領
域３０と連結して低濃度コレクタ領域３０ａを形成す
る。
で誘電体層２０に開口部を形成し、この開口部を通し
て、高濃度コレクタ領域３０の近くのエピタキシャル層
１２に浅い所定深さ（１μｍ）のトレンチ１１を食刻工
程で形成する。その後、イオン注入過程で発生するシリ
コン表面の破損を保護し汚染を防止するため、トレンチ
１１の内壁に数十乃至1000Å程度の熱酸化膜２４を形成
する。次いで、写真食刻工程によりトレンチ１１の一垂
直面に位置する熱酸化膜２４を所定の幅に除去して前記
一垂直面を所定の幅に露出させた後、適当なイオン注入
ビームの角度（ウェハ垂直面に対するイオン注入ビーム
の角度）及び回転にてトレンチ１１の一垂直面に所定の
濃度、エネルギ及び回数にてＮ型不純物をイオン注入
し、適切な熱処理を施すことにより、トレンチ１１の一
垂直面のエピタキシャル層１２に前記高濃度コレクタ領
域３０と連結して低濃度コレクタ領域３０ａを形成す
る。
【００１１】次いで、角度０゜でトレンチ１１の下部に
Ｐ型不純物を所定の濃度とエネルギでイオン注入し、適
切な熱処理を施すことにより、トレンチ１１下部のエピ
タキシャル層１２に外部ベース領域３２を形成する。さ
らに、低濃度コレクタ領域３０a を形成するときと同様
に適切な角度及び回転でトレンチ１１の一垂直面にＰ型
不純物を所定の濃度とエネルギでイオン注入し所定の熱
処理を施すことにより、トレンチ１１の一垂直面のエピ
タキシャル層１２に前記低濃度コレクタ領域３０ａに接
するＰ型不純物領域３３を形成する。なお、外部ベース
領域３２とＰ型不純物領域３３の熱処理は同時に施すこ
ともできる。
Ｐ型不純物を所定の濃度とエネルギでイオン注入し、適
切な熱処理を施すことにより、トレンチ１１下部のエピ
タキシャル層１２に外部ベース領域３２を形成する。さ
らに、低濃度コレクタ領域３０a を形成するときと同様
に適切な角度及び回転でトレンチ１１の一垂直面にＰ型
不純物を所定の濃度とエネルギでイオン注入し所定の熱
処理を施すことにより、トレンチ１１の一垂直面のエピ
タキシャル層１２に前記低濃度コレクタ領域３０ａに接
するＰ型不純物領域３３を形成する。なお、外部ベース
領域３２とＰ型不純物領域３３の熱処理は同時に施すこ
ともできる。
【００１２】次いで、図３に示すように、ＣＶＤ酸化膜
を所定の厚さに堆積した後エッチバック食刻してトレン
チ１１の側壁に酸化膜スペーサ２５を形成した後、Ｔ
ｉ，Ｗ，Ｐｔ，Ｃｏ等の適切な金属を堆積、熱処理及び
エッチングすることにより、トレンチ１１下部の外部ベ
ース領域３２上に抵抗の低いサリサイド層３２ａを形成
する。
を所定の厚さに堆積した後エッチバック食刻してトレン
チ１１の側壁に酸化膜スペーサ２５を形成した後、Ｔ
ｉ，Ｗ，Ｐｔ，Ｃｏ等の適切な金属を堆積、熱処理及び
エッチングすることにより、トレンチ１１下部の外部ベ
ース領域３２上に抵抗の低いサリサイド層３２ａを形成
する。
【００１３】次いで、図４に示すように、ＴＥＯＳ等の
ＣＶＤ酸化膜とフォトレジストを用いたエッチバック食
刻工程を施してトレンチ１１及び誘電体層２０の開口部
をＣＶＤ酸化膜２６で埋め表面を平坦化する。
ＣＶＤ酸化膜とフォトレジストを用いたエッチバック食
刻工程を施してトレンチ１１及び誘電体層２０の開口部
をＣＶＤ酸化膜２６で埋め表面を平坦化する。
【００１４】次いで、図５に示すように、写真及び適切
な食刻工程を施して適正な深さと広さに酸化膜スペーサ
２５及び酸化膜２４，２６を除去してＰ型不純物領域３
３の側面を適正面積だけ露出させた後、Ｎ型不純物が高
濃度にドーピングされたポリシリコンを適切な厚さに堆
積させてから写真及び食刻工程を施して一部を除去する
ことにより、Ｐ型不純物領域３３に連結されるポリシリ
コン層（導電層）３４を形成する。
な食刻工程を施して適正な深さと広さに酸化膜スペーサ
２５及び酸化膜２４，２６を除去してＰ型不純物領域３
３の側面を適正面積だけ露出させた後、Ｎ型不純物が高
濃度にドーピングされたポリシリコンを適切な厚さに堆
積させてから写真及び食刻工程を施して一部を除去する
ことにより、Ｐ型不純物領域３３に連結されるポリシリ
コン層（導電層）３４を形成する。
【００１５】次いで、所定の熱処理を施してポリシリコ
ン層３４からＮ型不純物が適切な深さに拡散されるよう
にして、前記Ｐ型不純物領域３３内にＮ型の接合部不純
物領域３４ａを形成する。
ン層３４からＮ型不純物が適切な深さに拡散されるよう
にして、前記Ｐ型不純物領域３３内にＮ型の接合部不純
物領域３４ａを形成する。
【００１６】次いで、図６に示すように、それら結果物
の上に所定のＣＶＤ膜（BPSG,HTO,LTO,TEOS,SOG 等）を
堆積し、所定のリフロ工程を施して平坦化を行うことに
より絶縁膜２７を形成する。その後、写真及び食刻工程
を施すことにより、絶縁膜２７、誘電体層２０、ＣＶＤ
酸化膜２６に前記高濃度コレクタ領域３０、ポリシリコ
ン層３４及びサリサイド層３２ａにそれぞれ到達するコ
ンタクトホールを形成する。その後、それら結果物の上
にＡｌ，Ｗ等の金属若しくはＴｉ，ＴｉＮ，Ａｌ等を組
み合わせて蒸着した後、写真及び食刻工程を施してパタ
ーニングすることにより、前記高濃度コレクタ領域３
０、ポリシリコン層３４、サリサイド層３２ａに接続さ
れるコレクタ電極４０、エミッタ電極４４、ベース電極
４２をそれぞれ形成する。
の上に所定のＣＶＤ膜（BPSG,HTO,LTO,TEOS,SOG 等）を
堆積し、所定のリフロ工程を施して平坦化を行うことに
より絶縁膜２７を形成する。その後、写真及び食刻工程
を施すことにより、絶縁膜２７、誘電体層２０、ＣＶＤ
酸化膜２６に前記高濃度コレクタ領域３０、ポリシリコ
ン層３４及びサリサイド層３２ａにそれぞれ到達するコ
ンタクトホールを形成する。その後、それら結果物の上
にＡｌ，Ｗ等の金属若しくはＴｉ，ＴｉＮ，Ａｌ等を組
み合わせて蒸着した後、写真及び食刻工程を施してパタ
ーニングすることにより、前記高濃度コレクタ領域３
０、ポリシリコン層３４、サリサイド層３２ａに接続さ
れるコレクタ電極４０、エミッタ電極４４、ベース電極
４２をそれぞれ形成する。
【００１７】図７は図６の平面図であって、以上の方法
により得られた高速バイポーラトランジスタは高濃度の
コレクタ領域３０と低濃度のコレクタ領域３０ａ及び外
部ベース領域３２が横方向に相互連結された構造を有す
ることが分かる。
により得られた高速バイポーラトランジスタは高濃度の
コレクタ領域３０と低濃度のコレクタ領域３０ａ及び外
部ベース領域３２が横方向に相互連結された構造を有す
ることが分かる。
【００１８】そして、上記のような高速バイポーラトラ
ンジスタ及びその製造方法によれば、深いトレンチの代
わりに１μｍ以下の浅いトレンチ１１を用いて通常のシ
リコン食刻装置で形成できるし、通常の技術で水平方向
に動作するようにコレクタ領域を形成してその面積を減
らすことにより、Ｃjsを減少させて素子の速度の向上を
図ることができ、かつシングルポリシリコンの使用によ
り垂直方向の段差性も優れているという効果がある。
ンジスタ及びその製造方法によれば、深いトレンチの代
わりに１μｍ以下の浅いトレンチ１１を用いて通常のシ
リコン食刻装置で形成できるし、通常の技術で水平方向
に動作するようにコレクタ領域を形成してその面積を減
らすことにより、Ｃjsを減少させて素子の速度の向上を
図ることができ、かつシングルポリシリコンの使用によ
り垂直方向の段差性も優れているという効果がある。
【００１９】
【発明の効果】以上詳細に説明したように本発明の高速
バイポーラトランジスタ及びその製造方法によれば、通
常のシリコン食刻装置で形成できるし、通常の技術で素
子の速度を向上させることができ、かつ垂直方向の段差
性も優れている。
バイポーラトランジスタ及びその製造方法によれば、通
常のシリコン食刻装置で形成できるし、通常の技術で素
子の速度を向上させることができ、かつ垂直方向の段差
性も優れている。
【図１】本発明に係る高速バイポーラトランジスタの製
造方法の実施の形態を示す断面図。
造方法の実施の形態を示す断面図。
【図２】本発明に係る高速バイポーラトランジスタの製
造方法の実施の形態を示す断面図。
造方法の実施の形態を示す断面図。
【図３】本発明に係る高速バイポーラトランジスタの製
造方法の実施の形態を示す断面図。
造方法の実施の形態を示す断面図。
【図４】本発明に係る高速バイポーラトランジスタの製
造方法の実施の形態を示す断面図。
造方法の実施の形態を示す断面図。
【図５】本発明に係る高速バイポーラトランジスタの製
造方法の実施の形態を示す断面図。
造方法の実施の形態を示す断面図。
【図６】本発明に係る高速バイポーラトランジスタ及び
その製造方法の実施の形態を示す断面図。
その製造方法の実施の形態を示す断面図。
【図７】本発明に係る高速バイポーラトランジスタの実
施の形態を示す平面図。
施の形態を示す平面図。
【図８】従来の高速バイポーラトランジスタの断面図。
１０ シリコン基板 １１ トレンチ １２ エピタキシャル層 ２０ 誘電体層 ２４ 熱酸化膜 ２５ 酸化膜スペーサ ２６ ＣＶＤ酸化膜 ３０ 高濃度コレクタ領域 ３０ａ 低濃度コレクタ領域 ３２ 外部ベース領域 ３２ａ サリサイド層 ３３ Ｐ型不純物領域 ３４ ポリシリコン層 ３４ａ Ｎ型接合部不純物領域
Claims (11)
- 【請求項１】 第１又は第２導電型の半導体基板と、 該半導体基板の上部の全面に成長された不純物がドーピ
ングされないエピタキシャル層と、 該エピタキシャル層の所定領域に形成された高濃度の第
１導電型のコレクタ領域と、 前記エピタキシャル層に前記高濃度コレクタ領域に近接
して形成されたトレンチと、 該トレンチの一側方のエピタキシャル層に前記高濃度コ
レクタ領域と連結されるように形成された第１導電型の
低濃度コレクタ領域と、 前記トレンチの下部と側面のエピタキシャル層に前記低
濃度コレクタ領域と接するように形成された第２導電型
の外部ベース領域及び第２導電型不純物領域と、 前記トレンチの下部の外部ベース領域上に形成されたサ
リサイド層と、 前記トレンチの側面の第２導電型不純物領域に連結され
るように形成された第１導電型の導電層とを具備するこ
とを特徴とする高速バイポーラトランジスタ。 - 【請求項２】 前記エピタキシャル層は第１導電型のシ
リコンを成長させたものであることを特徴とする請求項
１記載の高速バイポーラトランジスタ。 - 【請求項３】 前記エピタキシャル層は第２導電型のシ
リコンを成長させたものであることを特徴とする請求項
１記載の高速バイポーラトランジスタ。 - 【請求項４】 前記エピタキシャル層上に誘電体層とし
て酸化膜、窒化膜、ＣＶＤ酸化膜が順次積層されること
を特徴とする請求項１記載の高速バイポーラトランジス
タ。 - 【請求項５】 前記導電層と前記第２導電型不純物領域
間に第１導電型の接合部不純物領域が更に形成されるこ
とを特徴とする高速バイポーラトランジスタ。 - 【請求項６】 前記サリサイド層は、Ti,W,Pt,Coのうち
いずれか一つの金属物質で形成されることを特徴とする
請求項１記載の高速バイポーラトランジスタ。 - 【請求項７】 第１又は第２導電型の半導体基板上にエ
ピタキシャル層を成長させる第１段階と、 それら結果物のエピタキシャル層に選択的に第１導電型
不純物を高濃度に注入及び活性化して高濃度コレクタ領
域を形成する第２段階と、 それら結果物上に誘電体層を形成し、前記高濃度コレク
タ領域に近接して前記エピタキシャル層にトレンチを形
成する第３段階と、 それら結果物のトレンチ内壁に熱酸化膜を形成した後、
トレンチ一垂直面の前記エピタキシャル層に第１導電型
不純物をイオン注入及び熱処理して前記高濃度コレクタ
領域と連結される低濃度コレクタ領域を形成する第４段
階と、 それら結果物のトレンチ下部エピタキシャル層に第２導
電型不純物をイオン注入及び熱処理して外部ベース領域
を形成し、さらに前記トレンチの一垂直面のエピタキシ
ャル層に第２導電型不純物をイオン注入及び熱処理して
前記低濃度コレクタ領域に接する第２導電型の不純物領
域を形成する第５段階と、 それら結果物のトレンチ側壁に酸化膜スペーサを形成
後、トレンチ下部の前記外部ベース領域上にサリサイド
層を形成する第６段階と、 それら結果物のトレンチを酸化膜で埋め表面を平坦化し
た後、所定深さと広さに酸化膜を除去して前記第２導電
型の不純物領域の側面を適正面積だけ露出させる第７段
階と、 前記露出した側面で前記第２導電型の不純物領域に連結
される導電層を第１導電型不純物ドープのポリシリコン
で形成する第８段階とを具備することを特徴とするバイ
ポーラトランジスタの製造方法。 - 【請求項８】 前記第４段階の工程時、トレンチ内壁に
前記熱酸化膜を形成した後、トレンチの一垂直面を所定
幅に露出させ、その上で前記イオン注入工程を施すこと
を特徴とする請求項７記載の高速バイポーラトランジス
タの製造方法。 - 【請求項９】 前記第８段階の工程後に所定の熱処理を
施して前記導電層から第１導電型不純物を適切な深さに
拡散させることにより、第１導電型接合部不純物領域を
前記第２導電型不純物領域内に形成することを特徴とす
る請求項７記載の高速バイポーラトランジスタの製造方
法。 - 【請求項１０】 前記第５段階工程で、トレンチ下部の
エピタキシャル層に第２導電型不純物をイオン注入し、
さらに前記トレンチの一垂直面のエピタキシャル層に第
２導電型不純物をイオン注入した後熱処理して外部ベー
ス領域と第２導電型不純物領域を同時に形成することを
特徴とする請求項７記載の高速バイポーラトランジスタ
の製造方法。 - 【請求項１１】 第２段階工程で、エピタキシャル層上
に誘電体層の一部又は全部を先に形成した後高濃度のコ
レクタ領域を形成することを特徴とする請求項７記載の
高速バイポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-30453 | 1997-07-01 | ||
| KR1019970030453A KR100257517B1 (ko) | 1997-07-01 | 1997-07-01 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174283A true JPH1174283A (ja) | 1999-03-16 |
| JP3781087B2 JP3781087B2 (ja) | 2006-05-31 |
Family
ID=19513108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18289498A Expired - Lifetime JP3781087B2 (ja) | 1997-07-01 | 1998-06-29 | 高速バイポーラトランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6100151A (ja) |
| JP (1) | JP3781087B2 (ja) |
| KR (1) | KR100257517B1 (ja) |
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|---|---|---|---|---|
| FR2794285B1 (fr) * | 1999-05-31 | 2001-08-10 | St Microelectronics Sa | Procede de fabrication de dispositifs bipolaires a jonction base-emetteur autoalignee |
| KR100454075B1 (ko) * | 2002-06-11 | 2004-10-26 | 동부전자 주식회사 | 반도체 소자의 바이폴라 트랜지스터 제조 방법 |
| US7119023B2 (en) * | 2003-10-16 | 2006-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process integration of SOI FETs with active layer spacer |
| DE102004005951B4 (de) * | 2004-02-02 | 2005-12-29 | Atmel Germany Gmbh | Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke |
| US7002190B1 (en) * | 2004-09-21 | 2006-02-21 | International Business Machines Corporation | Method of collector formation in BiCMOS technology |
| JP2011528187A (ja) | 2008-07-14 | 2011-11-10 | エヌエックスピー ビー ヴィ | トランジスタデバイス及びその製造方法 |
| CN103000676B (zh) * | 2012-12-12 | 2015-05-27 | 清华大学 | 侧向双极晶体管及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| US5679966A (en) * | 1995-10-05 | 1997-10-21 | North Carolina State University | Depleted base transistor with high forward voltage blocking capability |
| KR0175276B1 (ko) * | 1996-01-26 | 1999-02-01 | 김광호 | 전력반도체장치 및 그의 제조방법 |
-
1997
- 1997-07-01 KR KR1019970030453A patent/KR100257517B1/ko not_active IP Right Cessation
-
1998
- 1998-05-08 US US09/075,157 patent/US6100151A/en not_active Expired - Lifetime
- 1998-06-29 JP JP18289498A patent/JP3781087B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| KR100257517B1 (ko) | 2000-06-01 |
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