JP3307489B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ＢｉＣＭＯＳ素子を有する半
導体装置およびその製造方法に関する。
の製造方法に関し、特に、ＢｉＣＭＯＳ素子を有する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、バイポーラ素子の高速特性と、Ｃ
ＭＯＳ素子の高集積特性および低消費電力特性とを兼ね
備えた素子として、ＢｉＣＭＯＳ素子が知られている。
ＭＯＳ素子の高集積特性および低消費電力特性とを兼ね
備えた素子として、ＢｉＣＭＯＳ素子が知られている。
【０００３】図３３は、従来のＢｉＣＭＯＳ素子を有す
る半導体装置を示した断面図である。図３３を参照し
て、従来のＢｉＣＭＯＳ素子を有する半導体装置では、
Ｐ- 型半導体基板１０１上に、ＮチャネルＭＯＳトラン
ジスタと、ＰチャネルＭＯＳトランジスタと、ＮＰＮバ
イポーラトランジスタとが隣接して形成されている。Ｎ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとの間と、ＰチャネルＭＯＳトランジスタとＮＰ
Ｎバイポーラトランジスタとの間には、素子分離領域が
設けられている。
る半導体装置を示した断面図である。図３３を参照し
て、従来のＢｉＣＭＯＳ素子を有する半導体装置では、
Ｐ- 型半導体基板１０１上に、ＮチャネルＭＯＳトラン
ジスタと、ＰチャネルＭＯＳトランジスタと、ＮＰＮバ
イポーラトランジスタとが隣接して形成されている。Ｎ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとの間と、ＰチャネルＭＯＳトランジスタとＮＰ
Ｎバイポーラトランジスタとの間には、素子分離領域が
設けられている。
【０００４】Ｎチャネルトランジスタ領域では、Ｐ- 型
半導体基板１０１上にＰ+ 型埋込層１０３が形成されて
いる。Ｐ+ 型埋込層１０３上にはＰ型ウェル１０７が形
成されている。Ｐ型ウェル１０７の主表面上にはチャネ
ル領域を挟むように所定の間隔を隔ててＮ+ 型ソース／
ドレイン領域１１５ａおよび１１５ｂが形成されてい
る。Ｎ+ 型ソース／ドレイン領域１１５ａおよび１１５
ｂのチャネル領域側には、それぞれＮ- 型ソース／ドレ
イン領域１１２ａ、１１２ｂが形成されている。チャネ
ル領域上にはゲート酸化膜１１７ｃを介して下層多結晶
シリコン膜１１８ｃが形成されている。下層多結晶シリ
コン膜１１８ｃ上には上層多結晶シリコン膜１１９ｃが
形成されている。この下層多結晶シリコン膜１１８ｃと
上層多結晶シリコン膜１１９ｃとによってゲート電極が
構成されている。下層多結晶シリコン膜１１８ｃと上層
多結晶シリコン膜１１９ｃとの両側壁部分には、サイド
ウォール酸化膜１２０ｃが形成されている。
半導体基板１０１上にＰ+ 型埋込層１０３が形成されて
いる。Ｐ+ 型埋込層１０３上にはＰ型ウェル１０７が形
成されている。Ｐ型ウェル１０７の主表面上にはチャネ
ル領域を挟むように所定の間隔を隔ててＮ+ 型ソース／
ドレイン領域１１５ａおよび１１５ｂが形成されてい
る。Ｎ+ 型ソース／ドレイン領域１１５ａおよび１１５
ｂのチャネル領域側には、それぞれＮ- 型ソース／ドレ
イン領域１１２ａ、１１２ｂが形成されている。チャネ
ル領域上にはゲート酸化膜１１７ｃを介して下層多結晶
シリコン膜１１８ｃが形成されている。下層多結晶シリ
コン膜１１８ｃ上には上層多結晶シリコン膜１１９ｃが
形成されている。この下層多結晶シリコン膜１１８ｃと
上層多結晶シリコン膜１１９ｃとによってゲート電極が
構成されている。下層多結晶シリコン膜１１８ｃと上層
多結晶シリコン膜１１９ｃとの両側壁部分には、サイド
ウォール酸化膜１２０ｃが形成されている。
【０００５】ＰチャネルＭＯＳトランジスタ領域におい
ては、Ｐ- 型半導体基板１０１上にＮ+ 型埋込層１０２
が形成されている。Ｎ+ 型埋込層１０２上にはＮウェル
１０６が形成されている。Ｎウェル１０６の主表面上に
はチャネル領域を挟むように所定の間隔を隔ててＰ+ 型
ソース／ドレイン領域１１４ａおよび１１４ｂが形成さ
れている。Ｐ+ 型ソース／ドレイン領域１１４ａおよび
１１４ｂのチャネル領域側には、それぞれＰ- 型ソース
／ドレイン領域１１１ａ、１１１ｂが形成されている。
チャネル領域上にはゲート酸化膜１１７ｂを介して下層
多結晶シリコン膜１１８ｂが形成されている。下層多結
晶シリコン膜１１８ｂ上には上層多結晶シリコン膜１１
９ｂが形成されている。この下層多結晶シリコン膜１１
８ｂと上層多結晶シリコン膜１１９ｂとによってゲート
電極が構成されている。下層多結晶シリコン膜１１８ｂ
および上層多結晶シリコン膜１１９ｂの両側壁部分には
サイドウォール酸化膜１２０ｂが形成されている。
ては、Ｐ- 型半導体基板１０１上にＮ+ 型埋込層１０２
が形成されている。Ｎ+ 型埋込層１０２上にはＮウェル
１０６が形成されている。Ｎウェル１０６の主表面上に
はチャネル領域を挟むように所定の間隔を隔ててＰ+ 型
ソース／ドレイン領域１１４ａおよび１１４ｂが形成さ
れている。Ｐ+ 型ソース／ドレイン領域１１４ａおよび
１１４ｂのチャネル領域側には、それぞれＰ- 型ソース
／ドレイン領域１１１ａ、１１１ｂが形成されている。
チャネル領域上にはゲート酸化膜１１７ｂを介して下層
多結晶シリコン膜１１８ｂが形成されている。下層多結
晶シリコン膜１１８ｂ上には上層多結晶シリコン膜１１
９ｂが形成されている。この下層多結晶シリコン膜１１
８ｂと上層多結晶シリコン膜１１９ｂとによってゲート
電極が構成されている。下層多結晶シリコン膜１１８ｂ
および上層多結晶シリコン膜１１９ｂの両側壁部分には
サイドウォール酸化膜１２０ｂが形成されている。
【０００６】ＮＰＮバイポーラトランジスタ領域では、
Ｐ- 型半導体基板１０１上にＮ+ 型埋込層１０２が形成
されている。Ｎ+ 型埋込層１０２上にはＮ- 型エピタキ
シャル層１０４が形成されている。Ｎ- 型エピタキシャ
ル層１０４の所定領域には、その表面からＮ+ 型埋込層
１０２にまで達するＮ+ 型コレクタ電極取出層１０８が
形成されている。また、Ｎ- 型エピタキシャル層１０４
の主表面には、Ｎ+ 型コレクタ電極取出層１０８と所定
の間隔を隔てて、Ｐ型ベース層１０９およびＰ + 型外部
ベース層１１３が形成されている。Ｐ型ベース層１０９
の主表面上の所定領域にはＮ+ 型エミッタ層１１０が形
成されている。Ｐ型ベース層１０９上の所定領域には、
Ｎ+ 型エミッタ層１１０上に開口部を有するゲート酸化
膜１１７ａが形成されている。ゲート酸化膜１１７ａ上
には下層多結晶シリコン膜１１８ａが形成されている。
Ｎ+ 型エミッタ層１１０に電気的に接続するとともに下
層多結晶シリコン膜１１８ａの上部表面上に沿って延び
るように上層多結晶シリコン膜１１９ａが形成されてい
る。この下層多結晶シリコン膜１１８ａおよび上層多結
晶シリコン膜１１９ａとによってエミッタ電極が構成さ
れている。下層多結晶シリコン膜１１８ａと上層多結晶
シリコン膜１１９ａとの側壁部分にはサイドウォール酸
化膜１２０ａが形成されている。なお、Ｎ+ 型コレクタ
電極取出層１０８とＰ+ 型外部ベース層１１３との間に
は分離酸化膜１１６が形成されている。
Ｐ- 型半導体基板１０１上にＮ+ 型埋込層１０２が形成
されている。Ｎ+ 型埋込層１０２上にはＮ- 型エピタキ
シャル層１０４が形成されている。Ｎ- 型エピタキシャ
ル層１０４の所定領域には、その表面からＮ+ 型埋込層
１０２にまで達するＮ+ 型コレクタ電極取出層１０８が
形成されている。また、Ｎ- 型エピタキシャル層１０４
の主表面には、Ｎ+ 型コレクタ電極取出層１０８と所定
の間隔を隔てて、Ｐ型ベース層１０９およびＰ + 型外部
ベース層１１３が形成されている。Ｐ型ベース層１０９
の主表面上の所定領域にはＮ+ 型エミッタ層１１０が形
成されている。Ｐ型ベース層１０９上の所定領域には、
Ｎ+ 型エミッタ層１１０上に開口部を有するゲート酸化
膜１１７ａが形成されている。ゲート酸化膜１１７ａ上
には下層多結晶シリコン膜１１８ａが形成されている。
Ｎ+ 型エミッタ層１１０に電気的に接続するとともに下
層多結晶シリコン膜１１８ａの上部表面上に沿って延び
るように上層多結晶シリコン膜１１９ａが形成されてい
る。この下層多結晶シリコン膜１１８ａおよび上層多結
晶シリコン膜１１９ａとによってエミッタ電極が構成さ
れている。下層多結晶シリコン膜１１８ａと上層多結晶
シリコン膜１１９ａとの側壁部分にはサイドウォール酸
化膜１２０ａが形成されている。なお、Ｎ+ 型コレクタ
電極取出層１０８とＰ+ 型外部ベース層１１３との間に
は分離酸化膜１１６が形成されている。
【０００７】また、各トランジスタ間の素子分離領域に
おいては、分離酸化膜１１６と、Ｐ+ 型素子分離層１０
５と、Ｐ+ 型埋込層１０３とが形成されている。全面を
覆うように表面保護酸化膜１２１が形成されている。表
面保護酸化膜１２１の電極形成領域に対応する領域に
は、コンタクトホールが形成されている。そして、その
コンタクトホール内を埋込むようにコレクタ電極配線１
２２、ベース電極配線１２３、エミッタ電極配線１２
４、ＰチャネルＭＯＳトランジスタのソース／ドレイン
電極配線１２５、ＰチャネルＭＯＳトランジスタのゲー
ト電極配線（図示せず）、ＮチャネルＭＯＳトランジス
タのソース／ドレイン電極配線１２６、ＮチャネルＭＯ
Ｓトランジスタのゲート電極配線（図示せず）が形成さ
れている。
おいては、分離酸化膜１１６と、Ｐ+ 型素子分離層１０
５と、Ｐ+ 型埋込層１０３とが形成されている。全面を
覆うように表面保護酸化膜１２１が形成されている。表
面保護酸化膜１２１の電極形成領域に対応する領域に
は、コンタクトホールが形成されている。そして、その
コンタクトホール内を埋込むようにコレクタ電極配線１
２２、ベース電極配線１２３、エミッタ電極配線１２
４、ＰチャネルＭＯＳトランジスタのソース／ドレイン
電極配線１２５、ＰチャネルＭＯＳトランジスタのゲー
ト電極配線（図示せず）、ＮチャネルＭＯＳトランジス
タのソース／ドレイン電極配線１２６、ＮチャネルＭＯ
Ｓトランジスタのゲート電極配線（図示せず）が形成さ
れている。
【０００８】ゲート酸化膜１１７ａ、１１７ｂ、１１７
ｃは、それぞれ１０ｎｍ程度の厚みで形成されている。
下層多結晶シリコン膜１１８ａ、１１８ｂ、１１８ｃは
それぞれ２０〜７０ｎｍ程度の厚みで形成されている。
上層多結晶シリコン膜１１９ａ、１１９ｂ、１１９ｃ
は、それぞれ１５０〜２００ｎｍ程度の厚みで形成され
ている。表面保護酸化膜１２１は、１０００ｎｍ程度の
厚みで形成されている。
ｃは、それぞれ１０ｎｍ程度の厚みで形成されている。
下層多結晶シリコン膜１１８ａ、１１８ｂ、１１８ｃは
それぞれ２０〜７０ｎｍ程度の厚みで形成されている。
上層多結晶シリコン膜１１９ａ、１１９ｂ、１１９ｃ
は、それぞれ１５０〜２００ｎｍ程度の厚みで形成され
ている。表面保護酸化膜１２１は、１０００ｎｍ程度の
厚みで形成されている。
【０００９】図３４〜図３９は、図３３に示した従来の
ＢｉＣＭＯＳ素子を含む半導体装置の製造方法を説明す
るための断面構造図である。図３４〜図３９を参照し
て、次に従来のＢｉＣＭＯＳ素子を含む半導体装置の製
造方法について説明する。
ＢｉＣＭＯＳ素子を含む半導体装置の製造方法を説明す
るための断面構造図である。図３４〜図３９を参照し
て、次に従来のＢｉＣＭＯＳ素子を含む半導体装置の製
造方法について説明する。
【００１０】まず、図３４に示すように、Ｐ- 型半導体
基板１０１上のバイポーラトランジスタ形成領域および
ＰチャネルＭＯＳトランジスタ形成領域に、砒素（Ａ
ｓ）またはアンチモン（Ｓｂ）をイオン注入する。その
後、熱処理を施すことによって、Ｎ+ 型埋込層１０２を
形成する。ＮチャネルＭＯＳトランジスタ形成領域およ
び素子分離領域に、ボロン（Ｂ）をイオン注入した後、
熱処理する。これにより、Ｐ+ 型埋込層１０３を形成す
る。その後、全面にＮ- 型エピタキシャル層１０４を形
成する。素子分離領域とバイポーラトランジスタのコレ
クタ−ベース分離領域とに、ＬＯＣＯＳ法（選択酸化
法）を用いて分離酸化膜１１６を形成する。
基板１０１上のバイポーラトランジスタ形成領域および
ＰチャネルＭＯＳトランジスタ形成領域に、砒素（Ａ
ｓ）またはアンチモン（Ｓｂ）をイオン注入する。その
後、熱処理を施すことによって、Ｎ+ 型埋込層１０２を
形成する。ＮチャネルＭＯＳトランジスタ形成領域およ
び素子分離領域に、ボロン（Ｂ）をイオン注入した後、
熱処理する。これにより、Ｐ+ 型埋込層１０３を形成す
る。その後、全面にＮ- 型エピタキシャル層１０４を形
成する。素子分離領域とバイポーラトランジスタのコレ
クタ−ベース分離領域とに、ＬＯＣＯＳ法（選択酸化
法）を用いて分離酸化膜１１６を形成する。
【００１１】バイポーラトランジスタのコレクタ電極形
成領域に、リン（Ｐ）を固体拡散させることによって、
Ｎ+ 型コレクタ電極取出層１０８を形成する。素子分離
領域において分離酸化膜１１６越しにボロン（Ｂ）をイ
オン注入した後、熱処理を施す。これにより、Ｐ+ 型素
子分離層１０５が形成される。
成領域に、リン（Ｐ）を固体拡散させることによって、
Ｎ+ 型コレクタ電極取出層１０８を形成する。素子分離
領域において分離酸化膜１１６越しにボロン（Ｂ）をイ
オン注入した後、熱処理を施す。これにより、Ｐ+ 型素
子分離層１０５が形成される。
【００１２】ＰチャネルＭＯＳトランジスタ領域に、リ
ン（Ｐ）をイオン注入した後、熱処理を施す。これによ
り、Ｎ型ウェル１０６が形成される。ＮチャネルＭＯＳ
トランジスタ領域に、ボロン（Ｂ）をイオン注入した
後、熱処理を施す。これにより、Ｐ型ウェル１０７が形
成される。
ン（Ｐ）をイオン注入した後、熱処理を施す。これによ
り、Ｎ型ウェル１０６が形成される。ＮチャネルＭＯＳ
トランジスタ領域に、ボロン（Ｂ）をイオン注入した
後、熱処理を施す。これにより、Ｐ型ウェル１０７が形
成される。
【００１３】次に、図３５に示すように、バイポーラト
ランジスタ領域のＮ- 型エピタキシャル層１０４内に、
ボロン（Ｂ）をイオン注入した後、熱処理を施す。これ
により、Ｐ型ベース層１０９が形成される。
ランジスタ領域のＮ- 型エピタキシャル層１０４内に、
ボロン（Ｂ）をイオン注入した後、熱処理を施す。これ
により、Ｐ型ベース層１０９が形成される。
【００１４】次に、図３６に示すように、全面を熱酸化
することによって、１０ｎｍ程度の厚みを有するゲート
酸化層１１７を形成する。ゲート酸化層１１７上にＣＶ
Ｄ法を用いて２０〜７０ｎｍ程度の厚みを有する下層多
結晶シリコン層１１８を形成する。下層多結晶シリコン
層１１８上の所定領域にフォトレジスト１５１を形成す
る。フォトレジスト１５１をマスクとして、バイポーラ
トランジスタのエミッタ形成領域に位置する下層多結晶
シリコン層１１８およびゲート酸化層１１７を異方性エ
ッチングする。この後、フォトレジスト１５１を除去す
る。
することによって、１０ｎｍ程度の厚みを有するゲート
酸化層１１７を形成する。ゲート酸化層１１７上にＣＶ
Ｄ法を用いて２０〜７０ｎｍ程度の厚みを有する下層多
結晶シリコン層１１８を形成する。下層多結晶シリコン
層１１８上の所定領域にフォトレジスト１５１を形成す
る。フォトレジスト１５１をマスクとして、バイポーラ
トランジスタのエミッタ形成領域に位置する下層多結晶
シリコン層１１８およびゲート酸化層１１７を異方性エ
ッチングする。この後、フォトレジスト１５１を除去す
る。
【００１５】次に、図３７に示すように、ＣＶＤ法を用
いて全面に１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層１１９を形成する。そして、上層多結
晶シリコン層１１９および下層多結晶シリコン層１１８
中に、砒素（Ａｓ）をイオン注入した後、熱処理を施
す。これにより、上層多結晶シリコン層１１９および下
層多結晶シリコン層１１８中に砒素が均一に拡散される
とともに砒素の電気的活性化が行なわれる。これによ
り、Ｎ+ 型エミッタ層１１０が形成される。ここで、こ
の上層多結晶シリコン層１１９および下層多結晶シリコ
ン層１１８への砒素のイオン注入は、その砒素イオンが
ゲート酸化層１１７に到達しないような注入条件で行な
う。
いて全面に１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層１１９を形成する。そして、上層多結
晶シリコン層１１９および下層多結晶シリコン層１１８
中に、砒素（Ａｓ）をイオン注入した後、熱処理を施
す。これにより、上層多結晶シリコン層１１９および下
層多結晶シリコン層１１８中に砒素が均一に拡散される
とともに砒素の電気的活性化が行なわれる。これによ
り、Ｎ+ 型エミッタ層１１０が形成される。ここで、こ
の上層多結晶シリコン層１１９および下層多結晶シリコ
ン層１１８への砒素のイオン注入は、その砒素イオンが
ゲート酸化層１１７に到達しないような注入条件で行な
う。
【００１６】なお、下層多結晶シリコン層１１８は、図
３６に示した工程においてフォトレジスト１５１を除去
する際にゲート酸化層１１７の保護膜としての役割を果
たす。
３６に示した工程においてフォトレジスト１５１を除去
する際にゲート酸化層１１７の保護膜としての役割を果
たす。
【００１７】この後、上層多結晶シリコン層上の所定領
域に図３８に示すようなフォトレジスト１５２を形成し
た後、そのフォトレジスト１５２をマスクとして上層多
結晶シリコン層１１９（図３７参照）および下層多結晶
シリコン層１１８（図３７参照）を異方性エッチングす
る。これにより、図３８に示すような下層多結晶シリコ
ン膜１１８ａ、１１８ｂ、１１８ｃと上層多結晶シリコ
ン膜１１９ａ、１１９ｂ、１１９ｃが形成される。すな
わち、下層多結晶シリコン膜１１８ａおよび上層多結晶
シリコン膜１１９ａからなるエミッタ電極と、下層多結
晶シリコン膜１１８ｂおよび上層多結晶シリコン膜１１
９ｂからなるゲート電極と、下層多結晶シリコン膜１１
８ｃおよび上層多結晶シリコン膜１１９ｃからなるゲー
ト電極とが形成される。その後、フォトレジスト１５２
を除去する。
域に図３８に示すようなフォトレジスト１５２を形成し
た後、そのフォトレジスト１５２をマスクとして上層多
結晶シリコン層１１９（図３７参照）および下層多結晶
シリコン層１１８（図３７参照）を異方性エッチングす
る。これにより、図３８に示すような下層多結晶シリコ
ン膜１１８ａ、１１８ｂ、１１８ｃと上層多結晶シリコ
ン膜１１９ａ、１１９ｂ、１１９ｃが形成される。すな
わち、下層多結晶シリコン膜１１８ａおよび上層多結晶
シリコン膜１１９ａからなるエミッタ電極と、下層多結
晶シリコン膜１１８ｂおよび上層多結晶シリコン膜１１
９ｂからなるゲート電極と、下層多結晶シリコン膜１１
８ｃおよび上層多結晶シリコン膜１１９ｃからなるゲー
ト電極とが形成される。その後、フォトレジスト１５２
を除去する。
【００１８】次に、図３９に示すように、ＰチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５３を形成する。フォトレジスト１５３をマス
クとしてＰチャネルＭＯＳトランジスタ領域にボロン
（Ｂ）を低濃度でイオン注入する。これにより、Ｐ- 型
ソース／ドレイン領域１１１ａおよび１１１ｂを形成す
る。この後フォトレジスト１５３を除去する。
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５３を形成する。フォトレジスト１５３をマス
クとしてＰチャネルＭＯＳトランジスタ領域にボロン
（Ｂ）を低濃度でイオン注入する。これにより、Ｐ- 型
ソース／ドレイン領域１１１ａおよび１１１ｂを形成す
る。この後フォトレジスト１５３を除去する。
【００１９】次に、図４０に示すように、ＮチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５４を形成する。フォトレジスト１５４をマス
クとしてリン（Ｐ）をＮチャネルＭＯＳトランジスタ領
域に低濃度でイオン注入する。これにより、Ｎ- 型ソー
ス／ドレイン領域１１２ａおよび１１２ｂが形成され
る。この後、フォトレジスト１５４を除去する。
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５４を形成する。フォトレジスト１５４をマス
クとしてリン（Ｐ）をＮチャネルＭＯＳトランジスタ領
域に低濃度でイオン注入する。これにより、Ｎ- 型ソー
ス／ドレイン領域１１２ａおよび１１２ｂが形成され
る。この後、フォトレジスト１５４を除去する。
【００２０】次に、図４１に示すように、全面にＣＶＤ
法を用いて酸化膜１２０を形成した後、全面を異方性エ
ッチングする。これにより、図４２に示されるようなサ
イドウォール酸化膜１２０ａ、１２０ｂ、１２０ｃと、
ゲート酸化膜１１７ａ，１１７ｂ，１１７ｃとが形成さ
れる。
法を用いて酸化膜１２０を形成した後、全面を異方性エ
ッチングする。これにより、図４２に示されるようなサ
イドウォール酸化膜１２０ａ、１２０ｂ、１２０ｃと、
ゲート酸化膜１１７ａ，１１７ｂ，１１７ｃとが形成さ
れる。
【００２１】次に、図４３に示すように、ＰチャネルＭ
ＯＳトランジスタ領域およびバイポーラトランジスタの
外部ベース領域以外の領域を覆うようにフォトレジスト
１５５を形成する。フォトレジスト１５５をマスクとし
てボロン（Ｂ）を高濃度でイオン注入する。これによ
り、Ｐ+ 型外部ベース層１１３とＰ+ 型ソース／ドレイ
ン領域１１４ａおよび１１４ｂとが形成される。この
後、フォトレジスト１５５を除去する。
ＯＳトランジスタ領域およびバイポーラトランジスタの
外部ベース領域以外の領域を覆うようにフォトレジスト
１５５を形成する。フォトレジスト１５５をマスクとし
てボロン（Ｂ）を高濃度でイオン注入する。これによ
り、Ｐ+ 型外部ベース層１１３とＰ+ 型ソース／ドレイ
ン領域１１４ａおよび１１４ｂとが形成される。この
後、フォトレジスト１５５を除去する。
【００２２】次に、図４４に示すように、ＮチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５６を形成する。フォトレジスト１５６をマス
クとして砒素（Ａｓ）を高濃度でイオン注入する。これ
により、Ｎ+ 型ソース／ドレイン領域１１５ａおよび１
１５ｂが形成される。この後、フォトレジスト１５６を
除去する。また、熱処理を施すことによって、Ｐ- 型ソ
ース／ドレイン領域１１１ａ，１１１ｂ、Ｐ+ 型ソース
／ドレイン領域１１４ａ，１１４ｂ、Ｎ- 型ソース／ド
レイン領域１１２ａ，１１２ｂ、Ｎ+ 型ソース／ドレイ
ン領域１１５ａ，１１５ｂ、およびＰ+ 型外部ベース層
１１３内の不純物を電気的に活性化させる。これによ
り、ＬＤＤ構造を有するＰチャネルＭＯＳトランジス
タ、ＬＤＤ構造を有するＮチャネルＭＯＳトランジス
タ、およびＮＰＮバイポーラトランジスタが完成され
る。
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト１５６を形成する。フォトレジスト１５６をマス
クとして砒素（Ａｓ）を高濃度でイオン注入する。これ
により、Ｎ+ 型ソース／ドレイン領域１１５ａおよび１
１５ｂが形成される。この後、フォトレジスト１５６を
除去する。また、熱処理を施すことによって、Ｐ- 型ソ
ース／ドレイン領域１１１ａ，１１１ｂ、Ｐ+ 型ソース
／ドレイン領域１１４ａ，１１４ｂ、Ｎ- 型ソース／ド
レイン領域１１２ａ，１１２ｂ、Ｎ+ 型ソース／ドレイ
ン領域１１５ａ，１１５ｂ、およびＰ+ 型外部ベース層
１１３内の不純物を電気的に活性化させる。これによ
り、ＬＤＤ構造を有するＰチャネルＭＯＳトランジス
タ、ＬＤＤ構造を有するＮチャネルＭＯＳトランジス
タ、およびＮＰＮバイポーラトランジスタが完成され
る。
【００２３】最後に、図３３に示したように、ＣＶＤ法
を用いて全面に１０００ｎｍ程度の厚みを有する表面保
護酸化膜１２１を形成する。表面保護酸化膜１２１の所
定領域にコンタクトホールを形成する。そしてそのコン
タクトホール内にスパッタ法を用いてＡｌなどの低抵抗
金属を堆積した後パターニングする。これにより、バイ
ポーラトランジスタのコレクタ電極配線１２２，ベース
電極配線１２３およびエミッタ電極配線１２４と、Ｐチ
ャネルＭＯＳトランジスタのソース／ドレイン電極配線
１２５と、ＮチャネルＭＯＳトランジスタのソース／ド
レイン電極配線１２６と、ＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタのゲート電極配
線（図示せず）とが形成される。このようにして、図３
３に示した従来のＢｉＣＭＯＳ素子を有する半導体装置
は形成されていた。
を用いて全面に１０００ｎｍ程度の厚みを有する表面保
護酸化膜１２１を形成する。表面保護酸化膜１２１の所
定領域にコンタクトホールを形成する。そしてそのコン
タクトホール内にスパッタ法を用いてＡｌなどの低抵抗
金属を堆積した後パターニングする。これにより、バイ
ポーラトランジスタのコレクタ電極配線１２２，ベース
電極配線１２３およびエミッタ電極配線１２４と、Ｐチ
ャネルＭＯＳトランジスタのソース／ドレイン電極配線
１２５と、ＮチャネルＭＯＳトランジスタのソース／ド
レイン電極配線１２６と、ＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタのゲート電極配
線（図示せず）とが形成される。このようにして、図３
３に示した従来のＢｉＣＭＯＳ素子を有する半導体装置
は形成されていた。
【００２４】
【発明が解決しようとする課題】上記した従来のＢｉＣ
ＭＯＳ素子を含む半導体装置の製造方法では、ＭＯＳト
ランジスタのゲート酸化膜（１１７ｂ，１１７ｃ）とＮ
ＰＮトランジスタのゲート酸化膜１１７ａとを同時に形
成するとともに、ＭＯＳトランジスタのゲート電極（１
１８ｂ，１１９ｂ，１１８ｃ，１１９ｃ）とバイポーラ
トランジスタのエミッタ電極（１１８ａ，１１９ａ）と
を同時に形成している。これにより、従来では製造工程
の簡略化を図っている。
ＭＯＳ素子を含む半導体装置の製造方法では、ＭＯＳト
ランジスタのゲート酸化膜（１１７ｂ，１１７ｃ）とＮ
ＰＮトランジスタのゲート酸化膜１１７ａとを同時に形
成するとともに、ＭＯＳトランジスタのゲート電極（１
１８ｂ，１１９ｂ，１１８ｃ，１１９ｃ）とバイポーラ
トランジスタのエミッタ電極（１１８ａ，１１９ａ）と
を同時に形成している。これにより、従来では製造工程
の簡略化を図っている。
【００２５】ここで、図４５を参照して、従来のバイポ
ーラトランジスタの寄生容量について説明する。バイポ
ーラトランジスタのエミッタ−ベース寄生容量Ｃｔｅ
は、Ｎ + 型エミッタ層１１０とＰ型ベース層１０９との
接合容量Ｃｔｅ1 と、エミッタ電極２０１とＰ型ベース
層１０９とを絶縁している酸化膜２００の絶縁容量Ｃｔ
ｅ2 との和（Ｃｔｅ＝Ｃｔｅ1 ＋Ｃｔｅ2 ）である。
ーラトランジスタの寄生容量について説明する。バイポ
ーラトランジスタのエミッタ−ベース寄生容量Ｃｔｅ
は、Ｎ + 型エミッタ層１１０とＰ型ベース層１０９との
接合容量Ｃｔｅ1 と、エミッタ電極２０１とＰ型ベース
層１０９とを絶縁している酸化膜２００の絶縁容量Ｃｔ
ｅ2 との和（Ｃｔｅ＝Ｃｔｅ1 ＋Ｃｔｅ2 ）である。
【００２６】図３３に示した従来のＢｉＣＭＯＳのバイ
ポーラトランジスタ部では、図４５の酸化膜２００に相
当するものが、ＭＯＳトランジスタ部のゲート酸化膜１
１７ｂおよび１１７ｃと同じ膜厚を有するゲート酸化膜
１１７ａである。ゲート酸化膜１１７ｂ，１１７ｃは、
ＭＯＳトランジスタの性能を高めるため１０ｎｍ程度と
非常に薄い膜厚で形成されている。このため、ゲート酸
化膜１１７ａの膜厚も１０ｎｍ程度と非常に薄い膜厚で
ある。
ポーラトランジスタ部では、図４５の酸化膜２００に相
当するものが、ＭＯＳトランジスタ部のゲート酸化膜１
１７ｂおよび１１７ｃと同じ膜厚を有するゲート酸化膜
１１７ａである。ゲート酸化膜１１７ｂ，１１７ｃは、
ＭＯＳトランジスタの性能を高めるため１０ｎｍ程度と
非常に薄い膜厚で形成されている。このため、ゲート酸
化膜１１７ａの膜厚も１０ｎｍ程度と非常に薄い膜厚で
ある。
【００２７】ところで絶縁容量Ｃｔｅ2 は、酸化膜２０
０（ゲート酸化膜１１７ａ）の膜厚に反比例する。つま
り、ゲート酸化膜１１７ａの膜厚が薄くなると、絶縁容
量Ｃｔｅ2 は大きくなる。したがって、従来のＢｉＣＭ
ＯＳ構造では、バイポーラトランジスタ部の絶縁容量Ｃ
ｔｅ2 が非常に大きくなってしまうという問題点があっ
た。この結果エミッタ−ベース寄生容量Ｃｔｅが大きく
なってしまうという不都合が生じる。このようにエミッ
タ−ベース寄生容量Ｃｔｅが大きくなると、ＢｉＣＭＯ
Ｓ構造におけるバイポーラトランジスタ部の動作速度が
低下してしまうという問題点があった。エミッタ−ベー
ス寄生容量Ｃｔｅの増加によって動作速度が低下すると
いうことは、たとえば、Physics of Semiconductor Dev
ices −SECOND EDITION − S. M. Sze，1981, PP158-1
59 に開示されている。上記した問題点は、製造プロセ
スの簡略化の必要からＭＯＳトランジスタ部とＮＰＮト
ランジスタ部とを同時に形成する必要があるＢｉＣＭＯ
Ｓ構造の特有の問題点である。なお、図４５に示したＣ
ｔｃはベース−コレクタ容量を示している。
０（ゲート酸化膜１１７ａ）の膜厚に反比例する。つま
り、ゲート酸化膜１１７ａの膜厚が薄くなると、絶縁容
量Ｃｔｅ2 は大きくなる。したがって、従来のＢｉＣＭ
ＯＳ構造では、バイポーラトランジスタ部の絶縁容量Ｃ
ｔｅ2 が非常に大きくなってしまうという問題点があっ
た。この結果エミッタ−ベース寄生容量Ｃｔｅが大きく
なってしまうという不都合が生じる。このようにエミッ
タ−ベース寄生容量Ｃｔｅが大きくなると、ＢｉＣＭＯ
Ｓ構造におけるバイポーラトランジスタ部の動作速度が
低下してしまうという問題点があった。エミッタ−ベー
ス寄生容量Ｃｔｅの増加によって動作速度が低下すると
いうことは、たとえば、Physics of Semiconductor Dev
ices −SECOND EDITION − S. M. Sze，1981, PP158-1
59 に開示されている。上記した問題点は、製造プロセ
スの簡略化の必要からＭＯＳトランジスタ部とＮＰＮト
ランジスタ部とを同時に形成する必要があるＢｉＣＭＯ
Ｓ構造の特有の問題点である。なお、図４５に示したＣ
ｔｃはベース−コレクタ容量を示している。
【００２８】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体装置において、動作速度の低下を有効に防止すること
である。
ためになされたもので、この発明の１つの目的は、半導
体装置において、動作速度の低下を有効に防止すること
である。
【００２９】この発明のもう１つの目的は、半導体装置
において、エミッタ−ベース寄生容量を低減することで
ある。
において、エミッタ−ベース寄生容量を低減することで
ある。
【００３０】この発明のさらにもう１つの目的は、半導
体装置の製造方法において、エミッタ−ベース寄生容量
を低減し得る半導体装置を容易に形成することである。
体装置の製造方法において、エミッタ−ベース寄生容量
を低減し得る半導体装置を容易に形成することである。
【００３１】
【課題を解決するための手段】この発明の１つの局面で
は、半導体装置は、第１導電型のコレクタ層と、第２導
電型のベース層と、第１導電型のエミッタ層と、第１の
絶縁層と、半導体層と、第２の絶縁層と、エミッタ電極
とを備えている。コレクタ層は主表面を有している。ベ
ース層はコレクタ層の主表面上の所定領域に形成されて
いる。エミッタ層はベース層の主表面上の所定領域に形
成されている。第１の絶縁層は少なくともベース層上の
所定領域に形成されるとともに、エミッタ層上に開口を
有する。半導体層は第１の絶縁層上に形成されている。
第２の絶縁層は半導体層の上部表面上および側部表面上
に形成されている。エミッタ電極は第１の絶縁層の開口
内でエミッタ層に電気的に接続されるとともに、第２の
絶縁層の表面上に沿って延びるように形成されている。
この半導体装置では、エミッタ電極とベース層との間に
第１の絶縁層、半導体層および第２の絶縁層が介在され
ているので、従来の絶縁層が１層だけ介在されていた場
合に比べてエミッタ電極とベース層との間の絶縁容量が
小さくなる。その結果、従来に比べてエミッタ−ベース
寄生容量が小さくなる。これにより、動作速度が低下す
るのが有効に防止される。また、上記した半導体層を絶
縁性を有するように形成すれば、ベース層とエミッタ電
極との間の絶縁容量がさらに低減される。この発明の他
の局面では、半導体装置は、第１導電型のコレクタ層
と、第２導電型のベース層と、第１導電型のエミッタ層
と、第１の絶縁層と、第２の絶縁層と、エミッタ電極と
を備えている。第２の絶縁層は第１の絶縁層上に形成さ
れている。エミッタ電極は、第１の絶縁層の開口内でエ
ミッタ層に電気的に接続されるとともに第２の絶縁層の
上部表面上に沿って延びるように形成されている。この
半導体装置では、エミッタ電極とベース層との間に第１
の絶縁層と第２の絶縁層とが介在されているので、従来
の１層の絶縁層のみ介在されていた場合に比べてエミッ
タ電極とベース層との間の絶縁膜の膜厚が大きくなる。
これにより、エミッタ電極とベース層との間の絶縁容量
が小さくなる。その結果、エミッタ−ベース寄生容量も
従来に比べて小さくなる。それにより、動作速度の低下
が有効に防止される。この発明のさらに他の局面では、
半導体装置は、電界効果トランジスタとバイポーラトラ
ンジスタとを備えている。電界効果トランジスタは、主
表面を有する不純物層と、ゲート電極とを含んでいる。
ゲート電極は不純物層の主表面上にゲート絶縁膜を介し
て形成されている。また、上記したバイポーラトランジ
スタは、第１導電型のコレクタ層と、第２導電型のベー
ス層と、第１導電型のエミッタ層と、第１の絶縁層と、
半導体層と、第２の絶縁層と、エミッタ電極とを備えて
いる。ベース層はコレクタ層の主表面上の所定領域に形
成されている。エミッタ層はベース層の主表面上の所定
領域に形成されている。第１の絶縁層は少なくともベー
ス層上の所定領域に形成されている。また第１の絶縁層
はエミッタ層上に開口を有するとともにゲート絶縁膜と
ほぼ同じ厚みを有している。半導体層は第１の絶縁層上
に形成されている。第２の絶縁層はその半導体層の上部
表面上および側部表面上に形成されている。エミッタ電
極は第１の絶縁層の開口内でエミッタ層に電気的に接続
されるとともに第２の絶縁層の表面上に沿って延びるよ
うに形成されている。この半導体装置では、エミッタ電
極とベース層との間に、電界効果トランジスタのゲート
絶縁膜とほぼ同じ厚みを有する第１の絶縁層と、半導体
層と、第２の絶縁層とが介在されているので、第１の絶
縁層のみ介在されていた従来に比べてエミッタ電極とベ
ース層との間の絶縁容量が小さくなる。その結果、エミ
ッタ−ベース間の寄生容量も従来に比べて小さくなる。
これにより、バイポーラトランジスタの動作速度が低下
するのが有効に防止される。この発明の他の局面では、
半導体装置は、電界効果トランジスタとバイポーラトラ
ンジスタとを備えている。電界効果トランジスタは、不
純物層とゲート電極とを含んでいる。また、バイポーラ
トランジスタは、コレクタ層とベース層とエミッタ層と
第１の絶縁層とを含んでいる。さらに、バイポーラトラ
ンジスタが、第２の絶縁層とエミッタ電極とを含んでい
る。第２の絶縁層は第１の絶縁層上に形成されている。
エミッタ電極は第１の絶縁層の開口内でエミッタ層に電
気的に接続されるとともに第２の絶縁層の上部表面上に
沿って延びるように形成されている。この半導体装置で
は、エミッタ電極とベース層との間に、電界効果トラン
ジスタのゲート絶縁膜とほぼ同じ厚みを有する第１の絶
縁層と、第２の絶縁層とが介在されるので、従来の第１
の絶縁層のみ介在されていた場合に比べて、エミッタ電
極とベース層との間の絶縁容量が小さくなる。その結
果、エミッタ−ベース間の寄生容量も従来に比べて小さ
くなる。これにより、バイポーラトランジスタの動作速
度が低下するのが有効に防止されるこの発明の他の局面
による半導体装置の製造方法では、主表面を有する第１
導電型のコレクタ層が形成される。そしてそのコレクタ
層の主表面上の所定領域に第２導電型のベース層が形成
される。少なくともベース層の所定領域に、エミッタ層
上に開口を有する第１の絶縁層が形成される。また第１
の絶縁層上に半導体層が形成される。半導体層の上部表
面上および側部表面上に第２の絶縁層が形成される。第
１の絶縁層の開口内でエミッタ層に電気的に接続すると
ともに第２の絶縁層の表面上に沿って延びるようにエミ
ッタ電極が形成される。この半導体装置の製造方法で
は、ベース層上の所定領域に第１の絶縁層が形成され、
その第１の絶縁層上に半導体層が形成され、さらにその
半導体層の上部表面上に第２の絶縁層が形成され、その
第２の絶縁層上にエミッタ電極が形成されるので、エミ
ッタ電極とベース層との間に第１の絶縁層、半導体層お
よび第２の絶縁層が介在された構造になる。これによ
り、ベース層とエミッタ電極との間に１層の絶縁層のみ
が介在されていた従来に比べてエミッタ電極とベース層
の間の絶縁容量が低下される。これにより、エミッタ−
ベース寄生容量の小さい半導体装置が容易に製造され
る。この発明のさらに他の局面による半導体装置の製造
方法では、主表面を有する第１導電型のコレクタ層が形
成される。そしてそのコレクタ層の主表面上の所定領域
に第２導電型のベース層が形成される。少なくともベー
ス層上の所定領域に、エミッタ層上に開口を有する第１
の絶縁層が形成される。そしてその第１の絶縁層上に第
２の絶縁層が形成される。第１の絶縁層の開口内でエミ
ッタ層に電気的に接続されるとともに第２の絶縁層の上
部表面上に沿って延びるようにエミッタ電極が形成され
る。この半導体装置の製造方法では、ベース層上に第１
の絶縁層が形成され、その第１の絶縁層上に第２の絶縁
層が形成され、その第２の絶縁層上にエミッタ電極が形
成されるので、ベース層とエミッタ電極との間に第１の
絶縁層および第２の絶縁層が介在された構造になる。こ
れにより、ベース層とエミッタ電極との間に１層の絶縁
層のみが介在されていた従来に比べてエミッタ電極とベ
ース層との間の絶縁容量が小さくなる。これにより、エ
ミッタ−ベース間の寄生容量が小さい半導体装置が容易
に製造される。
は、半導体装置は、第１導電型のコレクタ層と、第２導
電型のベース層と、第１導電型のエミッタ層と、第１の
絶縁層と、半導体層と、第２の絶縁層と、エミッタ電極
とを備えている。コレクタ層は主表面を有している。ベ
ース層はコレクタ層の主表面上の所定領域に形成されて
いる。エミッタ層はベース層の主表面上の所定領域に形
成されている。第１の絶縁層は少なくともベース層上の
所定領域に形成されるとともに、エミッタ層上に開口を
有する。半導体層は第１の絶縁層上に形成されている。
第２の絶縁層は半導体層の上部表面上および側部表面上
に形成されている。エミッタ電極は第１の絶縁層の開口
内でエミッタ層に電気的に接続されるとともに、第２の
絶縁層の表面上に沿って延びるように形成されている。
この半導体装置では、エミッタ電極とベース層との間に
第１の絶縁層、半導体層および第２の絶縁層が介在され
ているので、従来の絶縁層が１層だけ介在されていた場
合に比べてエミッタ電極とベース層との間の絶縁容量が
小さくなる。その結果、従来に比べてエミッタ−ベース
寄生容量が小さくなる。これにより、動作速度が低下す
るのが有効に防止される。また、上記した半導体層を絶
縁性を有するように形成すれば、ベース層とエミッタ電
極との間の絶縁容量がさらに低減される。この発明の他
の局面では、半導体装置は、第１導電型のコレクタ層
と、第２導電型のベース層と、第１導電型のエミッタ層
と、第１の絶縁層と、第２の絶縁層と、エミッタ電極と
を備えている。第２の絶縁層は第１の絶縁層上に形成さ
れている。エミッタ電極は、第１の絶縁層の開口内でエ
ミッタ層に電気的に接続されるとともに第２の絶縁層の
上部表面上に沿って延びるように形成されている。この
半導体装置では、エミッタ電極とベース層との間に第１
の絶縁層と第２の絶縁層とが介在されているので、従来
の１層の絶縁層のみ介在されていた場合に比べてエミッ
タ電極とベース層との間の絶縁膜の膜厚が大きくなる。
これにより、エミッタ電極とベース層との間の絶縁容量
が小さくなる。その結果、エミッタ−ベース寄生容量も
従来に比べて小さくなる。それにより、動作速度の低下
が有効に防止される。この発明のさらに他の局面では、
半導体装置は、電界効果トランジスタとバイポーラトラ
ンジスタとを備えている。電界効果トランジスタは、主
表面を有する不純物層と、ゲート電極とを含んでいる。
ゲート電極は不純物層の主表面上にゲート絶縁膜を介し
て形成されている。また、上記したバイポーラトランジ
スタは、第１導電型のコレクタ層と、第２導電型のベー
ス層と、第１導電型のエミッタ層と、第１の絶縁層と、
半導体層と、第２の絶縁層と、エミッタ電極とを備えて
いる。ベース層はコレクタ層の主表面上の所定領域に形
成されている。エミッタ層はベース層の主表面上の所定
領域に形成されている。第１の絶縁層は少なくともベー
ス層上の所定領域に形成されている。また第１の絶縁層
はエミッタ層上に開口を有するとともにゲート絶縁膜と
ほぼ同じ厚みを有している。半導体層は第１の絶縁層上
に形成されている。第２の絶縁層はその半導体層の上部
表面上および側部表面上に形成されている。エミッタ電
極は第１の絶縁層の開口内でエミッタ層に電気的に接続
されるとともに第２の絶縁層の表面上に沿って延びるよ
うに形成されている。この半導体装置では、エミッタ電
極とベース層との間に、電界効果トランジスタのゲート
絶縁膜とほぼ同じ厚みを有する第１の絶縁層と、半導体
層と、第２の絶縁層とが介在されているので、第１の絶
縁層のみ介在されていた従来に比べてエミッタ電極とベ
ース層との間の絶縁容量が小さくなる。その結果、エミ
ッタ−ベース間の寄生容量も従来に比べて小さくなる。
これにより、バイポーラトランジスタの動作速度が低下
するのが有効に防止される。この発明の他の局面では、
半導体装置は、電界効果トランジスタとバイポーラトラ
ンジスタとを備えている。電界効果トランジスタは、不
純物層とゲート電極とを含んでいる。また、バイポーラ
トランジスタは、コレクタ層とベース層とエミッタ層と
第１の絶縁層とを含んでいる。さらに、バイポーラトラ
ンジスタが、第２の絶縁層とエミッタ電極とを含んでい
る。第２の絶縁層は第１の絶縁層上に形成されている。
エミッタ電極は第１の絶縁層の開口内でエミッタ層に電
気的に接続されるとともに第２の絶縁層の上部表面上に
沿って延びるように形成されている。この半導体装置で
は、エミッタ電極とベース層との間に、電界効果トラン
ジスタのゲート絶縁膜とほぼ同じ厚みを有する第１の絶
縁層と、第２の絶縁層とが介在されるので、従来の第１
の絶縁層のみ介在されていた場合に比べて、エミッタ電
極とベース層との間の絶縁容量が小さくなる。その結
果、エミッタ−ベース間の寄生容量も従来に比べて小さ
くなる。これにより、バイポーラトランジスタの動作速
度が低下するのが有効に防止されるこの発明の他の局面
による半導体装置の製造方法では、主表面を有する第１
導電型のコレクタ層が形成される。そしてそのコレクタ
層の主表面上の所定領域に第２導電型のベース層が形成
される。少なくともベース層の所定領域に、エミッタ層
上に開口を有する第１の絶縁層が形成される。また第１
の絶縁層上に半導体層が形成される。半導体層の上部表
面上および側部表面上に第２の絶縁層が形成される。第
１の絶縁層の開口内でエミッタ層に電気的に接続すると
ともに第２の絶縁層の表面上に沿って延びるようにエミ
ッタ電極が形成される。この半導体装置の製造方法で
は、ベース層上の所定領域に第１の絶縁層が形成され、
その第１の絶縁層上に半導体層が形成され、さらにその
半導体層の上部表面上に第２の絶縁層が形成され、その
第２の絶縁層上にエミッタ電極が形成されるので、エミ
ッタ電極とベース層との間に第１の絶縁層、半導体層お
よび第２の絶縁層が介在された構造になる。これによ
り、ベース層とエミッタ電極との間に１層の絶縁層のみ
が介在されていた従来に比べてエミッタ電極とベース層
の間の絶縁容量が低下される。これにより、エミッタ−
ベース寄生容量の小さい半導体装置が容易に製造され
る。この発明のさらに他の局面による半導体装置の製造
方法では、主表面を有する第１導電型のコレクタ層が形
成される。そしてそのコレクタ層の主表面上の所定領域
に第２導電型のベース層が形成される。少なくともベー
ス層上の所定領域に、エミッタ層上に開口を有する第１
の絶縁層が形成される。そしてその第１の絶縁層上に第
２の絶縁層が形成される。第１の絶縁層の開口内でエミ
ッタ層に電気的に接続されるとともに第２の絶縁層の上
部表面上に沿って延びるようにエミッタ電極が形成され
る。この半導体装置の製造方法では、ベース層上に第１
の絶縁層が形成され、その第１の絶縁層上に第２の絶縁
層が形成され、その第２の絶縁層上にエミッタ電極が形
成されるので、ベース層とエミッタ電極との間に第１の
絶縁層および第２の絶縁層が介在された構造になる。こ
れにより、ベース層とエミッタ電極との間に１層の絶縁
層のみが介在されていた従来に比べてエミッタ電極とベ
ース層との間の絶縁容量が小さくなる。これにより、エ
ミッタ−ベース間の寄生容量が小さい半導体装置が容易
に製造される。
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【実施例】図１は本発明の第１実施例によるＢｉＣＭＯ
Ｓ素子を含む半導体装置を示した断面図である。図１を
参照して、この第１実施例の半導体装置では、Ｐ- 型半
導体基板１上にＮチャネルＭＯＳトランジスタとＰチャ
ネルＭＯＳトランジスタとＮＰＮバイポーラトランジス
タとが形成されている。ＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタとの間、および、Ｐチ
ャネルＭＯＳトランジスタとＮＰＮバイポーラトランジ
スタとの間には、それぞれ素子分離領域が設けられてい
る。
Ｓ素子を含む半導体装置を示した断面図である。図１を
参照して、この第１実施例の半導体装置では、Ｐ- 型半
導体基板１上にＮチャネルＭＯＳトランジスタとＰチャ
ネルＭＯＳトランジスタとＮＰＮバイポーラトランジス
タとが形成されている。ＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタとの間、および、Ｐチ
ャネルＭＯＳトランジスタとＮＰＮバイポーラトランジ
スタとの間には、それぞれ素子分離領域が設けられてい
る。
【００４４】ＮチャネルＭＯＳトランジスタ領域には、
Ｐ- 型半導体基板１上にＰ+ 型埋込層３が形成されてい
る。Ｐ+ 型埋込層３上にはＰ型ウェル７が形成されてい
る。Ｐ型ウェル７の主表面上にはチャネル領域を挟むよ
うに所定の間隔を隔ててＮ+型ソース／ドレイン領域１
５ａおよび１５ｂが形成されている。Ｎ+ 型ソース／ド
レイン領域１５ａおよび１５ｂのチャネル領域側には、
それぞれＮ- 型ソース／ドレイン領域１２ａおよび１２
ｂが形成されている。チャネル領域上にはゲート酸化膜
１７ｃを介して下層多結晶シリコン膜１８ｃが形成され
ている。下層多結晶シリコン膜１８ｃ上には上層多結晶
シリコン膜２１ｃが形成されている。下層多結晶シリコ
ン膜１８ｃおよび上層多結晶シリコン膜２１ｃによって
ゲート電極が構成されている。下層多結晶シリコン膜１
８ｃおよび上層多結晶シリコン膜２１ｃの両側壁部分に
はサイドウォール酸化膜２２ｃが形成されている。
Ｐ- 型半導体基板１上にＰ+ 型埋込層３が形成されてい
る。Ｐ+ 型埋込層３上にはＰ型ウェル７が形成されてい
る。Ｐ型ウェル７の主表面上にはチャネル領域を挟むよ
うに所定の間隔を隔ててＮ+型ソース／ドレイン領域１
５ａおよび１５ｂが形成されている。Ｎ+ 型ソース／ド
レイン領域１５ａおよび１５ｂのチャネル領域側には、
それぞれＮ- 型ソース／ドレイン領域１２ａおよび１２
ｂが形成されている。チャネル領域上にはゲート酸化膜
１７ｃを介して下層多結晶シリコン膜１８ｃが形成され
ている。下層多結晶シリコン膜１８ｃ上には上層多結晶
シリコン膜２１ｃが形成されている。下層多結晶シリコ
ン膜１８ｃおよび上層多結晶シリコン膜２１ｃによって
ゲート電極が構成されている。下層多結晶シリコン膜１
８ｃおよび上層多結晶シリコン膜２１ｃの両側壁部分に
はサイドウォール酸化膜２２ｃが形成されている。
【００４５】ＰチャネルＭＯＳトランジスタ領域では、
Ｐ- 型半導体基板１上にＮ+ 型埋込層２が形成されてい
る。Ｎ+ 型埋込層２上にはＮ型ウェル６が形成されてい
る。Ｎ型ウェル６の主表面上にはチャネル領域を挟むよ
うに所定の間隔を隔ててＰ+型ソース／ドレイン領域１
４ａおよび１４ｂが形成されている。Ｐ+ 型ソース／ド
レイン領域１４ａおよび１４ｂのチャネル領域側には、
Ｐ- 型ソース／ドレイン領域１１ａおよび１１ｂが形成
されている。チャネル領域上にはゲート酸化膜１７ｂを
介して下層多結晶シリコン膜１８ｂが形成されている。
下層多結晶シリコン膜１８ｂ上には上層多結晶シリコン
膜２１ｂが形成されている。下層多結晶シリコン膜１８
ｂおよび上層多結晶シリコン膜２１ｂによってゲート電
極が構成されている。上層多結晶シリコン膜２１ｂおよ
び下層多結晶シリコン膜１８ｂの両側壁部分には、サイ
ドウォール酸化膜２２ｂが形成されている。
Ｐ- 型半導体基板１上にＮ+ 型埋込層２が形成されてい
る。Ｎ+ 型埋込層２上にはＮ型ウェル６が形成されてい
る。Ｎ型ウェル６の主表面上にはチャネル領域を挟むよ
うに所定の間隔を隔ててＰ+型ソース／ドレイン領域１
４ａおよび１４ｂが形成されている。Ｐ+ 型ソース／ド
レイン領域１４ａおよび１４ｂのチャネル領域側には、
Ｐ- 型ソース／ドレイン領域１１ａおよび１１ｂが形成
されている。チャネル領域上にはゲート酸化膜１７ｂを
介して下層多結晶シリコン膜１８ｂが形成されている。
下層多結晶シリコン膜１８ｂ上には上層多結晶シリコン
膜２１ｂが形成されている。下層多結晶シリコン膜１８
ｂおよび上層多結晶シリコン膜２１ｂによってゲート電
極が構成されている。上層多結晶シリコン膜２１ｂおよ
び下層多結晶シリコン膜１８ｂの両側壁部分には、サイ
ドウォール酸化膜２２ｂが形成されている。
【００４６】ＮＰＮバイポーラトランジスタ領域では、
Ｐ- 型半導体基板１上にＮ+ 型埋込層２が形成されてい
る。Ｎ+ 型埋込層２上にはＮ- 型エピタキシャル層４が
形成されている。Ｎ- 型エピタキシャル層４の所定領域
にはその表面からＮ+ 型埋込層２にまで達するＮ+ 型コ
レクタ電極取出層８が形成されている。また、Ｎ- 型エ
ピタキシャル層４の主表面上には、Ｎ+ 型コレクタ電極
取出層８と所定の間隔を隔てて、Ｐ+ 型外部ベース層１
３とＰ型ベース層９とが形成されている。Ｐ+型外部ベ
ース層１３とＮ+ 型コレクタ電極取出層との間には分離
酸化膜１６が形成されている。Ｐ型ベース層９の主表面
上の所定領域にはＮ+ 型エミッタ層１０が形成されてい
る。
Ｐ- 型半導体基板１上にＮ+ 型埋込層２が形成されてい
る。Ｎ+ 型埋込層２上にはＮ- 型エピタキシャル層４が
形成されている。Ｎ- 型エピタキシャル層４の所定領域
にはその表面からＮ+ 型埋込層２にまで達するＮ+ 型コ
レクタ電極取出層８が形成されている。また、Ｎ- 型エ
ピタキシャル層４の主表面上には、Ｎ+ 型コレクタ電極
取出層８と所定の間隔を隔てて、Ｐ+ 型外部ベース層１
３とＰ型ベース層９とが形成されている。Ｐ+型外部ベ
ース層１３とＮ+ 型コレクタ電極取出層との間には分離
酸化膜１６が形成されている。Ｐ型ベース層９の主表面
上の所定領域にはＮ+ 型エミッタ層１０が形成されてい
る。
【００４７】ここで、この第１実施例では、Ｐ型ベース
層９およびＮ+ 型エミッタ層１０上に、Ｎ+ 型エミッタ
層１０の上方にエミッタ孔を有するゲート酸化膜１７ａ
が形成されている。ゲート酸化膜１７ａ上には絶縁性を
有する下層多結晶シリコン膜１８ａが形成されている。
下層多結晶シリコン膜１８ａの上部表面上には酸化膜１
９ａが形成されている。酸化膜１９ａの両側壁部分およ
び下層多結晶シリコン膜１８ａの一方の側壁部分の表面
上にはサイドウォール酸化膜２０ａが形成されている。
ゲート酸化膜１７ａのエミッタ孔内でＮ+ 型エミッタ層
１０に電気的に接続するとともに、サイドウォール酸化
膜２０ａおよび酸化膜１９ａの表面上に沿って延びるよ
うにエミッタ電極を構成する上層多結晶シリコン膜２１
ａが形成されている。上層多結晶シリコン膜２１ａの両
側壁部分の表面上と、下層多結晶シリコン膜１８ａの側
壁部分の表面上およびサイドウォール酸化膜２０ａの表
面上とには、サイドウォール酸化膜２２ａが形成されて
いる。
層９およびＮ+ 型エミッタ層１０上に、Ｎ+ 型エミッタ
層１０の上方にエミッタ孔を有するゲート酸化膜１７ａ
が形成されている。ゲート酸化膜１７ａ上には絶縁性を
有する下層多結晶シリコン膜１８ａが形成されている。
下層多結晶シリコン膜１８ａの上部表面上には酸化膜１
９ａが形成されている。酸化膜１９ａの両側壁部分およ
び下層多結晶シリコン膜１８ａの一方の側壁部分の表面
上にはサイドウォール酸化膜２０ａが形成されている。
ゲート酸化膜１７ａのエミッタ孔内でＮ+ 型エミッタ層
１０に電気的に接続するとともに、サイドウォール酸化
膜２０ａおよび酸化膜１９ａの表面上に沿って延びるよ
うにエミッタ電極を構成する上層多結晶シリコン膜２１
ａが形成されている。上層多結晶シリコン膜２１ａの両
側壁部分の表面上と、下層多結晶シリコン膜１８ａの側
壁部分の表面上およびサイドウォール酸化膜２０ａの表
面上とには、サイドウォール酸化膜２２ａが形成されて
いる。
【００４８】また、全面を覆うように１０００ｎｍ程度
の厚みを有する表面保護酸化膜２３が形成されている。
表面保護酸化膜２３の所定領域には複数のコンタクトホ
ールが形成されている。そのコンタクトホール内にＮチ
ャネルＭＯＳトランジスタのソース／ドレイン電極配線
２８およびゲート電極配線（図示せず）が形成されてい
る。また、コンタクトホール内に、ＰチャネルＭＯＳト
ランジスタのソース／ドレイン電極配線２７およびゲー
ト電極配線（図示せず）が形成されている。さらに、コ
ンタクトホール内に、バイポーラトランジスタのコレク
タ電極配線２４とベース電極配線２５とエミッタ電極配
線２６とが形成されている。
の厚みを有する表面保護酸化膜２３が形成されている。
表面保護酸化膜２３の所定領域には複数のコンタクトホ
ールが形成されている。そのコンタクトホール内にＮチ
ャネルＭＯＳトランジスタのソース／ドレイン電極配線
２８およびゲート電極配線（図示せず）が形成されてい
る。また、コンタクトホール内に、ＰチャネルＭＯＳト
ランジスタのソース／ドレイン電極配線２７およびゲー
ト電極配線（図示せず）が形成されている。さらに、コ
ンタクトホール内に、バイポーラトランジスタのコレク
タ電極配線２４とベース電極配線２５とエミッタ電極配
線２６とが形成されている。
【００４９】ここで、ＮＰＮバイポーラトランジスタの
ゲート酸化膜１７ａとＭＯＳトランジスタのゲート酸化
膜１７ｂ、１７ｃとは、同一工程で形成するため、同じ
膜厚（１０ｎｍ程度）を有している。また、ＮＰＮバイ
ポーラトランジスタの下層多結晶シリコン膜１８ａとＭ
ＯＳトランジスタの下層多結晶シリコン膜１８ｂ、１８
ｃとは、同一の工程で形成されるため、同じ膜厚（２０
〜７０ｎｍ）を有している。さらに、ＮＰＮバイポーラ
トランジスタの上層多結晶シリコン膜２１ａとＭＯＳト
ランジスタの上層多結晶シリコン膜２１ｂ、２１ｃと
は、同一の工程で形成されるため同じ膜厚（１５０〜２
００ｎｍ）を有している。また、ＮＰＮバイポーラトラ
ンジスタ領域の酸化膜１９ａは、１００〜１５０ｎｍ程
度の厚みを有している。
ゲート酸化膜１７ａとＭＯＳトランジスタのゲート酸化
膜１７ｂ、１７ｃとは、同一工程で形成するため、同じ
膜厚（１０ｎｍ程度）を有している。また、ＮＰＮバイ
ポーラトランジスタの下層多結晶シリコン膜１８ａとＭ
ＯＳトランジスタの下層多結晶シリコン膜１８ｂ、１８
ｃとは、同一の工程で形成されるため、同じ膜厚（２０
〜７０ｎｍ）を有している。さらに、ＮＰＮバイポーラ
トランジスタの上層多結晶シリコン膜２１ａとＭＯＳト
ランジスタの上層多結晶シリコン膜２１ｂ、２１ｃと
は、同一の工程で形成されるため同じ膜厚（１５０〜２
００ｎｍ）を有している。また、ＮＰＮバイポーラトラ
ンジスタ領域の酸化膜１９ａは、１００〜１５０ｎｍ程
度の厚みを有している。
【００５０】本実施例では、Ｐ型ベース層９とエミッタ
電極を構成する上層多結晶シリコン膜２１ａとの間に、
ゲート酸化膜１７ａ、絶縁性を有する下層多結晶シリコ
ン膜１８ａ、酸化膜１９ａおよびサイドウォール酸化膜
２０ａを介在させている。これにより、上層多結晶シリ
コン膜２１ａとＰ型ベース層９との間は、ゲート酸化膜
１７ａと、下層多結晶シリコン膜１８ａと、サイドウォ
ール酸化膜２０ａ、または酸化膜１９ａとによって絶縁
されていることになる。その結果、図３３に示したゲー
ト酸化膜１１７ａのみによって下層多結晶シリコン膜
（エミッタ電極）１１８ａとＰ型ベース層１０９とが絶
縁されている従来の構造に比べて、上層多結晶シリコン
膜２１ａとＰ型ベース層９との間の絶縁容量が小さくな
る。これにより、エミッタ−ベース間の寄生容量が小さ
くなる。その結果、バイポーラトランジスタの動作速度
の低下を有効に防止することができる。なお、下層多結
晶シリコン膜１８ａが絶縁性を有するようにするために
は、下層多結晶シリコン膜１８ａを不純物を含まないか
またはごく僅か含む程度に形成すればよい。
電極を構成する上層多結晶シリコン膜２１ａとの間に、
ゲート酸化膜１７ａ、絶縁性を有する下層多結晶シリコ
ン膜１８ａ、酸化膜１９ａおよびサイドウォール酸化膜
２０ａを介在させている。これにより、上層多結晶シリ
コン膜２１ａとＰ型ベース層９との間は、ゲート酸化膜
１７ａと、下層多結晶シリコン膜１８ａと、サイドウォ
ール酸化膜２０ａ、または酸化膜１９ａとによって絶縁
されていることになる。その結果、図３３に示したゲー
ト酸化膜１１７ａのみによって下層多結晶シリコン膜
（エミッタ電極）１１８ａとＰ型ベース層１０９とが絶
縁されている従来の構造に比べて、上層多結晶シリコン
膜２１ａとＰ型ベース層９との間の絶縁容量が小さくな
る。これにより、エミッタ−ベース間の寄生容量が小さ
くなる。その結果、バイポーラトランジスタの動作速度
の低下を有効に防止することができる。なお、下層多結
晶シリコン膜１８ａが絶縁性を有するようにするために
は、下層多結晶シリコン膜１８ａを不純物を含まないか
またはごく僅か含む程度に形成すればよい。
【００５１】また、下層多結晶シリコン膜１８ａおよび
酸化膜１９ａの膜厚は、絶縁容量のみを考えれば厚けれ
ば厚いほどよい。しかし、下層多結晶シリコン膜１８ａ
および酸化膜１９ａの厚みをあまり増加すると、段差が
大きくなってしまうという不都合が生じる。したがっ
て、ゲート酸化膜１７ａと下層多結晶シリコン膜１８ａ
と酸化膜１９ａとを総合した膜厚が、２００ｎｍ程度以
下になるようにするのが好ましい。
酸化膜１９ａの膜厚は、絶縁容量のみを考えれば厚けれ
ば厚いほどよい。しかし、下層多結晶シリコン膜１８ａ
および酸化膜１９ａの厚みをあまり増加すると、段差が
大きくなってしまうという不都合が生じる。したがっ
て、ゲート酸化膜１７ａと下層多結晶シリコン膜１８ａ
と酸化膜１９ａとを総合した膜厚が、２００ｎｍ程度以
下になるようにするのが好ましい。
【００５２】図２〜図１６は、図１に示した第１実施例
のＢｉＣＭＯＳ素子を含む半導体装置の製造プロセスを
説明するための断面図である。図１〜図１６を参照し
て、次に第１実施例の半導体装置の製造プロセスについ
て説明する。
のＢｉＣＭＯＳ素子を含む半導体装置の製造プロセスを
説明するための断面図である。図１〜図１６を参照し
て、次に第１実施例の半導体装置の製造プロセスについ
て説明する。
【００５３】まず、図２に示すように、Ｐ- 型半導体基
板１上のバイポーラトランジスタ形成領域およびＰチャ
ネルＭＯＳトランジスタ形成領域に、砒素（Ａｓ）また
はアンチモン（Ｓｂ）をイオン注入した後、熱処理を施
す。これにより、Ｎ型埋込層２を形成する。Ｐ- 型半導
体基板１上のＮチャネルＭＯＳトランジスタ形成領域お
よび素子分離領域に、ボロン（Ｂ）をイオン注入した
後、熱処理を施す。これにより、Ｐ+ 型埋込層３を形成
する。
板１上のバイポーラトランジスタ形成領域およびＰチャ
ネルＭＯＳトランジスタ形成領域に、砒素（Ａｓ）また
はアンチモン（Ｓｂ）をイオン注入した後、熱処理を施
す。これにより、Ｎ型埋込層２を形成する。Ｐ- 型半導
体基板１上のＮチャネルＭＯＳトランジスタ形成領域お
よび素子分離領域に、ボロン（Ｂ）をイオン注入した
後、熱処理を施す。これにより、Ｐ+ 型埋込層３を形成
する。
【００５４】全面にＮ- 型エピタキシャル層４を形成す
る。エピタキシャル層４の主表面上の素子分離領域とコ
レクタ／ベース分離領域とに選択酸化法を用いて分離酸
化膜１６を形成する。バイポーラトランジスタのコレク
タ電極形成領域に、リン（Ｐ）を固体拡散させることに
よってＮ+ 型コレクタ電極取出層８を形成する。素子分
離領域に位置する分離酸化膜１６を介してＮ- 型エピタ
キシャル層４にボロン（Ｂ）をイオン注入した後、熱処
理を施す。これにより、Ｐ+ 型素子分離層５が形成され
る。
る。エピタキシャル層４の主表面上の素子分離領域とコ
レクタ／ベース分離領域とに選択酸化法を用いて分離酸
化膜１６を形成する。バイポーラトランジスタのコレク
タ電極形成領域に、リン（Ｐ）を固体拡散させることに
よってＮ+ 型コレクタ電極取出層８を形成する。素子分
離領域に位置する分離酸化膜１６を介してＮ- 型エピタ
キシャル層４にボロン（Ｂ）をイオン注入した後、熱処
理を施す。これにより、Ｐ+ 型素子分離層５が形成され
る。
【００５５】ＰチャネルＭＯＳトランジスタ領域に、リ
ン（Ｐ）をイオン注入した後、熱処理を施す。これによ
り、Ｎ型ウェル６が形成される。ＮチャネルＭＯＳトラ
ンジスタ領域にボロン（Ｂ）をイオン注入した後、熱処
理を施す。これにより、Ｐ型ウェル７が形成される。
ン（Ｐ）をイオン注入した後、熱処理を施す。これによ
り、Ｎ型ウェル６が形成される。ＮチャネルＭＯＳトラ
ンジスタ領域にボロン（Ｂ）をイオン注入した後、熱処
理を施す。これにより、Ｐ型ウェル７が形成される。
【００５６】次に、図３に示すように、Ｎ- 型エピタキ
シャル層４の主表面上の所定領域にボロン（Ｂ）をイオ
ン注入した後、熱処理を施す。これにより、Ｐ型ベース
層９が形成される。次に、図４に示すように、全面に熱
酸化法を用いて１０ｎｍ程度の厚みを有するゲート酸化
層１７を形成する。ゲート酸化層１７上にＣＶＤ法を用
いて２０〜７０ｎｍ程度の厚みを有する下層多結晶シリ
コン層１８を形成する。下層多結晶シリコン層１８上に
１００〜１５０ｎｍ程度の厚みを有する酸化層１９を形
成する。酸化層１９上の所定領域にフォトレジスト３０
を形成する。フォトレジスト３０をマスクとして酸化層
１９および下層多結晶シリコン層１８を異方性エッチン
グする。その後、フォトレジスト３０を除去する。
シャル層４の主表面上の所定領域にボロン（Ｂ）をイオ
ン注入した後、熱処理を施す。これにより、Ｐ型ベース
層９が形成される。次に、図４に示すように、全面に熱
酸化法を用いて１０ｎｍ程度の厚みを有するゲート酸化
層１７を形成する。ゲート酸化層１７上にＣＶＤ法を用
いて２０〜７０ｎｍ程度の厚みを有する下層多結晶シリ
コン層１８を形成する。下層多結晶シリコン層１８上に
１００〜１５０ｎｍ程度の厚みを有する酸化層１９を形
成する。酸化層１９上の所定領域にフォトレジスト３０
を形成する。フォトレジスト３０をマスクとして酸化層
１９および下層多結晶シリコン層１８を異方性エッチン
グする。その後、フォトレジスト３０を除去する。
【００５７】次に、図５に示すように、所定の領域にフ
ォトレジスト３１を形成する。フォトレジスト３１をマ
スクとして酸化層１９を異方性エッチングする。これに
より、図６に示されるような酸化膜１９ａが形成され
る。ここで、下層多結晶シリコン層１８は酸化層１９
（図５参照）を異方性エッチングする際に、ゲート酸化
層１７の保護膜としての役割を果たす。
ォトレジスト３１を形成する。フォトレジスト３１をマ
スクとして酸化層１９を異方性エッチングする。これに
より、図６に示されるような酸化膜１９ａが形成され
る。ここで、下層多結晶シリコン層１８は酸化層１９
（図５参照）を異方性エッチングする際に、ゲート酸化
層１７の保護膜としての役割を果たす。
【００５８】次に、図７に示すように、全表面にＣＶＤ
法を用いて１００〜１５０ｎｍ程度の厚みを有する酸化
層２０を形成した後、全面エッチバックする。これによ
り、図８に示されるようなサイドウォール酸化膜２０ａ
および２０ｂが形成される。さらに引続いてゲート酸化
層１７をエッチング除去してエミッタ孔２９を形成す
る。
法を用いて１００〜１５０ｎｍ程度の厚みを有する酸化
層２０を形成した後、全面エッチバックする。これによ
り、図８に示されるようなサイドウォール酸化膜２０ａ
および２０ｂが形成される。さらに引続いてゲート酸化
層１７をエッチング除去してエミッタ孔２９を形成す
る。
【００５９】次に、図９に示すように、全面にＣＶＤ法
を用いて１５０〜２００ｎｍ程度の厚みを有する上層多
結晶シリコン層２１を形成する。上層多結晶シリコン層
２１および下層多結晶シリコン層１８に砒素（Ａｓ）を
イオン注入した後、熱処理を施す。これにより、エミッ
タ孔２９を介して上層多結晶シリコン層２１内の砒素
（Ａｓ）がＰ型ベース層９の表面領域に拡散される。そ
の結果、Ｎ+ 型エミッタ層１０が形成される。
を用いて１５０〜２００ｎｍ程度の厚みを有する上層多
結晶シリコン層２１を形成する。上層多結晶シリコン層
２１および下層多結晶シリコン層１８に砒素（Ａｓ）を
イオン注入した後、熱処理を施す。これにより、エミッ
タ孔２９を介して上層多結晶シリコン層２１内の砒素
（Ａｓ）がＰ型ベース層９の表面領域に拡散される。そ
の結果、Ｎ+ 型エミッタ層１０が形成される。
【００６０】ここで、酸化膜１９ａは、下層多結晶シリ
コン層１８に砒素（Ａｓ）をイオン注入する際のバリア
となる。したがって、下層多結晶シリコン層１８の酸化
膜１９ａ下に位置する領域には、砒素（Ａｓ）が注入さ
れないかまたは少量だけ注入されることになる。これに
より、下層多結晶シリコン層１８の酸化膜１９ａ下に位
置する領域は、絶縁物に近い状態となる。なお、砒素
（Ａｓ）の注入条件は、ゲート酸化膜１７に砒素（Ａ
ｓ）が到達しないような注入条件を用いる。たとえば、
下層多結晶シリコン層１８と上層多結晶シリコン層２１
とを総和した膜厚が２００ｎｍ程度であれば、イオン注
入条件は、注入エネルギーが５０ＫｅＶ，注入量が５〜
１０×１０15ｃｍ-2程度にするのが適当である。
コン層１８に砒素（Ａｓ）をイオン注入する際のバリア
となる。したがって、下層多結晶シリコン層１８の酸化
膜１９ａ下に位置する領域には、砒素（Ａｓ）が注入さ
れないかまたは少量だけ注入されることになる。これに
より、下層多結晶シリコン層１８の酸化膜１９ａ下に位
置する領域は、絶縁物に近い状態となる。なお、砒素
（Ａｓ）の注入条件は、ゲート酸化膜１７に砒素（Ａ
ｓ）が到達しないような注入条件を用いる。たとえば、
下層多結晶シリコン層１８と上層多結晶シリコン層２１
とを総和した膜厚が２００ｎｍ程度であれば、イオン注
入条件は、注入エネルギーが５０ＫｅＶ，注入量が５〜
１０×１０15ｃｍ-2程度にするのが適当である。
【００６１】次に、上層多結晶シリコン層２１上の所定
領域に図１０に示すようなフォトレジスト３２を形成し
た後、フォトレジスト３２をマスクとして上層多結晶シ
リコン層２１および下層多結晶シリコン層１８を異方性
エッチングする。これにより、図１０に示されるような
下層多結晶シリコン膜１８ａ、１８ｂ、１８ｃ、および
上層多結晶シリコン膜２１ａ、２１ｂ、２１ｃが形成さ
れる。
領域に図１０に示すようなフォトレジスト３２を形成し
た後、フォトレジスト３２をマスクとして上層多結晶シ
リコン層２１および下層多結晶シリコン層１８を異方性
エッチングする。これにより、図１０に示されるような
下層多結晶シリコン膜１８ａ、１８ｂ、１８ｃ、および
上層多結晶シリコン膜２１ａ、２１ｂ、２１ｃが形成さ
れる。
【００６２】ここで、下層多結晶シリコン膜１８ａに
は、前述したように砒素（Ａｓ）がほとんど含まれてい
ないので、下層多結晶シリコン膜１８ａは絶縁物に近い
状態にある。したがって、上層多結晶シリコン膜（エミ
ッタ電極）２１ａとＰ型ベース層９との間には、ゲート
酸化膜１７と下層多結晶シリコン膜１８ａと酸化膜１９
ａとサイドウォール酸化膜２０ａとからなる絶縁物が介
在されていることになる。これにより、図３３に示した
従来の構造に比べて上層多結晶シリコン膜（エミッタ電
極）２１ａとＰ型ベース層９との間の絶縁容量を著しく
小さくすることができる。これにより、エミッタ−ベー
ス間の寄生容量も小さくすることができる。この結果、
ＮＰＮトランジスタの動作速度が低下するのを防止する
ことができる。上記のような工程の後、フォトレジスト
３２を除去する。
は、前述したように砒素（Ａｓ）がほとんど含まれてい
ないので、下層多結晶シリコン膜１８ａは絶縁物に近い
状態にある。したがって、上層多結晶シリコン膜（エミ
ッタ電極）２１ａとＰ型ベース層９との間には、ゲート
酸化膜１７と下層多結晶シリコン膜１８ａと酸化膜１９
ａとサイドウォール酸化膜２０ａとからなる絶縁物が介
在されていることになる。これにより、図３３に示した
従来の構造に比べて上層多結晶シリコン膜（エミッタ電
極）２１ａとＰ型ベース層９との間の絶縁容量を著しく
小さくすることができる。これにより、エミッタ−ベー
ス間の寄生容量も小さくすることができる。この結果、
ＮＰＮトランジスタの動作速度が低下するのを防止する
ことができる。上記のような工程の後、フォトレジスト
３２を除去する。
【００６３】次に、図１１に示すように、ＰチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト３３を形成する。フォトレジスト３３をマスクと
してボロン（Ｂ）をイオン注入する。これにより、Ｐ-
型ソース／ドレイン領域１１ａおよび１１ｂが形成され
る。この後、レジスト３３を除去する。
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト３３を形成する。フォトレジスト３３をマスクと
してボロン（Ｂ）をイオン注入する。これにより、Ｐ-
型ソース／ドレイン領域１１ａおよび１１ｂが形成され
る。この後、レジスト３３を除去する。
【００６４】次に、図１２に示すように、ＮチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト３４を形成する。フォトレジスト３４をマスクと
してリン（Ｐ）をイオン注入することによって、Ｎ- 型
ソース／ドレイン領域１２ａおよび１２ｂを形成する。
この後、レジスト３４を除去する。
ＯＳトランジスタ領域以外の領域を覆うようにフォトレ
ジスト３４を形成する。フォトレジスト３４をマスクと
してリン（Ｐ）をイオン注入することによって、Ｎ- 型
ソース／ドレイン領域１２ａおよび１２ｂを形成する。
この後、レジスト３４を除去する。
【００６５】次に、図１３に示すように、全面にＣＶＤ
法を用いて１００〜１５０ｎｍ程度の厚みを有する酸化
膜２２を形成する。そして全面を異方性エッチングする
ことによって、図１４に示されるようなサイドウォール
酸化膜２２ａ、２２ｂ、２２ｃと、ゲート酸化膜１７
ａ、１７ｂ、１７ｃとを形成する。
法を用いて１００〜１５０ｎｍ程度の厚みを有する酸化
膜２２を形成する。そして全面を異方性エッチングする
ことによって、図１４に示されるようなサイドウォール
酸化膜２２ａ、２２ｂ、２２ｃと、ゲート酸化膜１７
ａ、１７ｂ、１７ｃとを形成する。
【００６６】次に、図１５に示すように、外部ベース形
成領域およびＰチャネルＭＯＳトランジスタ形成領域以
外の領域を覆うようにフォトレジスト３５を形成する。
フォトレジスト３５をマスクとしてボロン（Ｂ）を高濃
度でイオン注入することによって、Ｐ+ 型外部ベース層
１３およびＰ+ 型ソース／ドレイン領域１４ａ、１４ｂ
を形成する。ここで、Ｐ+ 型外部ベース層１３の端部位
置とＰ+ 型ソース／ドレイン領域１４ａ、１４ｂの端部
位置とは、分離酸化膜１６とサイドウォール酸化膜２２
ａ、２２ｂとによって決定される。この後、レジスト３
５を除去する。
成領域およびＰチャネルＭＯＳトランジスタ形成領域以
外の領域を覆うようにフォトレジスト３５を形成する。
フォトレジスト３５をマスクとしてボロン（Ｂ）を高濃
度でイオン注入することによって、Ｐ+ 型外部ベース層
１３およびＰ+ 型ソース／ドレイン領域１４ａ、１４ｂ
を形成する。ここで、Ｐ+ 型外部ベース層１３の端部位
置とＰ+ 型ソース／ドレイン領域１４ａ、１４ｂの端部
位置とは、分離酸化膜１６とサイドウォール酸化膜２２
ａ、２２ｂとによって決定される。この後、レジスト３
５を除去する。
【００６７】次に図１６に示すように、ＮチャネルＭＯ
Ｓトランジスタ形成領域以外の領域を覆うようにフォト
レジスト３６を形成する。フォトレジスト３６をマスク
として砒素（Ａｓ）を高不純物濃度でイオン注入する。
これにより、Ｎ+ 型ソース／ドレイン領域１５ａおよび
１５ｂが形成される。ここで、Ｎ+ 型ソース／ドレイン
領域１５ａおよび１５ｂの端部位置は、分離酸化膜１６
とサイドウォール酸化膜２２ｃとによって決定される。
この後フォトレジスト３６を除去する。そして、熱処理
を施すことによって、Ｐ- 型ソース／ドレイン領域１１
ａ、１１ｂ、Ｐ+ 型ソース／ドレイン領域１４ａ、１４
ｂ、Ｐ+ 型外部ベース層１３、Ｎ- 型ソース／ドレイン
領域１２ａ、１２ｂ、Ｎ+ 型ソース／ドレイン領域１５
ａ、１５ｂ内に含まれる不純物を電気的に活性化させ
る。
Ｓトランジスタ形成領域以外の領域を覆うようにフォト
レジスト３６を形成する。フォトレジスト３６をマスク
として砒素（Ａｓ）を高不純物濃度でイオン注入する。
これにより、Ｎ+ 型ソース／ドレイン領域１５ａおよび
１５ｂが形成される。ここで、Ｎ+ 型ソース／ドレイン
領域１５ａおよび１５ｂの端部位置は、分離酸化膜１６
とサイドウォール酸化膜２２ｃとによって決定される。
この後フォトレジスト３６を除去する。そして、熱処理
を施すことによって、Ｐ- 型ソース／ドレイン領域１１
ａ、１１ｂ、Ｐ+ 型ソース／ドレイン領域１４ａ、１４
ｂ、Ｐ+ 型外部ベース層１３、Ｎ- 型ソース／ドレイン
領域１２ａ、１２ｂ、Ｎ+ 型ソース／ドレイン領域１５
ａ、１５ｂ内に含まれる不純物を電気的に活性化させ
る。
【００６８】最後に、図１に示したように、全面に１０
００ｎｍ程度の厚みを有する表面保護酸化膜２３をＣＶ
Ｄ法によって形成する。そして、表面保護酸化膜２３の
所定領域にコンタクトホールを形成する。そして、その
コンタクトホール内に、ＮチャネルＭＯＳトランジスタ
のソース／ドレイン電極配線２８およびゲート電極配線
（図示せず）と、ＰチャネルＭＯＳトランジスタのソー
ス／ドレイン電極配線２７およびゲート電極配線（図示
せず）と、バイポーラトランジスタのコレクタ電極配線
２４、ベース電極配線２５およびエミッタ電極配線２６
とを形成する。このようにして、第１実施例の半導体装
置が完成される。
００ｎｍ程度の厚みを有する表面保護酸化膜２３をＣＶ
Ｄ法によって形成する。そして、表面保護酸化膜２３の
所定領域にコンタクトホールを形成する。そして、その
コンタクトホール内に、ＮチャネルＭＯＳトランジスタ
のソース／ドレイン電極配線２８およびゲート電極配線
（図示せず）と、ＰチャネルＭＯＳトランジスタのソー
ス／ドレイン電極配線２７およびゲート電極配線（図示
せず）と、バイポーラトランジスタのコレクタ電極配線
２４、ベース電極配線２５およびエミッタ電極配線２６
とを形成する。このようにして、第１実施例の半導体装
置が完成される。
【００６９】なお、上記した第１実施例の半導体装置の
製造方法では、上層多結晶シリコン層２１から砒素（Ａ
ｓ）を拡散させてＮ+ 型エミッタ層１０を形成したが、
本発明はこれに限らず、他の方法であってもよい。たと
えば、図４に示した工程の後、ゲート酸化層１７を介し
て砒素（Ａｓ）をイオン注入することによって、Ｎ+型
エミッタ層１０を形成してもよい。この場合、図９に示
した工程において上層多結晶シリコン層２１からさらに
Ｎ+ 型エミッタ層１０に砒素（Ａｓ）が導入されること
になる。また、図８に示した工程の後、エミッタ孔２９
および下層多結晶シリコン層１８に砒素（Ａｓ）をイオ
ン注入することによって、Ｎ+ 型エミッタ層１０を形成
するとともに下層多結晶シリコン層１８に導電性を持た
せるようにしてもよい。この場合も、図９に示した工程
においてＮ+ 型エミッタ層１０に上層多結晶シリコン層
２１からさらに砒素（Ａｓ）が導入されることになる。
製造方法では、上層多結晶シリコン層２１から砒素（Ａ
ｓ）を拡散させてＮ+ 型エミッタ層１０を形成したが、
本発明はこれに限らず、他の方法であってもよい。たと
えば、図４に示した工程の後、ゲート酸化層１７を介し
て砒素（Ａｓ）をイオン注入することによって、Ｎ+型
エミッタ層１０を形成してもよい。この場合、図９に示
した工程において上層多結晶シリコン層２１からさらに
Ｎ+ 型エミッタ層１０に砒素（Ａｓ）が導入されること
になる。また、図８に示した工程の後、エミッタ孔２９
および下層多結晶シリコン層１８に砒素（Ａｓ）をイオ
ン注入することによって、Ｎ+ 型エミッタ層１０を形成
するとともに下層多結晶シリコン層１８に導電性を持た
せるようにしてもよい。この場合も、図９に示した工程
においてＮ+ 型エミッタ層１０に上層多結晶シリコン層
２１からさらに砒素（Ａｓ）が導入されることになる。
【００７０】図１７は、本発明の第２実施例によるＢｉ
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図１７を参照して、この第２実施例の半導体装置では、
上層多結晶シリコン膜（エミッタ電極）２１ａとＰ型ベ
ース層９との間に、ゲート酸化膜１７ａと絶縁性を有す
る下層多結晶シリコン膜１８ｄと酸化膜４１とが介在さ
れている。すなわち、上層多結晶シリコン膜（エミッタ
電極）２１ａとＰ型ベース層９とは、ゲート酸化膜１７
ａと下層多結晶シリコン膜１８ｄと酸化膜４１とによっ
て絶縁されていることになる。したがって、この第２実
施例においても、図３３に示した従来の構造に比べて、
多結晶シリコン膜（エミッタ電極）２１ａとＰ型ベース
層９との間の絶縁容量を小さくすることができる。
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図１７を参照して、この第２実施例の半導体装置では、
上層多結晶シリコン膜（エミッタ電極）２１ａとＰ型ベ
ース層９との間に、ゲート酸化膜１７ａと絶縁性を有す
る下層多結晶シリコン膜１８ｄと酸化膜４１とが介在さ
れている。すなわち、上層多結晶シリコン膜（エミッタ
電極）２１ａとＰ型ベース層９とは、ゲート酸化膜１７
ａと下層多結晶シリコン膜１８ｄと酸化膜４１とによっ
て絶縁されていることになる。したがって、この第２実
施例においても、図３３に示した従来の構造に比べて、
多結晶シリコン膜（エミッタ電極）２１ａとＰ型ベース
層９との間の絶縁容量を小さくすることができる。
【００７１】これにより、エミッタ−ベース間の寄生容
量も小さくすることができ、その結果、バイポーラトラ
ンジスタの動作速度の低下を防止することができる。な
お、下層多結晶シリコン膜１８ｄが絶縁性を有するよう
にするためには、下層多結晶シリコン膜１８ｄを不純物
を含まないかあるいは不純物を微量だけ含むように形成
すればよい。
量も小さくすることができ、その結果、バイポーラトラ
ンジスタの動作速度の低下を防止することができる。な
お、下層多結晶シリコン膜１８ｄが絶縁性を有するよう
にするためには、下層多結晶シリコン膜１８ｄを不純物
を含まないかあるいは不純物を微量だけ含むように形成
すればよい。
【００７２】なお、ゲート酸化膜１７ａは１０ｎｍ程度
の膜厚を有している。また、下層多結晶シリコン膜１８
ｄは２０〜７０ｎｍ程度の膜厚を有している。さらに、
酸化膜４１は１００〜１５０ｎｍ程度の膜厚を有してい
る。
の膜厚を有している。また、下層多結晶シリコン膜１８
ｄは２０〜７０ｎｍ程度の膜厚を有している。さらに、
酸化膜４１は１００〜１５０ｎｍ程度の膜厚を有してい
る。
【００７３】図１８〜図２３は、図１７に示した第２実
施例の半導体装置の製造方法を説明するための断面図で
ある。図１７〜図２３を参照して、次に第２実施例の半
導体装置の製造プロセスについて説明する。
施例の半導体装置の製造方法を説明するための断面図で
ある。図１７〜図２３を参照して、次に第２実施例の半
導体装置の製造プロセスについて説明する。
【００７４】まず、図２および図３に示した第１実施例
の半導体装置の製造プロセスと同様のプロセスを用い
て、Ｐ型ベース層９までを形成する。その後、図１８に
示すように、１０ｎｍ程度の厚みを有するゲート酸化層
１７を形成する。ゲート酸化層１７上にＣＶＤ法を用い
て１５０〜２００ｎｍ程度の厚みを有する下層多結晶シ
リコン層１８、窒化膜４２を順次形成する。窒化膜４２
上の所定領域にフォトレジスト４３を形成した後、フォ
トレジスト４３をマスクとしてまず窒化膜４２を等方性
エッチングする。その後、フォトレジスト４３をマスク
として下層多結晶シリコン膜１８を異方性エッチングす
る。これにより、図１８に示すような形状になる。この
後、フォトレジスト４３を除去する。
の半導体装置の製造プロセスと同様のプロセスを用い
て、Ｐ型ベース層９までを形成する。その後、図１８に
示すように、１０ｎｍ程度の厚みを有するゲート酸化層
１７を形成する。ゲート酸化層１７上にＣＶＤ法を用い
て１５０〜２００ｎｍ程度の厚みを有する下層多結晶シ
リコン層１８、窒化膜４２を順次形成する。窒化膜４２
上の所定領域にフォトレジスト４３を形成した後、フォ
トレジスト４３をマスクとしてまず窒化膜４２を等方性
エッチングする。その後、フォトレジスト４３をマスク
として下層多結晶シリコン膜１８を異方性エッチングす
る。これにより、図１８に示すような形状になる。この
後、フォトレジスト４３を除去する。
【００７５】次に、図１９に示すように、窒化膜４２を
マスクとして下層多結晶シリコン層１８の表面を熱酸化
する。これにより、酸化膜４１を形成する。その後、窒
化膜４２を熱リン酸によりウェットエッチングすること
によって除去する。その後、全面をエッチバックする。
これにより、図２０に示すように、酸化膜４１の膜厚が
減少するとともに、エミッタ孔２９が開口される。な
お、このエッチバック工程において、下層多結晶シリコ
ン層１８は、ＭＯＳトランジスタ形成領域のゲート酸化
層１７の保護膜となる。
マスクとして下層多結晶シリコン層１８の表面を熱酸化
する。これにより、酸化膜４１を形成する。その後、窒
化膜４２を熱リン酸によりウェットエッチングすること
によって除去する。その後、全面をエッチバックする。
これにより、図２０に示すように、酸化膜４１の膜厚が
減少するとともに、エミッタ孔２９が開口される。な
お、このエッチバック工程において、下層多結晶シリコ
ン層１８は、ＭＯＳトランジスタ形成領域のゲート酸化
層１７の保護膜となる。
【００７６】次に、図２１に示すように、全面にＣＶＤ
法を用いて１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層２１を形成する。その後、上層多結晶
シリコン層２１および下層多結晶シリコン層１８に、砒
素（Ａｓ）をイオン注入する。その後、熱処理を施すこ
とによって、上層多結晶シリコン膜２１内の砒素（Ａ
ｓ）をＰ型ベース層９の表面領域に拡散させる。これに
より、Ｎ+ 型エミッタ層１０が形成される。
法を用いて１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層２１を形成する。その後、上層多結晶
シリコン層２１および下層多結晶シリコン層１８に、砒
素（Ａｓ）をイオン注入する。その後、熱処理を施すこ
とによって、上層多結晶シリコン膜２１内の砒素（Ａ
ｓ）をＰ型ベース層９の表面領域に拡散させる。これに
より、Ｎ+ 型エミッタ層１０が形成される。
【００７７】なお、酸化膜４１は、砒素（Ａｓ）を注入
する際のバリアとなる。したがって、下層多結晶シリコ
ン層１８の酸化膜４１下に位置する領域には、砒素（Ａ
ｓ）がほとんど注入されない。これにより、下層多結晶
シリコン層１８の酸化膜４１下に位置する領域は、絶縁
物と同じ状態になる。
する際のバリアとなる。したがって、下層多結晶シリコ
ン層１８の酸化膜４１下に位置する領域には、砒素（Ａ
ｓ）がほとんど注入されない。これにより、下層多結晶
シリコン層１８の酸化膜４１下に位置する領域は、絶縁
物と同じ状態になる。
【００７８】この後、図１０〜図１２に示した第１実施
例の半導体装置の製造プロセスと同様のプロセスを用い
て、図２２に示すような下層多結晶シリコン膜１８ｂ、
１８ｃ、１８ｄ、上層多結晶シリコン膜２１ａ、２１
ｂ、２１ｃ、Ｐ- 型ソース／ドレイン領域１１ａ、１１
ｂ、Ｎ- 型ソース／ドレイン領域１２ａ、１２ｂが形成
される。この後、図１３〜図１６に示した第１実施例の
半導体装置の製造プロセスと同様のプロセスを用いて、
図２３に示されるような、サイドウォール酸化膜２２
ａ、２２ｂ、２２ｃ、Ｐ+ 型ソース／ドレイン領域１４
ａ、１４ｂ、Ｐ+ 型外部ベース層１３、Ｎ+ 型ソース／
ドレイン領域１５ａ、１５ｂが形成される。
例の半導体装置の製造プロセスと同様のプロセスを用い
て、図２２に示すような下層多結晶シリコン膜１８ｂ、
１８ｃ、１８ｄ、上層多結晶シリコン膜２１ａ、２１
ｂ、２１ｃ、Ｐ- 型ソース／ドレイン領域１１ａ、１１
ｂ、Ｎ- 型ソース／ドレイン領域１２ａ、１２ｂが形成
される。この後、図１３〜図１６に示した第１実施例の
半導体装置の製造プロセスと同様のプロセスを用いて、
図２３に示されるような、サイドウォール酸化膜２２
ａ、２２ｂ、２２ｃ、Ｐ+ 型ソース／ドレイン領域１４
ａ、１４ｂ、Ｐ+ 型外部ベース層１３、Ｎ+ 型ソース／
ドレイン領域１５ａ、１５ｂが形成される。
【００７９】最後に、図１７に示したように、全面を覆
うように１０００ｎｍ程度の厚みを有する表面保護酸化
膜２３を形成した後、その表面保護酸化膜２３の所定領
域にコンタクトホールを形成する。そしてそのコンタク
トホール内に、バイポーラトランジスタのコレクタ電極
配線２４，ベース電極配線２５，エミッタ電極配線２
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
電極配線２７，ゲート電極配線（図示せず）、Ｎチャネ
ルＭＯＳトランジスタのソース／ドレイン電極配線２
８，ゲート電極配線（図示せず）を形成する。このよう
にして、第２実施例の半導体装置が完成される。
うように１０００ｎｍ程度の厚みを有する表面保護酸化
膜２３を形成した後、その表面保護酸化膜２３の所定領
域にコンタクトホールを形成する。そしてそのコンタク
トホール内に、バイポーラトランジスタのコレクタ電極
配線２４，ベース電極配線２５，エミッタ電極配線２
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
電極配線２７，ゲート電極配線（図示せず）、Ｎチャネ
ルＭＯＳトランジスタのソース／ドレイン電極配線２
８，ゲート電極配線（図示せず）を形成する。このよう
にして、第２実施例の半導体装置が完成される。
【００８０】なお、この第２実施例の半導体装置の製造
方法では、第１実施例のようにサイドウォール酸化膜２
０ａ（図１参照）を形成する必要がないので、その分だ
け製造工程を短縮することができる。
方法では、第１実施例のようにサイドウォール酸化膜２
０ａ（図１参照）を形成する必要がないので、その分だ
け製造工程を短縮することができる。
【００８１】図２４は、本発明の第３実施例によるＢｉ
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図２４を参照して、この第３実施例では、上記した第１
実施例および第２実施例と異なり、上層多結晶シリコン
膜（エミッタ電極）２１ａとＰ型ベース層９との間に、
ゲート酸化膜１７ａおよび酸化膜５０のみが介在されて
いる。このように構成することによっても、図３３に示
した従来の構造に比べて、上層多結晶シリコン膜（エミ
ッタ電極）２１ａとＰ型ベース層９との間の絶縁容量を
低減することができる。なお、ゲート酸化膜１７ａの厚
みは１０ｎｍ程度であり、酸化膜５０の厚みは１６０〜
２４０ｎｍ程度である。また、上層多結晶シリコン膜２
１ａの厚みは１５０〜２００ｎｍ程度である。
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図２４を参照して、この第３実施例では、上記した第１
実施例および第２実施例と異なり、上層多結晶シリコン
膜（エミッタ電極）２１ａとＰ型ベース層９との間に、
ゲート酸化膜１７ａおよび酸化膜５０のみが介在されて
いる。このように構成することによっても、図３３に示
した従来の構造に比べて、上層多結晶シリコン膜（エミ
ッタ電極）２１ａとＰ型ベース層９との間の絶縁容量を
低減することができる。なお、ゲート酸化膜１７ａの厚
みは１０ｎｍ程度であり、酸化膜５０の厚みは１６０〜
２４０ｎｍ程度である。また、上層多結晶シリコン膜２
１ａの厚みは１５０〜２００ｎｍ程度である。
【００８２】ここで、この第３実施例では、Ｎ+ 型エミ
ッタ層１０とＰ+ 型外部ベース層１３との間の間隔Ｄを
小さくすることができる。すなわち、図１に示した第１
実施例および図１７に示した第２実施例では、Ｎ+ 型エ
ミッタ層１０とＰ+ 型外部ベース層１３との間隔Ｄは、
エミッタ孔２９と上層多結晶シリコン膜（エミッタ電
極）２１ａとの重ね合わせ余裕ｄ1 と、上層多結晶シリ
コン膜（エミッタ電極）２１ａと酸化膜１９ａとの重ね
合わせ余裕ｄ2 と、サイドウォール酸化膜２２ａの幅ｄ
3 との和である。
ッタ層１０とＰ+ 型外部ベース層１３との間の間隔Ｄを
小さくすることができる。すなわち、図１に示した第１
実施例および図１７に示した第２実施例では、Ｎ+ 型エ
ミッタ層１０とＰ+ 型外部ベース層１３との間隔Ｄは、
エミッタ孔２９と上層多結晶シリコン膜（エミッタ電
極）２１ａとの重ね合わせ余裕ｄ1 と、上層多結晶シリ
コン膜（エミッタ電極）２１ａと酸化膜１９ａとの重ね
合わせ余裕ｄ2 と、サイドウォール酸化膜２２ａの幅ｄ
3 との和である。
【００８３】これに対して、図２４に示した実施例３で
は、Ｎ+ 型エミッタ層１０とＰ+ 型外部ベース層１３と
の間隔Ｄは、エミッタ孔２９と上層多結晶シリコン膜
（エミッタ電極）２１ａとの重ね合わせ余裕ｄ1 と、サ
イドウォール酸化膜２２ａの幅ｄ3 との和になる。した
がって、この第３実施例では、ｄ2 がない分だけ、Ｎ+
型エミッタ層１０とＰ+ 型外部ベース層１３との間隔Ｄ
が小さくなる。これにより、第１実施例および第２実施
例に比べてベース面積を小さくすることができる。この
結果、第１実施例および第２実施例に比べて、コレクタ
−ベース接合容量Ｃｔｃを小さくすることができる。そ
れにより、第１実施例および第２実施例に比べて、バイ
ポーラトランジスタをより高速で動作させることができ
る。
は、Ｎ+ 型エミッタ層１０とＰ+ 型外部ベース層１３と
の間隔Ｄは、エミッタ孔２９と上層多結晶シリコン膜
（エミッタ電極）２１ａとの重ね合わせ余裕ｄ1 と、サ
イドウォール酸化膜２２ａの幅ｄ3 との和になる。した
がって、この第３実施例では、ｄ2 がない分だけ、Ｎ+
型エミッタ層１０とＰ+ 型外部ベース層１３との間隔Ｄ
が小さくなる。これにより、第１実施例および第２実施
例に比べてベース面積を小さくすることができる。この
結果、第１実施例および第２実施例に比べて、コレクタ
−ベース接合容量Ｃｔｃを小さくすることができる。そ
れにより、第１実施例および第２実施例に比べて、バイ
ポーラトランジスタをより高速で動作させることができ
る。
【００８４】図２５〜図２９は、図２４に示した第３実
施例の半導体装置の製造プロセスの一例を説明するため
の断面図である。図２４〜図２９を参照して、次に第３
実施例の半導体装置の製造プロセスの一例について説明
する。
施例の半導体装置の製造プロセスの一例を説明するため
の断面図である。図２４〜図２９を参照して、次に第３
実施例の半導体装置の製造プロセスの一例について説明
する。
【００８５】まず、図１８を用いて説明した第２実施例
の半導体装置の製造プロセスと同様のプロセスを用い
て、図１８に示したような形状を有するゲート酸化層１
７、下層多結晶シリコン層１８、窒化膜４２を形成す
る。その後、フォトレジスト４３を除去する。そして、
窒化膜４２をマスクとして、露出している下層多結晶シ
リコン層１８をすべて酸化することによって、図２５に
示すような１６０〜２４０ｎｍ程度の厚みを有する酸化
膜５０を形成する。
の半導体装置の製造プロセスと同様のプロセスを用い
て、図１８に示したような形状を有するゲート酸化層１
７、下層多結晶シリコン層１８、窒化膜４２を形成す
る。その後、フォトレジスト４３を除去する。そして、
窒化膜４２をマスクとして、露出している下層多結晶シ
リコン層１８をすべて酸化することによって、図２５に
示すような１６０〜２４０ｎｍ程度の厚みを有する酸化
膜５０を形成する。
【００８６】ここで、酸化膜５０の形成を容易にするた
めに、下層多結晶シリコン膜１８として酸化速度が早い
多結晶シリコン膜を用いるのが好ましい。具体的には、
たとえば不純物濃度が５×１０20ｃｍ3 程度のリン
（Ｐ）がドープされた多結晶シリコン膜を用いるのが好
ましい。この後、窒化膜４２をウェットエッチングによ
り除去する。そして、全面をエッチバックすることによ
って、図２６に示すように、ゲート酸化層１７にエミッ
タ孔２９を形成する。このエッチバックの際に、酸化膜
５０の膜厚も１０ｎｍ程度削られるので、酸化膜５０の
膜厚は最終的に１５０〜２３０ｎｍ程度になる。
めに、下層多結晶シリコン膜１８として酸化速度が早い
多結晶シリコン膜を用いるのが好ましい。具体的には、
たとえば不純物濃度が５×１０20ｃｍ3 程度のリン
（Ｐ）がドープされた多結晶シリコン膜を用いるのが好
ましい。この後、窒化膜４２をウェットエッチングによ
り除去する。そして、全面をエッチバックすることによ
って、図２６に示すように、ゲート酸化層１７にエミッ
タ孔２９を形成する。このエッチバックの際に、酸化膜
５０の膜厚も１０ｎｍ程度削られるので、酸化膜５０の
膜厚は最終的に１５０〜２３０ｎｍ程度になる。
【００８７】次に、図２７に示すように、ＣＶＤ法を用
いて全面に１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層２１を形成する。そして、上層多結晶
シリコン層２１および下層多結晶シリコン層１８に砒素
（Ａｓ）をイオン注入した後、熱処理を施す。これによ
り、上層多結晶シリコン層２１内の砒素（Ａｓ）がＰ型
ベース層９表面に拡散される。その結果、Ｎ+ 型エミッ
タ層１０が形成される。その後、上層多結晶シリコン層
２１上の所定領域に図２８に示すようなフォトレジスト
５１を形成した後、そのフォトレジスト５１をマスクと
して上層多結晶シリコン層２１および下層多結晶シリコ
ン層１８を異方性エッチングする。これにより、図２８
に示されるような下層多結晶シリコン膜１８ｂ、１８
ｃ、上層多結晶シリコン膜２１ａ、２１ｂ、２１ｃが形
成される。
いて全面に１５０〜２００ｎｍ程度の厚みを有する上層
多結晶シリコン層２１を形成する。そして、上層多結晶
シリコン層２１および下層多結晶シリコン層１８に砒素
（Ａｓ）をイオン注入した後、熱処理を施す。これによ
り、上層多結晶シリコン層２１内の砒素（Ａｓ）がＰ型
ベース層９表面に拡散される。その結果、Ｎ+ 型エミッ
タ層１０が形成される。その後、上層多結晶シリコン層
２１上の所定領域に図２８に示すようなフォトレジスト
５１を形成した後、そのフォトレジスト５１をマスクと
して上層多結晶シリコン層２１および下層多結晶シリコ
ン層１８を異方性エッチングする。これにより、図２８
に示されるような下層多結晶シリコン膜１８ｂ、１８
ｃ、上層多結晶シリコン膜２１ａ、２１ｂ、２１ｃが形
成される。
【００８８】ここで、ＮＰＮバイポーラトランジスタ領
域の上層多結晶シリコン膜（エミッタ電極）２１ａの端
部を酸化膜５０の上部表面上に位置するように設定す
る。これにより、ＮＰＮバイポーラトランジスタ領域の
下層多結晶シリコン層１８を除去することができる。そ
の結果、下層多結晶シリコン層１８は、ＭＯＳトランジ
スタのゲート電極としてのみ残される。その後、フォト
レジスト５１を除去する。そして、図１１および図１２
に示した第１実施例の半導体装置の製造プロセスと同様
のプロセスを用いて、Ｐ- 型ソース／ドレイン領域１１
ａ、１１ｂとＮ-型ソース／ドレイン領域１２ａ、１２
ｂを形成する。
域の上層多結晶シリコン膜（エミッタ電極）２１ａの端
部を酸化膜５０の上部表面上に位置するように設定す
る。これにより、ＮＰＮバイポーラトランジスタ領域の
下層多結晶シリコン層１８を除去することができる。そ
の結果、下層多結晶シリコン層１８は、ＭＯＳトランジ
スタのゲート電極としてのみ残される。その後、フォト
レジスト５１を除去する。そして、図１１および図１２
に示した第１実施例の半導体装置の製造プロセスと同様
のプロセスを用いて、Ｐ- 型ソース／ドレイン領域１１
ａ、１１ｂとＮ-型ソース／ドレイン領域１２ａ、１２
ｂを形成する。
【００８９】その後、図１３〜図１６に示した第１実施
例の半導体装置の製造プロセスと同様のプロセスを用い
て、図２９に示されるような、サイドウォール酸化膜２
２ａ，２２ｂ，２２ｃ、Ｐ+ 型外部ベース層１３、Ｐ+
型ソース／ドレイン領域１４ａ，１４ｂ、Ｎ+ 型ソース
／ドレイン領域１５ａ，１５ｂを形成する。
例の半導体装置の製造プロセスと同様のプロセスを用い
て、図２９に示されるような、サイドウォール酸化膜２
２ａ，２２ｂ，２２ｃ、Ｐ+ 型外部ベース層１３、Ｐ+
型ソース／ドレイン領域１４ａ，１４ｂ、Ｎ+ 型ソース
／ドレイン領域１５ａ，１５ｂを形成する。
【００９０】最後に、図２４に示すように、全面に表面
保護酸化膜２３を形成した後その表面保護酸化膜２３の
所定領域にコンタクトホールを形成する。そしてそのコ
ンタクトホール内に、バイポーラトランジスタのコレク
タ電極配線２４，ベース電極配線２５，エミッタ電極配
線２６と、ＰチャネルＭＯＳトランジスタのソース／ド
レイン電極配線２７，ゲート電極配線（図示せず）、Ｎ
チャネルＭＯＳトランジスタのソース／ドレイン電極配
線２８，ゲート電極配線（図示せず）を形成する。この
ようにして第３実施例の半導体装置が完成される。
保護酸化膜２３を形成した後その表面保護酸化膜２３の
所定領域にコンタクトホールを形成する。そしてそのコ
ンタクトホール内に、バイポーラトランジスタのコレク
タ電極配線２４，ベース電極配線２５，エミッタ電極配
線２６と、ＰチャネルＭＯＳトランジスタのソース／ド
レイン電極配線２７，ゲート電極配線（図示せず）、Ｎ
チャネルＭＯＳトランジスタのソース／ドレイン電極配
線２８，ゲート電極配線（図示せず）を形成する。この
ようにして第３実施例の半導体装置が完成される。
【００９１】図３０〜図３２は、図２４に示した第３実
施例の半導体装置の製造プロセスの他の例を説明するた
めの断面図である。図２４および図３０〜図３２を参照
して、次に第３実施例の半導体装置の製造プロセスの他
の例について説明する。
施例の半導体装置の製造プロセスの他の例を説明するた
めの断面図である。図２４および図３０〜図３２を参照
して、次に第３実施例の半導体装置の製造プロセスの他
の例について説明する。
【００９２】まず、図２および図３に示した第１実施例
の半導体装置の製造プロセスと同様の製造プロセスを用
いて、Ｐ型ベース層９までを形成する。その後、図３０
に示すように、全面に熱酸化法を用いて１０ｎｍ程度の
厚みを有するゲート酸化層１７を形成する。さらにゲー
ト酸化層１７上の全面にＣＶＤ法を用いて１５０〜２３
０ｎｍ程度の厚みを有する下層多結晶シリコン層（図示
せず）と酸化膜（図示せず）を形成した後、その酸化膜
上の所定領域にフォトレジスト５２を形成する。フォト
レジスト５２をマスクとして酸化膜を異方性エッチング
し、さらにその下に多結晶シリコン層を等方性エッチン
グする。これにより、図３０に示されるような形状の下
層多結晶シリコン層１８および酸化膜５３が形成され
る。その後フォトレジスト５２を除去する。
の半導体装置の製造プロセスと同様の製造プロセスを用
いて、Ｐ型ベース層９までを形成する。その後、図３０
に示すように、全面に熱酸化法を用いて１０ｎｍ程度の
厚みを有するゲート酸化層１７を形成する。さらにゲー
ト酸化層１７上の全面にＣＶＤ法を用いて１５０〜２３
０ｎｍ程度の厚みを有する下層多結晶シリコン層（図示
せず）と酸化膜（図示せず）を形成した後、その酸化膜
上の所定領域にフォトレジスト５２を形成する。フォト
レジスト５２をマスクとして酸化膜を異方性エッチング
し、さらにその下に多結晶シリコン層を等方性エッチン
グする。これにより、図３０に示されるような形状の下
層多結晶シリコン層１８および酸化膜５３が形成され
る。その後フォトレジスト５２を除去する。
【００９３】次に、図３１に示すように、ＣＶＤ法を用
いて酸化膜５０ｂを形成する。この酸化膜５０ｂは、下
層多結晶シリコン膜１８が後退した部分にも埋込まれる
ように形成される。この後、酸化膜５０ｂおよび酸化膜
５３ならびにゲート酸化層１７をエッチバックすること
によって、図３２に示されるような酸化膜５０、ゲート
酸化層１７が得られる。
いて酸化膜５０ｂを形成する。この酸化膜５０ｂは、下
層多結晶シリコン膜１８が後退した部分にも埋込まれる
ように形成される。この後、酸化膜５０ｂおよび酸化膜
５３ならびにゲート酸化層１７をエッチバックすること
によって、図３２に示されるような酸化膜５０、ゲート
酸化層１７が得られる。
【００９４】この状態から、図２７〜図２９に示した第
３実施例の半導体装置の製造プロセスの一例と同様のプ
ロセスを経た後、図２４に示した第３実施例の半導体装
置が完成される。なお、この図３０〜図３２に示したプ
ロセスでは、下層多結晶シリコン層１８の膜厚が酸化膜
５０の膜厚と等しくなる。そのため、図２５から図２９
に示した製造プロセスを使用した場合に比べて、下層多
結晶シリコン層１８の厚みが厚くなる。ただし、下層多
結晶シリコン層１８の厚みが厚くなったとしても、ＭＯ
Ｓトランジスタのゲート電極の厚みが厚くなるだけで、
素子の特性上は何ら問題がない。
３実施例の半導体装置の製造プロセスの一例と同様のプ
ロセスを経た後、図２４に示した第３実施例の半導体装
置が完成される。なお、この図３０〜図３２に示したプ
ロセスでは、下層多結晶シリコン層１８の膜厚が酸化膜
５０の膜厚と等しくなる。そのため、図２５から図２９
に示した製造プロセスを使用した場合に比べて、下層多
結晶シリコン層１８の厚みが厚くなる。ただし、下層多
結晶シリコン層１８の厚みが厚くなったとしても、ＭＯ
Ｓトランジスタのゲート電極の厚みが厚くなるだけで、
素子の特性上は何ら問題がない。
【００９５】また、この図３０〜図３２に示した製造プ
ロセスでは、図２５〜図２９で説明した製造プロセスと
異なり、酸化膜５０を熱酸化法によって形成しないた
め、以下のような利点がある。すなわち、図２５〜図２
９で示した製造プロセスでは、酸化膜５０の熱酸化の際
に（図２５参照）、Ｐ型ベース層９の表面をも酸化して
しまうという恐れがある。その場合には、ベース層９の
深さが浅くなり、その結果バイポーラトランジスタの耐
圧が低下する恐れがある。図３０〜図３２に示した製造
プロセスでは、酸化膜５０をＣＶＤ法によって形成する
ため、上記のような不都合が生じる恐れがない。
ロセスでは、図２５〜図２９で説明した製造プロセスと
異なり、酸化膜５０を熱酸化法によって形成しないた
め、以下のような利点がある。すなわち、図２５〜図２
９で示した製造プロセスでは、酸化膜５０の熱酸化の際
に（図２５参照）、Ｐ型ベース層９の表面をも酸化して
しまうという恐れがある。その場合には、ベース層９の
深さが浅くなり、その結果バイポーラトランジスタの耐
圧が低下する恐れがある。図３０〜図３２に示した製造
プロセスでは、酸化膜５０をＣＶＤ法によって形成する
ため、上記のような不都合が生じる恐れがない。
【００９６】
【発明の効果】この発明の一の半導体装置によれば、ベ
ース層とエミッタ電極との間に、第１の絶縁層と半導体
層と第２の絶縁層とを介在させることによって、ベース
層とエミッタ電極との間に１層の絶縁層のみが介在され
ていた従来の構造に比べて、ベース層とエミッタ電極と
の間の絶縁容量を小さくすることができる。これによ
り、ベース−エミッタ間の寄生容量も小さくすることが
でき、その結果、素子の動作速度が低下するのを有効に
防止することができる。また、上記した半導体層を絶縁
性を有するように形成すれば、ベース層とエミッタ電極
との間の絶縁容量をさらに低減することができる。
ース層とエミッタ電極との間に、第１の絶縁層と半導体
層と第２の絶縁層とを介在させることによって、ベース
層とエミッタ電極との間に１層の絶縁層のみが介在され
ていた従来の構造に比べて、ベース層とエミッタ電極と
の間の絶縁容量を小さくすることができる。これによ
り、ベース−エミッタ間の寄生容量も小さくすることが
でき、その結果、素子の動作速度が低下するのを有効に
防止することができる。また、上記した半導体層を絶縁
性を有するように形成すれば、ベース層とエミッタ電極
との間の絶縁容量をさらに低減することができる。
【００９７】この発明の他の半導体装置によれば、ベー
ス層とエミッタ電極との間に、第１の絶縁層と第２の絶
縁層とを介在させることによって、ベース層とエミッタ
電極との間に１層の絶縁層のみが介在されていた従来の
構造に比べて、ベース層とエミッタ電極との間の絶縁容
量を小さくすることができる。これにより、エミッタ−
ベース間の寄生容量も小さくすることができ、その結
果、素子の動作速度が低下するのを防止することができ
る。
ス層とエミッタ電極との間に、第１の絶縁層と第２の絶
縁層とを介在させることによって、ベース層とエミッタ
電極との間に１層の絶縁層のみが介在されていた従来の
構造に比べて、ベース層とエミッタ電極との間の絶縁容
量を小さくすることができる。これにより、エミッタ−
ベース間の寄生容量も小さくすることができ、その結
果、素子の動作速度が低下するのを防止することができ
る。
【００９８】この発明のさらに他の半導体装置によれ
ば、バイポーラトランジスタを構成するベース層とエミ
ッタ電極との間に、電界効果トランジスタのゲート絶縁
膜とほぼ同じ厚みを有する第１の絶縁層と、半導体層
と、第２の絶縁層とを介在させることによって、ベース
層とエミッタ電極との間に上記した第１の絶縁層のみが
形成されていた従来の構造に比べて、ベース層とエミッ
タ電極との間の絶縁容量を小さくすることができる。こ
れにより、エミッタ−ベース間の寄生容量も小さくする
ことができ、その結果、バイポーラトランジスタの動作
速度の低下を防止することができる。また、上記した半
導体層を絶縁性を有するように形成すれば、ベース層と
エミッタ電極との間の絶縁容量をさらに小さくすること
ができる。
ば、バイポーラトランジスタを構成するベース層とエミ
ッタ電極との間に、電界効果トランジスタのゲート絶縁
膜とほぼ同じ厚みを有する第１の絶縁層と、半導体層
と、第２の絶縁層とを介在させることによって、ベース
層とエミッタ電極との間に上記した第１の絶縁層のみが
形成されていた従来の構造に比べて、ベース層とエミッ
タ電極との間の絶縁容量を小さくすることができる。こ
れにより、エミッタ−ベース間の寄生容量も小さくする
ことができ、その結果、バイポーラトランジスタの動作
速度の低下を防止することができる。また、上記した半
導体層を絶縁性を有するように形成すれば、ベース層と
エミッタ電極との間の絶縁容量をさらに小さくすること
ができる。
【００９９】この発明の他の半導体装置によれば、バイ
ポーラトランジスタを構成するベース層とエミッタ電極
との間に、電界効果トランジスタを構成するゲート絶縁
膜とほぼ同じ厚みを有する第１の絶縁層と、第２の絶縁
層とを介在させることによって、ベース層とエミッタ電
極との間に上記した第１の絶縁層のみが介在されていた
従来の構造に比べて、ベース層とエミッタ電極との間の
絶縁容量を小さくすることができる。これにより、ベー
ス−エミッタ間の寄生容量も小さくすることができ、そ
の結果、バイポーラトランジスタの動作速度の低下を防
止することができる。
ポーラトランジスタを構成するベース層とエミッタ電極
との間に、電界効果トランジスタを構成するゲート絶縁
膜とほぼ同じ厚みを有する第１の絶縁層と、第２の絶縁
層とを介在させることによって、ベース層とエミッタ電
極との間に上記した第１の絶縁層のみが介在されていた
従来の構造に比べて、ベース層とエミッタ電極との間の
絶縁容量を小さくすることができる。これにより、ベー
ス−エミッタ間の寄生容量も小さくすることができ、そ
の結果、バイポーラトランジスタの動作速度の低下を防
止することができる。
【０１００】この発明の一の半導体装置の製造方法によ
れば、ベース層上に第１の絶縁層を形成し、その第１の
絶縁層上に半導体層を形成し、その半導体層の上部表面
上および側部表面上に第２の絶縁層を形成し、さらにそ
の第２の絶縁層の表面上に沿って延びるようにエミッタ
電極を形成することによって、エミッタ電極とベース層
との間には、第１の絶縁層、半導体層および第２の絶縁
層が介在された構造になる。これにより、エミッタ電極
とベース層との間に１層の絶縁層のみが介在されていた
従来に比べて、エミッタ電極とベース層との間の絶縁容
量を小さくすることができる。これにより、エミッタ−
ベース間の寄生容量を低減し得る半導体装置を容易に形
成することができる。
れば、ベース層上に第１の絶縁層を形成し、その第１の
絶縁層上に半導体層を形成し、その半導体層の上部表面
上および側部表面上に第２の絶縁層を形成し、さらにそ
の第２の絶縁層の表面上に沿って延びるようにエミッタ
電極を形成することによって、エミッタ電極とベース層
との間には、第１の絶縁層、半導体層および第２の絶縁
層が介在された構造になる。これにより、エミッタ電極
とベース層との間に１層の絶縁層のみが介在されていた
従来に比べて、エミッタ電極とベース層との間の絶縁容
量を小さくすることができる。これにより、エミッタ−
ベース間の寄生容量を低減し得る半導体装置を容易に形
成することができる。
【０１０１】この発明の他の半導体装置の製造方法によ
れば、ベース層上に第１の絶縁層を形成し、その第１の
絶縁層上に第２の絶縁層を形成し、その第２の絶縁層上
にエミッタ電極を形成することによって、ベース層とエ
ミッタ電極との間に第１の絶縁層と第２の絶縁層とが介
在された構造になる。これにより、ベース層とエミッタ
電極との間に１層の絶縁層のみが介在されていた従来の
構造に比べて、ベース層とエミッタ電極との間の絶縁容
量を小さくすることができる。その結果、エミッタ−ベ
ース間の寄生容量を小さくすることが可能な半導体装置
を容易に製造することができる。
れば、ベース層上に第１の絶縁層を形成し、その第１の
絶縁層上に第２の絶縁層を形成し、その第２の絶縁層上
にエミッタ電極を形成することによって、ベース層とエ
ミッタ電極との間に第１の絶縁層と第２の絶縁層とが介
在された構造になる。これにより、ベース層とエミッタ
電極との間に１層の絶縁層のみが介在されていた従来の
構造に比べて、ベース層とエミッタ電極との間の絶縁容
量を小さくすることができる。その結果、エミッタ−ベ
ース間の寄生容量を小さくすることが可能な半導体装置
を容易に製造することができる。
【図１】本発明の第１実施例によるＢｉＣＭＯＳ素子を
含む半導体装置を示した断面図である。
含む半導体装置を示した断面図である。
【図２】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１工程を説明するための断面図である。
ロセスの第１工程を説明するための断面図である。
【図３】図１に示した第１実施例の半導体装置の製造プ
ロセスの第２工程を説明するための断面図である。
ロセスの第２工程を説明するための断面図である。
【図４】図１に示した第１実施例の半導体装置の製造プ
ロセスの第３工程を説明するための断面図である。
ロセスの第３工程を説明するための断面図である。
【図５】図１に示した第１実施例の半導体装置の製造プ
ロセスの第４工程を説明するための断面図である。
ロセスの第４工程を説明するための断面図である。
【図６】図１に示した第１実施例の半導体装置の製造プ
ロセスの第５工程を説明するための断面図である。
ロセスの第５工程を説明するための断面図である。
【図７】図１に示した第１実施例の半導体装置の製造プ
ロセスの第６工程を説明するための断面図である。
ロセスの第６工程を説明するための断面図である。
【図８】図１に示した第１実施例の半導体装置の製造プ
ロセスの第７工程を説明するための断面図である。
ロセスの第７工程を説明するための断面図である。
【図９】図１に示した第１実施例の半導体装置の製造プ
ロセスの第８工程を説明するための断面図である。
ロセスの第８工程を説明するための断面図である。
【図１０】図１に示した第１実施例の半導体装置の製造
プロセスの第９工程を説明するための断面図である。
プロセスの第９工程を説明するための断面図である。
【図１１】図１に示した第１実施例の半導体装置の製造
プロセスの第１０工程を説明するための断面図である。
プロセスの第１０工程を説明するための断面図である。
【図１２】図１に示した第１実施例の半導体装置の製造
プロセスの第１１工程を説明するための断面図である。
プロセスの第１１工程を説明するための断面図である。
【図１３】図１に示した第１実施例の半導体装置の製造
プロセスの第１２工程を説明するための断面図である。
プロセスの第１２工程を説明するための断面図である。
【図１４】図１に示した第１実施例の半導体装置の製造
プロセスの第１３工程を説明するための断面図である。
プロセスの第１３工程を説明するための断面図である。
【図１５】図１に示した第１実施例の半導体装置の製造
プロセスの第１４工程を説明するための断面図である。
プロセスの第１４工程を説明するための断面図である。
【図１６】図１に示した第１実施例の半導体装置の製造
プロセスの第１５工程を説明するための断面図である。
プロセスの第１５工程を説明するための断面図である。
【図１７】本発明の第２実施例によるＢｉＣＭＯＳ素子
を含む半導体装置を示した断面図である。
を含む半導体装置を示した断面図である。
【図１８】図１７に示した第２実施例の半導体装置の製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図１９】図１７に示した第２実施例の半導体装置の製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図２０】図１７に示した第２実施例の半導体装置の製
造プロセスの第３工程を説明するための断面図である。
造プロセスの第３工程を説明するための断面図である。
【図２１】図１７に示した第２実施例の半導体装置の製
造プロセスの第４工程を説明するための断面図である。
造プロセスの第４工程を説明するための断面図である。
【図２２】図１７に示した第２実施例の半導体装置の製
造プロセスの第５工程を説明するための断面図である。
造プロセスの第５工程を説明するための断面図である。
【図２３】図１７に示した第２実施例の半導体装置の製
造プロセスの第６工程を説明するための断面図である。
造プロセスの第６工程を説明するための断面図である。
【図２４】本発明の第３実施例によるＢｉＣＭＯＳ素子
を含む半導体装置を示した断面図である。
を含む半導体装置を示した断面図である。
【図２５】図２４に示した第３実施例の半導体装置の製
造プロセスの一例の第１工程を説明するための断面図で
ある。
造プロセスの一例の第１工程を説明するための断面図で
ある。
【図２６】図２４に示した第３実施例の半導体装置の製
造プロセスの一例の第２工程を説明するための断面図で
ある。
造プロセスの一例の第２工程を説明するための断面図で
ある。
【図２７】図２４に示した第３実施例の半導体装置の製
造プロセスの一例の第３工程を説明するための断面図で
ある。
造プロセスの一例の第３工程を説明するための断面図で
ある。
【図２８】図２４に示した第３実施例の半導体装置の製
造プロセスの一例の第４工程を説明するための断面図で
ある。
造プロセスの一例の第４工程を説明するための断面図で
ある。
【図２９】図２４に示した第３実施例の半導体装置の製
造プロセスの一例の第５工程を説明するための断面図で
ある。
造プロセスの一例の第５工程を説明するための断面図で
ある。
【図３０】図２４に示した第３実施例の半導体装置の製
造プロセスの他の例の第１工程を説明するための断面図
である。
造プロセスの他の例の第１工程を説明するための断面図
である。
【図３１】図２４に示した第３実施例の半導体装置の製
造プロセスの他の例の第２工程を説明するための断面図
である。
造プロセスの他の例の第２工程を説明するための断面図
である。
【図３２】図２４に示した第３実施例の半導体装置の製
造プロセスの他の例の第３工程を説明するための断面図
である。
造プロセスの他の例の第３工程を説明するための断面図
である。
【図３３】従来のＢｉＣＭＯＳ素子を含む半導体装置を
示した断面図である。
示した断面図である。
【図３４】図３３に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面図である。
セスの第１工程を説明するための断面図である。
【図３５】図３３に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面図である。
セスの第２工程を説明するための断面図である。
【図３６】図３３に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面図である。
セスの第３工程を説明するための断面図である。
【図３７】図３３に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面図である。
セスの第４工程を説明するための断面図である。
【図３８】図３３に示した従来の半導体装置の製造プロ
セスの第５工程を説明するための断面図である。
セスの第５工程を説明するための断面図である。
【図３９】図３３に示した従来の半導体装置の製造プロ
セスの第６工程を説明するための断面図である。
セスの第６工程を説明するための断面図である。
【図４０】図３３に示した従来の半導体装置の製造プロ
セスの第７工程を説明するための断面図である。
セスの第７工程を説明するための断面図である。
【図４１】図３３に示した従来の半導体装置の製造プロ
セスの第８工程を説明するための断面図である。
セスの第８工程を説明するための断面図である。
【図４２】図３３に示した従来の半導体装置の製造プロ
セスの第９工程を説明するための断面図である。
セスの第９工程を説明するための断面図である。
【図４３】図３３に示した従来の半導体装置の製造プロ
セスの第１０工程を説明するための断面図である。
セスの第１０工程を説明するための断面図である。
【図４４】図３３に示した従来の半導体装置の製造プロ
セスの第１１工程を説明するための断面図である。
セスの第１１工程を説明するための断面図である。
【図４５】エミッタ−ベース間の寄生容量Ｃｔｅを説明
するための断面図である。
するための断面図である。
【符号の説明】 ９：Ｐ型ベース層 １０：Ｎ+ 型エミッタ層 １３：Ｐ+ 型外部ベース層 １７ａ，１７ｂ，１７ｃ：ゲート酸化膜 １８ａ，１８ｂ，１８ｃ：下層多結晶シリコン膜 １９ａ：酸化膜 ２０ａ，２０ｂ：サイドウォール酸化膜 ２１ａ：上層多結晶シリコン膜（エミッタ電極） ２１ｂ，２１ｃ：上層多結晶シリコン膜 ２２ａ，２２ｂ，２２ｃ：サイドウォール酸化膜 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249 H01L 21/8222 H01L 29/73 H01L 21/331
Claims (13)
- 【請求項１】 主表面を有する第１導電型のコレクタ層
と、 前記コレクタ層の主表面上の所定領域に形成された第２
導電型のベース層と、 前記ベース層の主表面上の所定領域に形成された第１導
電型のエミッタ層と、 少なくとも前記ベース層上の所定領域に形成され、前記
エミッタ層上に開口を有する第１の絶縁層と、 前記第１の絶縁層上に形成された半導体層と、 前記半導体層の上部表面上および側部表面上に形成さ
れ、前記第１の絶縁層の厚みの１０倍以上の厚みを有す
る第２の絶縁層と、 前記開口内で前記エミッタ層に電気的に接続されるとと
もに、前記第２の絶縁層の表面上に沿って延びるように
形成されたエミッタ電極とを備え、 前記半導体層は、不純物を含まず、絶縁材料として作用
する、半導体装置。 - 【請求項２】 前記第２の絶縁層は、 前記半導体層の上部表面上に形成された上部絶縁層と、 前記半導体層の側部表面上および前記上部絶縁膜の側部
表面上に形成された側壁絶縁膜とを含む、請求項１に記
載の半導体装置。 - 【請求項３】 前記第１の絶縁層は１０ｎｍ程度の厚み
を有しており、 前記半導体層は２０〜７０ｎｍ程度の厚みを有してお
り、 前記第２の絶縁層は１００〜１５０ｎｍ程度の厚みを有
している、請求項１に記載の半導体装置。 - 【請求項４】 前記エミッタ電極の側端部は、前記半導
体層が形成される領域の上に位置している、請求項１に
記載の半導体装置。 - 【請求項５】 主表面を有する第１導電型のコレクタ層
と、 前記コレクタ層の主表面上の所定領域に形成された第２
導電型のベース層と、 前記ベース層の主表面上の所定領域に形成された第１導
電型のエミッタ層と、 前記ベース領域の所定領域に少なくとも形成され、前記
エミッタ層上に開口を有する第１の絶縁層と、 前記第１の絶縁層上に形成された半導体層と、 前記半導体層の上部表面上および側部表面上に形成さ
れ、前記第１の絶縁層の厚みよりも１０倍以上の厚みを
有する第２の絶縁層と、 前記開口内の前記エミッタ領域に電気的に接続されるよ
うに形成され、前記第２の絶縁層の表面上にかつその表
面に沿って延び、さらに前記第２の絶縁層に直接接触し
ているエミッタ電極とを備え、 前記半導体層は、不純物を含まず、絶縁材料として作用
し、 前記エミッタ電極の側端部は、前記半導体層の一部の上
を延びており、さらに前記エミッタ電極を覆うように形
成され、前記エミッタ電極上にコンタクトホールを有す
る第３の絶縁層と、 前記第３の絶縁層のコンタクトホール内で前記エミッタ
電極に接続されたエミッタ電極配線層とを備える、半導
体装置。 - 【請求項６】 電界効果トランジスタとバイポーラトラ
ンジスタとを含む半導体装置であって、 前記電界効果トランジスタは、 半導体基板の主表面に形成された１対のソース／ドレイ
ン領域と、 下部層および上部層を有し、前記１対のソース／ドレイ
ン領域間に挟まれたゲート絶縁膜を介して前記半導体基
板の主表面上に形成されたゲート電極とを含み、 前記バイポーラトランジスタは、 前記半導体基板の主表面に形成された第１導電型のコレ
クタ層と、 前記コレクタ層の所定領域に形成された第２導電型のベ
ース層と、 前記ベース層の所定領域に形成された第１導電型のエミ
ッタ層と、 前記ベース層の所定領域に少なくとも形成され、前記エ
ミッタ層上に開口を有し、かつ前記ゲート絶縁膜と同じ
厚みを有している第１の絶縁層と、 前記第１の絶縁層上に形成され、前記下部層と同じ層か
ら形成された半導体層と、 前記半導体層の上部表面上および側部表面上に形成され
た第２の絶縁層と、 前記開口内の前記エミッタ領域に電気的に接続するよう
に形成され、前記上部層と同じ層から形成され、前記第
２絶縁層の表面上でその表面に沿って延びているエミッ
タ電極とを含む、半導体装置。 - 【請求項７】 前記半導体層は絶縁特性を有している、
請求項６に記載の半導体装置。 - 【請求項８】 前記ゲート絶縁膜および前記第１の絶縁
層の両者は、１０ｎｍ程度の厚みを有しており、 前記半導体層は、２０〜７０ｎｍ程度の厚みを有してお
り、 前記第２の絶縁層は、１００〜１５０ｎｍ程度の厚みを
有している、請求項６に記載の半導体装置。 - 【請求項９】 前記エミッタ電極の側端部は、前記第２
の絶縁層を形成する領域上でその領域内に位置してい
る、請求項６に記載の半導体装置。 - 【請求項１０】 主表面を有する第１導電型のコレクタ
層を形成する工程と、 前記コレクタ層の主表面上の所定領域に第２導電型のベ
ース層を形成する工程と、 前記ベース層の主表面上の所定領域にエミッタ層を形成
する工程と、 前記ベース層および前記エミッタ層上に第１の絶縁層を
形成する工程と、 前記第１の絶縁層上に、不純物を含まず絶縁材料として
作用する半導体層を形成する工程と、前記半導体層の前記エミッタ層表面上を開口する工程
と、 前記半導体層の上部表面上および側部表面上に第２の絶
縁層を形成する工程と、露出する前記第１の絶縁層を除去する工程と、 前記第１および第２の絶縁層の開口内で前記エミッタ層
に電気的に接続され、かつ前記第２絶縁層の表面上およ
びその表面に沿って延びるようにエミッタ電極を形成す
る工程とを備えた、半導体装置の製造方法。 - 【請求項１１】 主表面を有する第１導電型のコレクタ
層を形成する工程と、 前記コレクタ層の主表面上の所定領域に第２導電型のベ
ース層を形成する工程と、 前記ベース層の主表面上の所定領域にエミッタ層を形成
する工程と、 前記ベース層および前記エミッタ層上に第１絶縁層を形
成する工程と、 前記第１絶縁層上に、前記第１絶縁層の厚みよりも１０
倍以上の厚みを有する第２絶縁層を形成する工程と、 前記第１の絶縁層および前記第２の絶縁層に開口を形成
して前記エミッタ層を露出させる工程と、 前記第１絶縁層の開口内で前記エミッタ層に電気的に接
続され、かつ前記第２絶縁層の上部表面上でかつその表
面に沿って延びるようにエミッタ電極を形成する工程と
を備える、半導体装置の製造方法。 - 【請求項１２】 電界効果トランジスタとバイポーラト
ランジスタを含む半導体装置の製造方法であって、 前記バイポーラトランジスタ形成領域の半導体基板の主
表面に第１導電型のコレクタ層を形成する工程と、 前記コレクタ層の主表面上の所定領域に第２導電型のベ
ース層を形成する工程と、 前記電界効果トランジスタ形成領域の前記半導体基板の
主表面に第２導電型のウェルを形成する工程と、全面 に第１の絶縁層、不純物を含まない第１の半導体層
および第２の絶縁層を順次形成する工程と、前記 第１の半導体層および前記第２の絶縁層の、前記ベ
ース層の主表面上の所定領域を開口する工程と、 前記開口近傍を除いて、前記第２の絶縁層を除去する工
程と、前記第１の半導体層側面を覆う第３の絶縁層を形成する
とともに、露出する前記第１の絶縁層を除去してエミッ
タ孔を形成する工程と、 前記第１の半導体層、前記第２の絶縁層および前記第３
の絶縁層表面上を覆って、第１導電型の不純物を含む第
２の半導体層を形成する工程と、 前記第１および第２の半導体層をパターニングして、エ
ミッタ電極およびゲート電極を形成する工程と、 前記エミッタ孔によって露出された前記ベース層主表面
にエミッタ層を形成する工程と、 前記第２導電型のウェルの主表面に、第１導電型の一対
のソース／ドレイン領域を形成する工程とを備えた、半
導体装置の製造方法。 - 【請求項１３】 電界効果トランジスタとバイポーラト
ランジスタを含む半導体装置の製造方法であって、 前記バイポーラトランジスタ形成領域の半導体基板の主
表面に第１導電型のコレクタ層を形成する工程と、 前記コレクタ層の主表面上の所定領域に第２導電型のベ
ース層を形成する工程と、 前記電界効果トランジスタ形成領域の前記半導体基板の
主表面に第２導電型のウェルを形成する工程と、全面 に第１の絶縁層、第１の半導体層および第２の絶縁
層を順次形成する工程と、 前記第２の絶縁層表面上に、前記ベース層の所定領域表
面上に開口を有するフォトレジストを形成する工程と、 前記フォトレジストをマスクとして、露出した前記第２
の絶縁層を除去する工程と、 前記フォトレジストおよび前記第２の絶縁層をマスクと
して、露出した前記第１の半導体層を除去し、前記開口
内に露出する前記第１の半導体層の側面を、前記開口内
に露出する前記第２の絶縁層よりも後退させる工程と、 前記フォトレジストを除去する工程と、 前記開口内に露出する前記第１の絶縁層、前記第１の半
導体層、前記第２の絶縁層および前記第２の絶縁層表面
上を覆う第３の絶縁層を形成する工程と、 エッチバックして、前記第１、第２および第３の絶縁層
を除去して、前記開口内の前記第１の半導体層近傍のみ
に前記第１および第３の絶縁層を残して、前記ベース層
の所定領域を露出させる工程と、 前記第１の半導体層、前記第３の絶縁層および露出した
前記ベース層の表面上を覆う、第１導電型の不純物を含
む第２の半導体層を形成する工程と、 前記第１および第２の半導体層をパターニングして、エ
ミッタ電極およびゲート電極を形成する工程と、 前記エミッタ電極と接する前記ベース層表面にエミッタ
層を形成する工程と、前記第２導電型のウェルの主表面
に、第１導電型の一対のソース／ドレイン領域を形成す
る工程とを備えた、半導体装置の製造方法。
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