JPH11307544A - バイポーラトランジスタ及び半導体集積回路装置 - Google Patents
バイポーラトランジスタ及び半導体集積回路装置Info
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- JPH11307544A JPH11307544A JP10146241A JP14624198A JPH11307544A JP H11307544 A JPH11307544 A JP H11307544A JP 10146241 A JP10146241 A JP 10146241A JP 14624198 A JP14624198 A JP 14624198A JP H11307544 A JPH11307544 A JP H11307544A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Abstract
(57)【要約】
【課題】 簡易なプロセスで、ばらつきの少ない安定な
バイポ−ラトランジスタを提供する。 【解決手段】 一般的に汎用な材料である多結晶シリコ
ン層をマスクとして、不純物導入を行うことにより、バ
イポ−ラトランジスタの主要な各不純物領域を自己整合
的に形成できる。これは、同一基板に絶縁電界効果トラ
ンジスタが存在するＢｉＣＭＯＳにおいてもあてはま
る。これらのプロセスは従来のプロセスに多くのステッ
プを付加することなく実現できる。
バイポ−ラトランジスタを提供する。 【解決手段】 一般的に汎用な材料である多結晶シリコ
ン層をマスクとして、不純物導入を行うことにより、バ
イポ−ラトランジスタの主要な各不純物領域を自己整合
的に形成できる。これは、同一基板に絶縁電界効果トラ
ンジスタが存在するＢｉＣＭＯＳにおいてもあてはま
る。これらのプロセスは従来のプロセスに多くのステッ
プを付加することなく実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポ−ラ型半
導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同
一基板に形成した半導体集積回路装置の構成に関わり、
定電圧出力機能や定電流出力機能を有する電源用半導体
集積回路装置を含む半導体集積回路装置の構成に関す
る。
導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同
一基板に形成した半導体集積回路装置の構成に関わり、
定電圧出力機能や定電流出力機能を有する電源用半導体
集積回路装置を含む半導体集積回路装置の構成に関す
る。
【０００２】
【従来の技術】従来のバイポ−ラ型半導体装置のベ−ス
領域上は、比較的薄い酸化膜のみであり、その上は層間
絶縁膜やパッシベーション膜であるため、ベース領域表
面への様々な影響が考えられ、バイポーラトランジスタ
の特性ばらつきを大きくしたり、特性の径時変化をもた
らすことがあった。また、ベ−ス電極領域、エミッタ領
域は、酸化膜のエッチング工程により決まったり、それ
ぞれ別のアライメントによって位置を決められていたた
め、アライメントステップが多くなり位置合わせのエラ
−が増加する。あるいは、酸化膜エッチングによって、
エミッタ接合のシリコン〜シリコン酸化膜界面に準位等
が発生し特性を劣化させることがあった。また、これま
での行われていた自己整合技術は、構造、プロセス共、
非常に複雑なものとなり、工程増の結果、プロセスが長
時間におよぶこととなった。
領域上は、比較的薄い酸化膜のみであり、その上は層間
絶縁膜やパッシベーション膜であるため、ベース領域表
面への様々な影響が考えられ、バイポーラトランジスタ
の特性ばらつきを大きくしたり、特性の径時変化をもた
らすことがあった。また、ベ−ス電極領域、エミッタ領
域は、酸化膜のエッチング工程により決まったり、それ
ぞれ別のアライメントによって位置を決められていたた
め、アライメントステップが多くなり位置合わせのエラ
−が増加する。あるいは、酸化膜エッチングによって、
エミッタ接合のシリコン〜シリコン酸化膜界面に準位等
が発生し特性を劣化させることがあった。また、これま
での行われていた自己整合技術は、構造、プロセス共、
非常に複雑なものとなり、工程増の結果、プロセスが長
時間におよぶこととなった。
【０００３】図２は従来のベース領域表面に多結晶シリ
コンを配置せず、自己整合されていないバイポ−ラトラ
ンジスタの断面図である。エミッタ領域３２とベ−ス電
極３１は自己整合的に作られていない。
コンを配置せず、自己整合されていないバイポ−ラトラ
ンジスタの断面図である。エミッタ領域３２とベ−ス電
極３１は自己整合的に作られていない。
【０００４】
【発明が解決しようとする課題】以上説明したように、
バイポ−ラ型半導体装置においては、ベース領域にかか
わる構造、工程の微妙な変化が、デバイス特性に大きく
影響を及ぼすことが分かっている。また、容易に各不純
物領域位置間隔のばらつきの少なくすることができず、
これがバイポ−ラトランジスタの主特性であるｈFE、耐
圧、周波数特性等やしきい値電圧のばらつきの原因とな
っていた。従って、簡易なプロセスで、特性の良いデバ
イスを作製することができなかった。
バイポ−ラ型半導体装置においては、ベース領域にかか
わる構造、工程の微妙な変化が、デバイス特性に大きく
影響を及ぼすことが分かっている。また、容易に各不純
物領域位置間隔のばらつきの少なくすることができず、
これがバイポ−ラトランジスタの主特性であるｈFE、耐
圧、周波数特性等やしきい値電圧のばらつきの原因とな
っていた。従って、簡易なプロセスで、特性の良いデバ
イスを作製することができなかった。
【０００５】そこで、この発明は従来のこのような課題
を解決するため、シンプルかつ低コストなプロセスで、
ばらつきの少ないデバイスを実現することにある。
を解決するため、シンプルかつ低コストなプロセスで、
ばらつきの少ないデバイスを実現することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
本発明では以下のような手段を採った。第１の手段とし
て、パタ−ニングされた多結晶シリコン層を用いて、こ
れをマスクとして不純物導入を行うことにより、各領域
を自己整合的に形成するというものである。
本発明では以下のような手段を採った。第１の手段とし
て、パタ−ニングされた多結晶シリコン層を用いて、こ
れをマスクとして不純物導入を行うことにより、各領域
を自己整合的に形成するというものである。
【０００７】第２の手段として、ベース領域上を多結晶
シリコン層で覆うことにより、ベ−ス領域の安定性を確
実にするというものである。第３の手段として、不純物
導入のマスクとして用いる多結晶シリコンは、絶縁電界
効果トランジスタのゲ−ト電極と共通である構成とし
た。第４の手段として、ベース領域上を覆う多結晶シリ
コンは、ベース電極領域と共通のコンタクトホールでベ
ース金属電極に接続する構成とした。
シリコン層で覆うことにより、ベ−ス領域の安定性を確
実にするというものである。第３の手段として、不純物
導入のマスクとして用いる多結晶シリコンは、絶縁電界
効果トランジスタのゲ−ト電極と共通である構成とし
た。第４の手段として、ベース領域上を覆う多結晶シリ
コンは、ベース電極領域と共通のコンタクトホールでベ
ース金属電極に接続する構成とした。
【０００８】第５の手段として、従来のプロセスに何
ら、付加するプロセスはない工程構成とした。
ら、付加するプロセスはない工程構成とした。
【０００９】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図面においては、簡単のため、様々
の層の厚みは誇張して示してある。図１（ａ）は、第１
の実施例のバイポ−ラトランジスタの断面図である。こ
のバイポ−ラトランジスタの構造について説明する。Ｐ
型シリコン基板２１に埋め込み層２０、ｅｐｉ成長シリ
コン層８が形成されている。 ｅｐｉ成長Ｓｉ層８の表
面には厚い絶縁膜のフィ−ルド酸化膜９、比較的薄いシ
リコン酸化膜１１があり、シリコン酸化膜１１の下に、
ベ−ス領域７、ベ−ス電極領域６、エミッタ領域５、が
形成され、シリコン酸化膜１１上には、不純物導入の時
のマスクとして使用する第１多結晶シリコン層１が、ベ
−ス電極領域６、エミッタ領域５の上を除き配置されて
いる。
基づいて説明する。図面においては、簡単のため、様々
の層の厚みは誇張して示してある。図１（ａ）は、第１
の実施例のバイポ−ラトランジスタの断面図である。こ
のバイポ−ラトランジスタの構造について説明する。Ｐ
型シリコン基板２１に埋め込み層２０、ｅｐｉ成長シリ
コン層８が形成されている。 ｅｐｉ成長Ｓｉ層８の表
面には厚い絶縁膜のフィ−ルド酸化膜９、比較的薄いシ
リコン酸化膜１１があり、シリコン酸化膜１１の下に、
ベ−ス領域７、ベ−ス電極領域６、エミッタ領域５、が
形成され、シリコン酸化膜１１上には、不純物導入の時
のマスクとして使用する第１多結晶シリコン層１が、ベ
−ス電極領域６、エミッタ領域５の上を除き配置されて
いる。
【００１０】図１（ｂ）は、第１の実施例のバイポ−ラ
トランジスタの平面図である。第１多結晶シリコン層１
は、エミッタ領域５、およびベ−ス電極領域６上を除い
てベ−ス領域全体を覆っており、その一部がフィ−ルド
酸化膜９にかかっている。なお、図１（ｂ）では、第１
多結晶シリコン層１、エミッタ領域５、ベ−ス電極６、
フィ−ルド酸化膜９、シリコン酸化膜１１以外は省略し
てある。
トランジスタの平面図である。第１多結晶シリコン層１
は、エミッタ領域５、およびベ−ス電極領域６上を除い
てベ−ス領域全体を覆っており、その一部がフィ−ルド
酸化膜９にかかっている。なお、図１（ｂ）では、第１
多結晶シリコン層１、エミッタ領域５、ベ−ス電極６、
フィ−ルド酸化膜９、シリコン酸化膜１１以外は省略し
てある。
【００１１】図３は、図１（ａ）に示した第一の実施例
の縦型バイポ−ラトランジスタの製造方法を示した工程
順断面図である。図３（ａ）のように、Ｐ型の基板２１
上に埋め込み層２０、ｅｐｉ成長Ｓｉ層８が形成されて
いる。このウエハ上には、これ以前の工程によって薄い
酸化膜２領域とフィールド酸化膜９領域、およびコレク
タウォール１０が作られている。薄い酸化膜２の膜厚
は、およそ１０ｎｍ〜１００ｎｍである。より好ましく
は５０ｎｍ〜１００ｎｍとする。ここで、ベース領域形
成のための薄い酸化膜２上に、フィールド酸化膜９をマ
スクの一部として利用するイオン注入により、不純物導
入を行う。その後、アニ-ル工程により、ｅｐｉ成長Ｓ
ｉ層８中に不純物を拡散させ、ベース領域７を形成す
る。
の縦型バイポ−ラトランジスタの製造方法を示した工程
順断面図である。図３（ａ）のように、Ｐ型の基板２１
上に埋め込み層２０、ｅｐｉ成長Ｓｉ層８が形成されて
いる。このウエハ上には、これ以前の工程によって薄い
酸化膜２領域とフィールド酸化膜９領域、およびコレク
タウォール１０が作られている。薄い酸化膜２の膜厚
は、およそ１０ｎｍ〜１００ｎｍである。より好ましく
は５０ｎｍ〜１００ｎｍとする。ここで、ベース領域形
成のための薄い酸化膜２上に、フィールド酸化膜９をマ
スクの一部として利用するイオン注入により、不純物導
入を行う。その後、アニ-ル工程により、ｅｐｉ成長Ｓ
ｉ層８中に不純物を拡散させ、ベース領域７を形成す
る。
【００１２】次に図３（ｂ）のように、薄い酸化膜２を
エッチング除去した後、シリコン酸化膜１１を形成し、
さらにその上に第１多結晶シリコン層１を堆積させる。
その後、エッチングによって、第１多結晶シリコン層１
をパターニングする。ここで、ベース領域７上の第１多
結晶シリコンエミッタ領域窓１０２、および第１多結晶
シリコンベース電極窓１０１の窓あけを行う。この工程
により、ベース領域７上は、第１多結晶シリコンエミッ
タ領域窓１０２、および第１多結晶シリコンベース電極
窓１０１を除いてすべて第１多結晶シリコン層１に覆わ
れることになるが、第１多結晶シリコン層１がシリコン
酸化膜１１領域をオーバーラップする大きさは、 フィ
ールド酸化膜９の厚さや、アライメントずれを考慮して
設定される。例えば、０．５〜１．５（μｍ）である。
より好ましくは、０．５〜１．０（μｍ）である。
エッチング除去した後、シリコン酸化膜１１を形成し、
さらにその上に第１多結晶シリコン層１を堆積させる。
その後、エッチングによって、第１多結晶シリコン層１
をパターニングする。ここで、ベース領域７上の第１多
結晶シリコンエミッタ領域窓１０２、および第１多結晶
シリコンベース電極窓１０１の窓あけを行う。この工程
により、ベース領域７上は、第１多結晶シリコンエミッ
タ領域窓１０２、および第１多結晶シリコンベース電極
窓１０１を除いてすべて第１多結晶シリコン層１に覆わ
れることになるが、第１多結晶シリコン層１がシリコン
酸化膜１１領域をオーバーラップする大きさは、 フィ
ールド酸化膜９の厚さや、アライメントずれを考慮して
設定される。例えば、０．５〜１．５（μｍ）である。
より好ましくは、０．５〜１．０（μｍ）である。
【００１３】次に、図３（ｃ）のように、第１多結晶シ
リコンエミッタ領域窓１０２および、第１多結晶シリコ
ンベース電極窓１０１のシリコン酸化膜１１の一部除去
を行う。このエッチングは、図３（ａ）工程で形成した
第１多結晶シリコン層１をマスクとして行なわれること
によって、窓あけされた部分１０１、１０２のＳｉ層上
のみシリコン酸化膜が除去される。この工程は、エミッ
タ領域形成用の不純物イオン（たとえば砒素）が、シリ
コン酸化膜１１を十分に突き抜けられるように、シリコ
ン酸化膜１１の厚さが設定されていれば、行う必要はな
い。図１（ａ）に示した図はこの工程が必要でなかった
ときの最終構造断面図である。
リコンエミッタ領域窓１０２および、第１多結晶シリコ
ンベース電極窓１０１のシリコン酸化膜１１の一部除去
を行う。このエッチングは、図３（ａ）工程で形成した
第１多結晶シリコン層１をマスクとして行なわれること
によって、窓あけされた部分１０１、１０２のＳｉ層上
のみシリコン酸化膜が除去される。この工程は、エミッ
タ領域形成用の不純物イオン（たとえば砒素）が、シリ
コン酸化膜１１を十分に突き抜けられるように、シリコ
ン酸化膜１１の厚さが設定されていれば、行う必要はな
い。図１（ａ）に示した図はこの工程が必要でなかった
ときの最終構造断面図である。
【００１４】さらに、イオン注入のための薄い酸化膜１
２を熱酸化あるいはＣＶＤにより形成する。次に、図３
（ｄ）において、第１多結晶シリコン層１をマスクにし
て、エミッタ領域５及びコレクタ電極１３形成用のヒ素
原子、あるいはリンをイオン注入する。続いて、ベ−ス
電極領域６形成のためのボロン、あるいはＢＦ2イオン
注入を行う。なお、同じ基板上に形成される、絶縁電界
効果トランジスタがＬＤＤ構造をとる場合には、図３
（ｄ）の前に、低濃度領域のイオン注入とサイドウォー
ル形成という工程を経る。
２を熱酸化あるいはＣＶＤにより形成する。次に、図３
（ｄ）において、第１多結晶シリコン層１をマスクにし
て、エミッタ領域５及びコレクタ電極１３形成用のヒ素
原子、あるいはリンをイオン注入する。続いて、ベ−ス
電極領域６形成のためのボロン、あるいはＢＦ2イオン
注入を行う。なお、同じ基板上に形成される、絶縁電界
効果トランジスタがＬＤＤ構造をとる場合には、図３
（ｄ）の前に、低濃度領域のイオン注入とサイドウォー
ル形成という工程を経る。
【００１５】ここまでの工程によって、自己整合的に、
ベ−ス電極、エミッタ領域を形成することができ、微細
な寸法であっても正確に制御された性能を持つデバイス
を安定に作製できる。次に、図３（ｅ）のようにＢＰＳ
Ｇ、ＮＳＧ、ＰＳＧ等の層間絶縁膜２を堆積させ、その
後コンタクトホ−ルを形成し、ベ−ス金属電極４、エミ
ッタ金属電極３、コレクタ金属電極１４が取り付けられ
る。この時、第１多結晶シリコン層１の電位は、ベース
電極領域６と実質的に同じにするため、ベ−ス金属電極
４により連結される。好ましくは、第１多結晶シリコン
層１上とベ−ス金属電極４の連結部コンタクトは、フィ
ールド酸化膜９上に形成する。これで、ベース領域７上
が、すべて電位の安定した多結晶シリコン層１に覆われ
ることにより、さらに安定なデバイス特性を期待でき
る。
ベ−ス電極、エミッタ領域を形成することができ、微細
な寸法であっても正確に制御された性能を持つデバイス
を安定に作製できる。次に、図３（ｅ）のようにＢＰＳ
Ｇ、ＮＳＧ、ＰＳＧ等の層間絶縁膜２を堆積させ、その
後コンタクトホ−ルを形成し、ベ−ス金属電極４、エミ
ッタ金属電極３、コレクタ金属電極１４が取り付けられ
る。この時、第１多結晶シリコン層１の電位は、ベース
電極領域６と実質的に同じにするため、ベ−ス金属電極
４により連結される。好ましくは、第１多結晶シリコン
層１上とベ−ス金属電極４の連結部コンタクトは、フィ
ールド酸化膜９上に形成する。これで、ベース領域７上
が、すべて電位の安定した多結晶シリコン層１に覆われ
ることにより、さらに安定なデバイス特性を期待でき
る。
【００１６】図４は第２の実施例のバイポ−ラトランジ
スタの断面図である。ベース電極領域６とベース金属電
極４の接続のためのコンタクトホ−ルのサイズを、第１
多結晶シリコン層１のベース電極領域６上の窓あけより
も、やや大きくすることにより、ベース電極領域６と第
１多結晶シリコン層１を一つのコンタクトホ−ルを通し
て、金属電極に接続することができる。これで、小さな
スペ−スで同時に電気的接続を取ることができるので、
外部ベース領域を小さくでき、デバイスの縮小化と周波
数特性等の向上が可能である。
スタの断面図である。ベース電極領域６とベース金属電
極４の接続のためのコンタクトホ−ルのサイズを、第１
多結晶シリコン層１のベース電極領域６上の窓あけより
も、やや大きくすることにより、ベース電極領域６と第
１多結晶シリコン層１を一つのコンタクトホ−ルを通し
て、金属電極に接続することができる。これで、小さな
スペ−スで同時に電気的接続を取ることができるので、
外部ベース領域を小さくでき、デバイスの縮小化と周波
数特性等の向上が可能である。
【００１７】また、図５は第３の実施例のバイポ−ラト
ランジスタの製造方法を示した工程順断面図である。図
５（ａ）〜（ｂ）工程までは、図３（ａ）〜（ｂ）と同
じなので省略する。次に、図５（ｃ）のように、熱酸化
によって、第１多結晶シリコン層１の表面を酸化した
後、ＣＶＤ酸化膜１５を堆積する。なお、ここでひき続
き窒化膜堆積を行ってもよい。そして、エミッタ領域上
のＣＶＤ酸化膜１５および、シリコン酸化膜１１を除去
する。
ランジスタの製造方法を示した工程順断面図である。図
５（ａ）〜（ｂ）工程までは、図３（ａ）〜（ｂ）と同
じなので省略する。次に、図５（ｃ）のように、熱酸化
によって、第１多結晶シリコン層１の表面を酸化した
後、ＣＶＤ酸化膜１５を堆積する。なお、ここでひき続
き窒化膜堆積を行ってもよい。そして、エミッタ領域上
のＣＶＤ酸化膜１５および、シリコン酸化膜１１を除去
する。
【００１８】次に、図５（ｄ）のように、第２の多結晶
シリコン膜を堆積させ、パタ−ニングによって多結晶シ
リコンエミッタ１６を形成する。第２の多結晶シリコン
膜の膜厚は、好ましくは８０ｎｍ〜１２０ｎｍである。
次に、多結晶シリコンエミッタ１６上とコレクタ電極形
成領域上にイオン注入により不純物を導入し、その後の
拡散工程により、多結晶シリコンエミッタ１６層中か
ら、不純物をシリコン層へ拡散させ、多結晶シリコンエ
ミッタ拡散層１７が形成される。同時にコレクタ電極１
３も形成される。次に図５（ｅ）のように、ベース電極
領域６を形成し、エミッタ金属電極１８、ベース金属電
極１９、コレクタ金属電極１４、を形成する。
シリコン膜を堆積させ、パタ−ニングによって多結晶シ
リコンエミッタ１６を形成する。第２の多結晶シリコン
膜の膜厚は、好ましくは８０ｎｍ〜１２０ｎｍである。
次に、多結晶シリコンエミッタ１６上とコレクタ電極形
成領域上にイオン注入により不純物を導入し、その後の
拡散工程により、多結晶シリコンエミッタ１６層中か
ら、不純物をシリコン層へ拡散させ、多結晶シリコンエ
ミッタ拡散層１７が形成される。同時にコレクタ電極１
３も形成される。次に図５（ｅ）のように、ベース電極
領域６を形成し、エミッタ金属電極１８、ベース金属電
極１９、コレクタ金属電極１４、を形成する。
【００１９】第３の実施例において、第１多結晶シリコ
ン層１の電位は、第２の実施例のように、ベース金属電
極で同じコンタクトホールでとってもかまわない。以上
の実施例はＮＰＮ型の縦型バイポ−ラで説明したが、Ｐ
ＮＰ型においても同様に本発明が使用できる。
ン層１の電位は、第２の実施例のように、ベース金属電
極で同じコンタクトホールでとってもかまわない。以上
の実施例はＮＰＮ型の縦型バイポ−ラで説明したが、Ｐ
ＮＰ型においても同様に本発明が使用できる。
【００２０】
【発明の効果】この発明は、以上説明したように、多く
の複雑なプロセスを付加することなく、ばらつきの少な
い特性の安定したバイポ−ラトランジスタおよび、Ｂｉ
ＣＭＯＳを同一基板上に形成できる効果を有する。
の複雑なプロセスを付加することなく、ばらつきの少な
い特性の安定したバイポ−ラトランジスタおよび、Ｂｉ
ＣＭＯＳを同一基板上に形成できる効果を有する。
【図１】図１（ａ）は、本発明のバイポ−ラトランジス
タの断面図であり、図１（ｂ）は、本発明のバイポ−ラ
トランジスタの平面図である。
タの断面図であり、図１（ｂ）は、本発明のバイポ−ラ
トランジスタの平面図である。
【図２】図２は、従来のバイポ−ラトランジスタの断面
図である。
図である。
【図３】図３は、本発明のバイポ−ラトランジスタの製
造方法を示した工程順の断面図である。
造方法を示した工程順の断面図である。
【図４】本発明のバイポ−ラトランジスタの別の実施例
の断面図である。
の断面図である。
【図５】図５は、本発明のバイポ−ラトランジスタの別
の実施例の製造方法を示した工程順断面図である。
の実施例の製造方法を示した工程順断面図である。
１ 第１多結晶シリコン層 ２ 層間絶縁膜 ３ エミッタ金属電極 ４ ベ−ス金属電極 ５ エミッタ領域 ６ ベ−ス電極 ７ ベ−ス領域 ８ ｅｐｉ成長シリコン層 ９ フィールド酸化膜 １０ コレクタウォール １１ シリコン酸化膜 １３ コレクタ電極 １４ コレクタ金属電極 １５ ＣＶＤ酸化膜 １６ 多結晶シリコンエミッタ １７ 多結晶シリコンエミッタ拡散層 １８ エミッタ金属電極 １９ ベース金属電極 ２０ 埋め込み層 ２１ Ｐ型基板 ３０ ベ−ス領域 ３１ ベ−ス電極 ３２ エミッタ領域 ３３ コレクタ電極 ３４ ベ−ス金属電極 ３５ エミッタ金属電極 ３６ コレクタ金属電極 ３７ 層間絶縁膜 １０１ 第１多結晶シリコンベ−ス電極窓 １０２ 第１多結晶シリコンエミッタ領域窓
Claims (10)
- 【請求項１】 第１導電型の半導体領域表面に設けられ
た第１導電型のコレクタ電極領域と第２導電型のベ−ス
領域と、前記ベ−ス領域内の表面に設けられた第１導電
型のエミッタ領域と第２導電型のベ−ス電極領域からな
るバイポ−ラトランジスタにおいて、前記エミッタ領域
と、前記ベ−ス電極領域の位置関係が、自己整合的に形
成されるように、前記ベ−ス領域表面上に第１の多結晶
シリコン層、およびこれに付随するサイドウォ−ルのす
くなくとも一つを設けることを特徴とするバイポ−ラト
ランジスタ。 - 【請求項２】 前記ベ−ス領域の表面は、前記エミッタ
領域、前記ベ−ス電極領域を除いて、すべての領域が、
前記第１の多結晶シリコン層に覆われていることを特徴
とする請求項第1記載のバイポ−ラトランジスタ。 - 【請求項３】 請求項第1記載の前記バイポ−ラトラン
ジスタと絶縁電界効果トランジスタが同一基板上に形成
されることを特徴とする半導体集積回路装置。 - 【請求項４】 前記バイポ−ラトランジスタ上の前記第
１の多結晶シリコン層が、前記絶縁電界効果トランジス
タのゲ−ト電極と共通であることを特徴とする請求項３
記載の半導体集積回路装置。 - 【請求項５】 前記第１の多結晶シリコン層は、ベース
金属電極に接続されることを特徴とする請求項１記載の
バイポ−ラトランジスタ。 - 【請求項６】 前記第１の多結晶シリコン層と前記ベー
ス領域は、共通のコンタクトホ−ルを介して前記ベース
金属電極に接続されることを特徴とする請求項５記載の
バイポ−ラトランジスタ。 - 【請求項７】 前記エミッタ領域の一部が、第２の多結
晶シリコン層で構成されることを特徴とする請求項１記
載のバイポ−ラトランジスタ。 - 【請求項８】 前記第２の多結晶シリコン層は、多結晶
シリコン抵抗層と共通であることを特徴とする請求項７
記載の半導体集積回路装置。 - 【請求項９】 前記第２の多結晶シリコン層は、１５０
ｎｍ以下の膜厚を有することを特徴とする請求項８記載
の半導体集積回路装置。 - 【請求項１０】 前記第１の多結晶シリコン層と前記第
２の多結晶シリコン層の間に、酸化膜、窒化膜を挟み込
み、容量素子を形成することを特徴とする請求項８記載
の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146241A JPH11307544A (ja) | 1998-02-20 | 1998-05-27 | バイポーラトランジスタ及び半導体集積回路装置 |
| US09/253,503 US6137147A (en) | 1998-02-20 | 1999-02-19 | Bipolar transistor and semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-39409 | 1998-02-20 | ||
| JP3940998 | 1998-02-20 | ||
| JP10146241A JPH11307544A (ja) | 1998-02-20 | 1998-05-27 | バイポーラトランジスタ及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307544A true JPH11307544A (ja) | 1999-11-05 |
Family
ID=26378787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146241A Pending JPH11307544A (ja) | 1998-02-20 | 1998-05-27 | バイポーラトランジスタ及び半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6137147A (ja) |
| JP (1) | JPH11307544A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| CN104637811B (zh) * | 2013-11-14 | 2017-11-24 | 北大方正集团有限公司 | 晶体管制造方法和晶体管 |
| CN104637810A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管发射区的制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169794A (en) * | 1991-03-22 | 1992-12-08 | National Semiconductor Corporation | Method of fabrication of pnp structure in a common substrate containing npn or MOS structures |
| WO1994016461A1 (en) * | 1993-01-04 | 1994-07-21 | Vlsi Technology, Inc. | Cmos locos isolation for self-aligned npn bjt in a bicmos process |
| JP3307489B2 (ja) * | 1993-12-09 | 2002-07-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
| JPH08172100A (ja) * | 1994-12-16 | 1996-07-02 | Mitsubishi Electric Corp | 半導体装置 |
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
| US5886387A (en) * | 1995-09-27 | 1999-03-23 | Kabushiki Kaisha Toshiba | BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness |
| US5780329A (en) * | 1997-04-03 | 1998-07-14 | Symbios, Inc. | Process for fabricating a moderate-depth diffused emitter bipolar transistor in a BICMOS device without using an additional mask |
-
1998
- 1998-05-27 JP JP10146241A patent/JPH11307544A/ja active Pending
-
1999
- 1999-02-19 US US09/253,503 patent/US6137147A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6137147A (en) | 2000-10-24 |
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